JP7596243B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ダイオードの逆方向回復特性（リカバリ特性）を改善するための開発が行われている。近年、インバータなどの電力変換装置に用いられる半導体装置としてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ダイオード等が用いられている。ダイオードは、一般にＩＧＢＴと逆並列に接続され、還流用ダイオードとして用いられる。このため、ダイオードは、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）と呼ばれることもある。
インバータなどの電力変換装置の特性改善には、ＩＧＢＴの特性改善と並行してＦＷＤの特性改善が重要になっている。ＦＷＤの重要な特性としては、オン電圧（すなわち、導通状態での電圧降下）、リカバリ時間（すなわち、リバースリカバリ時のリカバリ電流の消滅時間）およびリカバリ時の安全動作領域（すなわち、リカバリ電流が流れている状態で電圧が印加されても破壊しない領域）等がある。また、リカバリ時の電流・電圧振動は少ないほうがより望ましい。なかでも、リカバリ時間を短縮しつつ、リカバリ時の安全動作領域を広くすることは重要である。
再公表２０１８－０５２０９９号公報
本発明が解決しようとする課題は、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することにある。
実施形態の半導体装置は、第１電極と、第１電極の上に設けられた、第１導電型の第１半導体層と、第１半導体層の上に設けられた、第２導電型の第２半導体層と、第２半導体層の上に設けられた第２電極と、第２半導体層から第１半導体層に到達する第１トレンチと、第２半導体層内において、第１トレンチに接して設けられ、第２半導体層より第２導電型不純物濃度の高い第１半導体領域と、第２半導体層内において、第１半導体領域に接して設けられた第１絶縁膜と、を備え、第１半導体層から第２半導体層に向かう方向を第１方向、第１方向に交差する方向を第２方向としたときに、第２方向において、第１トレンチ、第１半導体領域、第１絶縁膜、第２半導体層の順に位置する。
第１実施形態の半導体装置の模式断面図である。 第１実施形態の半導体装置の模式斜視図である。 第１実施形態の半導体装置の要部の模式断面図の一例である。 第１実施形態の半導体装置の要部の模式断面図の他の一例である。 第１実施形態の半導体装置の製造工程の一部を示す模式断面図である。 第１実施形態の半導体装置の製造工程の一部を示す模式断面図である。 第１実施形態の半導体装置の製造工程の一部を示す模式断面図である。 第１実施形態の比較形態となる半導体装置の要部の模式断面図である。 第１実施形態の半導体装置の作用効果を説明するための模式図である。 第２実施形態の半導体装置の模式斜視図である。 第３実施形態の半導体装置の模式斜視図である。 第４実施形態の半導体装置の模式斜視図である。 第５実施形態の半導体装置の模式斜視図である。 第６実施形態の半導体装置の模式斜視図である。 第７実施形態の半導体装置の模式斜視図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
以下の説明において、ｎ＋、ｎ、ｎ－および、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
本明細書中、部品等の位置関係を示すために、カソード電極２からドリフト層６に向かう方向を「上」と言い、その反対方向を「下」と言う。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
（第１実施形態）
本実施形態の半導体装置は、第１電極と、第１電極の上に設けられた、第１導電型の第１半導体層と、第１半導体層の上に設けられた、第２導電型の第２半導体層と、第２半導体層の上に設けられた第２電極と、第２半導体層から第１半導体層に到達する第１トレンチと、第２半導体層内において、第１トレンチに接して設けられ、第２半導体層より第２導電型不純物濃度の高い第１半導体領域と、第２半導体層内において、第１半導体領域に接して設けられた第１絶縁膜と、を備える。
図１は、本実施形態の半導体装置１００の模式断面図である。図２は、本実施形態の半導体装置１００の要部の模式斜視図である。図２は、図１に示した半導体装置１００について、説明の便宜のため、アノード電極１０を取り除いて図示したものである。
半導体装置１００は、トレンチ１２を有するＰＩＮダイオードである。例えば、１チップ内にＩＧＢＴとＰＩＮダイオードを有するＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）において、ＩＧＢＴの動作のために設けられたトレンチ１２と同様のトレンチ１２が、半導体装置１００内に設けられている。なお、本実施形態の半導体装置１００は、上記のようなＰＩＮダイオードに限定されるものではない。
図１及び図２を用いて、本実施形態の半導体装置１００の説明をする。
カソード電極（第１電極の一例）２は、ＰＩＮダイオードのカソード電極として機能する電極である。カソード電極２は、例えば、Ａｌ（アルミニウム）又はＣｕ（銅）等の導電材料を含む。
ｎ＋型のカソード層４は、カソード電極２の上に設けられている。カソード層４は、ＰＩＮダイオードのカソード層として機能する層である。例えば、カソード層４は、３×１０１７ａｔｏｍｓ／ｃｍ３以上のｎ型不純物を含むことが好ましい。
ｎ－型のドリフト層（第１半導体層の一例）６は、カソード層４の上に設けられている。ドリフト層６は、ＰＩＮダイオードのドリフト層として機能する層である。例えば、ドリフト層６は、１×１０１２ａｔｏｍｓ／ｃｍ３以上１×１０１５ａｔｏｍｓ／ｃｍ３以下のｎ型不純物を含むことが好ましい。ドリフト層６の膜厚は、例えば４０μｍ以上７００μｍ以下である。
ここで、Ｘ方向（第２方向の一例）と、Ｘ方向に対して垂直に交差するＹ方向（第３方向の一例）と、Ｘ方向及びＹ方向に垂直に交差するＺ方向（第１方向の一例）を定義する。カソード電極２、カソード層４及びドリフト層６は、Ｘ方向及びＹ方向に平行なＸＹ平面に平行に設けられた層状の形状をしている。Ｚ方向は、カソード電極２からドリフト層６に向かう方向である。
ｐ－型のアノード層（第２半導体層の一例）８は、ドリフト層６の上に設けられている。アノード層８は、ＰＩＮダイオードのアノード層として機能する層である。例えば、アノード層８は、１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下のｐ型不純物を含むことが好ましい。アノード層８の膜厚は、例えば２μｍ以上８μｍ以下である。図１には、アノード層８ａ、８ｂ及び８ｃが示されている。
アノード電極（第２電極の一例）１０は、アノード層８の上に設けられている。アノード電極１０は、ＰＩＮダイオードのアノード電極として機能する電極である。アノード電極１０は、例えば、Ａｌ（アルミニウム）又はＣｕ（銅）等の導電材料を含む。アノード電極１０は、例えば、アノード層８とショットキー接触する。
トレンチ（第１トレンチの一例）１２は、アノード層８からカソード電極２に、Ｚ方向に平行に延伸し、ドリフト層６に到達するように設けられている。図１には、トレンチ１２の一例として、トレンチ１２ａ、トレンチ１２ｂ、トレンチ１２ｃ及びトレンチ１２ｄが設けられている。トレンチ１２ａ、１２ｂ、１２ｃ及び１２ｄは、図２に示すように、Ｙ方向に延伸している。本実施形態において、トレンチ１２ａ、トレンチ１２ｂ、トレンチ１２ｃ及びトレンチ１２ｄは第１トレンチである。
電極１６は、トレンチ１２内に設けられている。電極１６は、例えば、不純物を含むポリシリコンを含む。絶縁膜１４は、トレンチ１２内において、電極１６の周囲に、電極１６を取り囲むように設けられている。絶縁膜１４は、例えば酸化シリコン等の絶縁物を含む。なお、トレンチ１２内には、電極１６が設けられていなくてもよい。
ｐ＋型の半導体領域（第１半導体領域の例）１８は、アノード層８内において、トレンチ１２の側壁にＸ方向で接して設けられている。半導体領域１８もＰＩＮダイオードのアノード層として働く。半導体装置１００においては、アノード層８ａ内において、トレンチ１２ａの側壁にＸ方向で接して、半導体領域１８ａが設けられている。アノード層８ａ内において、トレンチ１２ｂの側壁にＸ方向で接して、半導体領域１８ｂが設けられている。アノード層８ｂ内において、トレンチ１２ｂの側壁にＸ方向で接して、半導体領域１８ｃが設けられている。アノード層８ｂ内において、トレンチ１２ｃの側壁にＸ方向で接して、半導体領域１８ｄが設けられている。アノード層８ｃ内において、トレンチ１２ｃの側壁にＸ方向で接して、半導体領域１８ｅが設けられている。アノード層８ｃ内において、トレンチ１２ｄの側壁にＸ方向で接して、半導体領域１８ｆが設けられている。トレンチ１２ｂは、Ｘ方向において、半導体領域１８ｂと半導体領域１８ｃの間に設けられている。トレンチ１２ｃは、Ｘ方向において、半導体領域１８ｄと半導体領域１８ｅの間に設けられている。半導体領域１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ及び１８ｆは、例えば、図２に示すように、Ｙ方向に、トレンチ１２の側壁に沿って、Ｙ方向に延伸している。Ｚ方向におけるアノード層８の長さは、Ｚ方向における半導体領域１８の長さより長い。例えば、半導体領域１８は、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下のｐ型不純物を含むことが好ましい。
ここで半導体装置１００の動作について説明する。
最初に、カソード側からアノード側に流れる電子電流について説明する。
オン状態（導通状態）においては、カソード・アノード間に順方向電圧が印加されている。すなわち、カソード電極２の電位よりも、アノード電極１０の電位の方が高くなるようにカソード・アノード間に電圧が印加されている。
ここで、ｎ＋型カソード層４はカソード電極２にオーミック接合をしている。従って、電子は、ｎ＋型カソード層４からｎ－型のドリフト層６を経由してｐ－型のアノード層８に到達する。
ｐ－型アノード層８は、アノード電極１０に抵抗性接触あるいはショットキー接合をしている。すなわち、ｐ形半導体と金属による抵抗性接触あるいはショットキー接合である。このため、ｐ－型アノード層８とアノード電極１０との間は、ホールにとってはエネルギー障壁となるが、電子にとってはエネルギー障壁とはならない。
従って、電子は、ｎ＋型カソード層４からｎ－型ドリフト層６、ｐ－型アノード層８を経由してアノード電極１０に流れ込む。
次に、アノード側からカソード側に流れるホール電流について説明する。
上述したように、ｐ－型アノード層８とアノード電極１０との間は、電子にとってはエネルギー障壁とはならない。しかし、ｐ＋型の半導体領域１８とｐ－型アノード層８との間は、電子にとってはエネルギー障壁となる。従って、ｐ－型アノード層８にまで流れた電子は、ｐ＋型の半導体領域１８には流れ込み難くなる。
これにより、電子は、カソード側からアノード側の方向に流れた後、ｐ＋型の半導体領域１８付近にまで到達すると、その後はｐ＋型の半導体領域１８の下方において横方向（Ｘ方向）に移動する。
このｐ－型アノード層８付近における電子の移動により、ｐ＋型の半導体領域１８の下方部分が、アノード電極１０に接触したｐ＋型の半導体領域１８、すなわち、アノード電極１０に対して、負極になるようにバイアスされる。
ｐ＋型の半導体領域１８の下方部分とアノード電極１０との間に形成されたバイアスによって、ｐ＋型の半導体領域１８の下方においては、ｐ－型アノード層８とｐ＋型の半導体領域１８との間のホールに対するエネルギー障壁が低くなる。これにより、ｐ＋型の半導体領域１８からｐ－型アノード層８にホールが注入される。
ホール電流は、ｐ＋型の半導体領域１８のＸ方向における幅、もしくはｐ＋型の半導体領域１８とアノード電極との接触面積が大きくなるほど増大する。換言すれば、その幅もしくはその接触面積によって、アノード側からのホールの注入量が調整される。
このように、オン状態では、アノード側からカソード側にホールが流れ、カソード側からアノード側に電子が流れる。ここで、アノード側では、ｐ＋型の半導体領域１８からホールが注入するのに対して、ｐ－型アノード層８はほぼ電子の排出に寄与する。そのため、ｐ－型アノード層８を設けない半導体装置に比べてホールの注入量が抑制される。これにより、リカバリ時に排出するホールが低減し、リカバリ動作が高速化することが出来、リカバリ損失が低減する。
次にターンオフ状態の動作（リカバリ動作）を説明する。
カソード・アノード間に順方向電圧を印加した状態から、カソード・アノード間に逆方向電圧を印加する。ｎ－型ドリフト層６に存在するホールは、アノード電極１０の側に移動し、ｐ＋型の半導体領域１８を経由してアノード電極１０に流れ込み、電子はカソード電極２の側に移動し、ｎ＋型カソード層４を経由してカソード電極２に流れ込む。
リカバリ時に、電子がカソード電極２に流れ、ホールがアノード電極１０に流れている状態では、ｐ－型アノード層８とｎ－型ドリフト層６との接合部を起点にして、空乏層がｎ－型ドリフト層６およびｐ－型アノード層８に拡がる。これにより、カソード・アノード間の導通はしだいに遮断される。
但し、ＰＩＮダイオードにおいては、一般的にリカバリ時にｐｎ接合部のいずれかの箇所で電界集中が起こり、アバランシェ降伏が引き起こされる場合がある。本実施形態のようにトレンチ１２がある構造では、トレンチ１２底部の電界が強くなり、トレンチ１２底部でアバランシェ降伏を生じるようになる。アバランシェ降伏が起因となる電流集中よって、熱破壊等を生じ、素子が破壊することがある。
ここで、トレンチ１２底部でアバランシェ降伏によって発生したホールも、ｐ＋型の半導体領域１８を経由してアノード電極１０に流れ込む。よってｐ＋型の半導体領域１８がトレンチ１２底部に近い、つまり、Ｚ方向の長さＬ２が長くし、ホールの排出を強化することで素子の破壊を抑制することが可能となる。
絶縁膜（第１絶縁膜の一例）２０は、アノード層８内において、半導体領域１８のＸ方向に接して設けられている。前述のように、ｐ＋型の半導体領域１８のＸ方向における幅、もしくはｐ＋型の半導体領域１８とアノード電極１０との接触面積によって、アノード側からのホールの注入量が調整される。しかし、本実施形態のようにｐ＋型の半導体領域１８のＺ方向の長さＬ２が大きくなると、ｐ＋型の半導体領域１８の側面においてもｐ＋型の半導体領域１８の下方部分と同様の効果によりホール注入を生じ、ホール注入量を抑制するのが困難になる。絶縁膜２０は、半導体領域１８内におけるＸ方向のホールの注入を抑制するために設けられている。
半導体装置１００においては、アノード層８ａ内において、半導体領域１８ａにＸ方向で接して絶縁膜２０ａが設けられている。アノード層８ａ内において、半導体領域１８ｂにＸ方向で接して絶縁膜２０ｂが設けられている。アノード層８ｂ内において、半導体領域１８ｃにＸ方向で接して絶縁膜２０ｃが設けられている。アノード層８ｂ内において、半導体領域１８ｄにＸ方向で接して絶縁膜２０ｄが設けられている。アノード層８ｃ内において、半導体領域１８ｅにＸ方向で接して絶縁膜２０ｅが設けられている。アノード層８ｃ内において、半導体領域１８ｆにＸ方向で接して絶縁膜２０ｆが設けられている。トレンチ１２ｂは、絶縁膜２０ｂと絶縁膜２０ｃの間に設けられている。トレンチ１２ｄは、絶縁膜２０ｄと絶縁膜２０ｅの間に設けられている。絶縁膜２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ及び２０ｆは、図２に示すように、Ｙ方向に、それぞれ半導体領域１８に沿って延伸している。絶縁膜２０は、例えば、酸化シリコン、窒化シリコン、又はカーボン等の絶縁材料を含む。
Ｚ方向における絶縁膜２０の長さＬ３は、Ｚ方向における半導体領域１８の長さＬ２の０．６倍以上１．５倍以下であることが好ましい。なお、図１においては、Ｌ２＝Ｌ３として図示を行っている。図３は、本実施形態の半導体装置の要部の模式断面図の一例である。Ｌ３＝Ｌ２×０．６として図示を行っている。図４は、本実施形態の半導体装置の要部の模式断面図の他の一例である。Ｌ３＝Ｌ２×１．５として図示を行っている。
Ｚ方向におけるアノード層８の長さＬ１は、Ｚ方向における絶縁膜２０の長さＬ３より長いことが好ましい。同様に、Ｚ方向におけるアノード層８の長さＬ１は、Ｚ方向における半導体領域１８の長さＬ２より長いことが好ましい。
図１に図示したように、Ｘ方向におけるトレンチ１２ａとトレンチ１２ｂの距離をＤ１とする。Ｘ方向における半導体領域１８の長さをＤ２とする。Ｘ方向における絶縁膜２０の長さをＤ３とする。Ｘ方向における絶縁膜２０ａと絶縁膜２０ｂの距離をＤ４とする。このとき、ｐ＋型の半導体領域１８の下方部分からのホールの注入を抑制するために、Ｄ２＜Ｄ４であることが好ましい。
カソード層４、ドリフト層６、アノード層８及び半導体領域１８に用いられる半導体材料は、例えばシリコン（Ｓｉ）である。しかし、カソード層４、ドリフト層６、アノード層８及び半導体領域１８に用いられる半導体材料は、例えば炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）又はヒ化ガリウム（ＧａＡｓ）等の他の半導体材料であってもかまわない。
半導体材料としてシリコンが用いられる場合、ｎ型不純物としては例えばヒ素（Ａｓ）、リン（Ｐ）又はアンチモン（Ｓｂ）を、またｐ型不純物としては例えばＢ（ホウ素）を、それぞれ用いることができる。
図５乃至図７は、本実施形態の半導体装置の製造工程の一部を示す模式断面図である。
まず、例えば、ドリフト層６を半導体基板とする。次に、ドリフト層６の表面に、例えばイオン注入により、アノード層８を形成する。次に、例えばフォトリソグラフィー及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて、アノード層８にトレンチ１２を形成する。次に、トレンチ１２の内部に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、絶縁膜１４及び電極１６を形成する。次に、例えばエッチバックにより絶縁膜１４の一部及び電極１６の一部を除去し、アノード層８の上、絶縁膜１４の上及び電極１６の上を露出させる。次に、アノード層８の上、絶縁膜１４の上及び電極１６の上に、例えば酸化シリコンを含むフォトマスクＭを形成する。
次に、例えばＲＩＥにより、アノード層８内に溝３０を形成する（図５）。図５においては、アノード層８ａに溝３０ａ及び溝３０ｂが形成さている。また、アノード層８ｂに溝３０ｃ及び溝３０ｄが形成されている。また、アノード層８ｃに溝３０ｅ及び溝３０ｆが形成されている。
なお、図５、以下に示す図６、及び以下に示す図７では、電極１６の上に設けられている絶縁膜１４の一部とフォトマスクＭは、別の構成物として図示をしている。しかし、例えば、電極１６の上に設けられている絶縁膜１４の一部は、フォトマスクＭと同一の製造工程で形成されていてもかまわない。また、電極１６の上に設けられている絶縁膜１４の一部は、上述のフォトマスクＭと別の製造工程で形成されていてもかまわない。
Ｘ方向における溝３０ａと溝３０ｂの距離、溝３０ｃと溝３０ｄの距離、及び溝３０ｅと溝３０ｆの距離は、例えば２μｍ程度である。Ｘ方向における溝３０の開口幅は、例えば０．４μｍ程度である。Ｚ方向における溝３０の深さは、例えば１μｍである。ただし、Ｘ方向における溝３０間の距離、Ｘ方向における溝３０の開口幅、及びＺ方向における溝３０の深さは、上記の記載に限定されるものではない。
次に、例えばＣＶＤにより、溝３０内に、絶縁膜２０を形成する（図６）。図６においては、溝３０ａに絶縁膜２０ａが形成されている。溝３０ｂに絶縁膜２０ｂが形成されている。溝３０ｃに絶縁膜２０ｃが形成されている。溝３０ｄに絶縁膜２０ｄが形成されている。溝３０ｅに絶縁膜２０ｅが形成されている。溝３０ｆに絶縁膜２０ｆが形成されている。
次に、フォトマスクＭを除去する。次に、アノード層８の上、絶縁膜１４の上及び電極１６の上に、フォトレジストＲを形成する。次に、例えばイオン注入により、トレンチ１２と絶縁膜２０の間に、ｐ＋型の半導体領域１８を形成する（図７）。図７においては、トレンチ１２ａと絶縁膜２０ａの間に半導体領域１８ａが形成されている。トレンチ１２ｂと絶縁膜２０ｂの間に半導体領域１８ｂが形成されている。トレンチ１２ｂと絶縁膜２０ｃの間に半導体領域１８ｃが形成されている。トレンチ１２ｃと絶縁膜２０ｄの間に半導体領域１８ｄが形成されている。トレンチ１２ｃと絶縁膜２０ｅの間に半導体領域１８ｅが形成されている。トレンチ１２ｄと絶縁膜２０ｆの間に半導体領域１８ｆが形成されている。
次に、フォトレジストＲを除去する。次に、不純物活性化のために、熱処理を行う。次に、カソード層４の下にカソード電極２を、またアノード層８の上、絶縁膜１４の上及び電極１６の上にアノード電極１０を形成し、本実施形態の半導体装置１００を得る。
次に、本実施形態の半導体装置の作用効果を記載する。
本実施形態の半導体装置のように、トレンチ１２を有するダイオードを用いた半導体装置において、トレンチ１２の底部にてアバランシェ降伏が発生した際に、トレンチ１２の底部で発生したホールのアノード電極１０への排出を促進させるため、トレンチ１２の側壁に所定の深さを持つｐ＋の半導体領域１８を設けることが考えられる。ｐ＋の半導体領域１８においてはホールに対する抵抗が低くなる。従って、逆方向電圧が加わった際に、トレンチ１２の底部で発生したホールを、ｎ－ドリフト層６からトレンチ１２の側壁のｐ＋の半導体領域１８を経由して除去することが容易になる。
しかし、かかるｐ＋の半導体領域１８を設けることにより、順方向電圧が印加された際、より多くのホールがアノードから注入されることとなる。逆方向電圧が加わった際には、この多くのホールがｎ－ドリフト層６から除去される必要があり、その分のリカバリ損失が増加してしまうという問題があった。
図８は、本実施形態の比較形態となる半導体装置８００の要部において、順方向電圧が印加された場合のホール電流を表す模式断面図である。半導体装置８００においては、絶縁膜２０が設けられていない。順方向電流が半導体装置８００に流れている際に、アノード層８ａ内の、領域８ａ１において最も大きなホール電流が流れる。そして、領域８ａ１、領域８ａ２、領域８ａ３、８ａ４、、、の順に、ホール電流が小さくなる。また、Ｘ方向にも、ｐ＋型の半導体領域１８からｐ－型アノード層８へホールが注入されている。かかるＸ方向におけるホールの注入を抑制することにより、リカバリ損失の増加を抑制できると考えられる。
そこで、本実施形態の半導体装置１００は、アノード層８内において、半導体領域１８に接して設けられた絶縁膜２０を備える。
ホールが、ｐ＋型の半導体領域１８からｐ－型アノード層８へ、絶縁膜２０を通過して注入されることは出来ない。よって、アノード側のホール注入を抑制した半導体装置の提供が可能となる。
図９は、本実施形態の半導体装置１００の作用効果を説明するための模式図である。図９（ａ）及び図９（ｂ）は、リカバリ損失Ｅｒｒと順方向電圧ＶＦの関係を示したグラフである。
図９（ａ）の比較形態Ａに係る半導体装置は、トレンチの側壁に半導体領域１８を備えている。比較形態Ａに係る半導体装置は、絶縁膜２０を備えていない。これに対して、図９（ａ）の実施形態Ａに係る半導体装置は、半導体領域１８及び絶縁膜２０を備えている。
実施形態Ａに係る半導体装置の場合は、よりホール注入が抑制されるため、順方向電圧ＶＦが高くなり、リカバリ損失Ｅｒｒが低くなっている。そのため、本実施形態の半導体装置１００は、比較形態Ａに係る半導体装置に比べ、アノードの注入が抑制され、リカバリ損失Ｅｒｒを低減することができる。
Ｚ方向における絶縁膜２０の長さＬ３は、Ｚ方向における半導体領域１８の長さＬ２の０．６倍以上１．５倍以下であることが好ましい。Ｚ方向における絶縁膜２０の長さＬ３が、Ｚ方向における半導体領域１８の長さＬ２の０．６倍未満である場合、絶縁膜２０の長さが短すぎて、十分にＸ方向のホール電流を抑制することが出来なくなる。
図９（ｂ）の実施形態Ｂに係る半導体装置は、Ｚ方向における絶縁膜２０の長さＬ３が、Ｚ方向における半導体領域１８の長さＬ２の０．６倍となっている。図９（ｂ）の実施形態Ｃに係る半導体装置は、Ｚ方向における絶縁膜２０の長さＬ３が、Ｚ方向における半導体領域１８の長さＬ２の１．０倍となっている。図９（ｂ）の実施形態Ｄに係る半導体装置は、Ｚ方向における絶縁膜２０の長さＬ３が、Ｚ方向における半導体領域１８の長さＬ２の１．５倍となっている。なお、図９（ｂ）には、比較形態Ｂに係る半導体装置についてもあわせて示している。比較形態Ｂに係る半導体装置は、絶縁膜２０が設けられていない。このように、Ｚ方向における絶縁膜２０の長さＬ３は、Ｚ方向における半導体領域１８の長さＬ２の０．６倍以上１．５倍以下である場合に、よりホール注入が抑制されるため、順方向電圧ＶＦが高くなり、リカバリ損失Ｅｒｒが低くなっている。
Ｚ方向におけるアノード層８の長さＬ１は、Ｚ方向における絶縁膜２０の長さＬ３より長いことが好ましい。これは、Ｚ方向における絶縁膜２０の長さＬ３がアノード層８の長さＬ１以上である場合には、絶縁膜２０がドリフト層６に食い込んでしまい、絶縁膜２０の下方の先端部に電界集中が発生してしまうためである。同様に、Ｚ方向におけるアノード層８の長さＬ１は、Ｚ方向における半導体領域１８の長さＬ２より長いことが好ましい。
絶縁膜２０は、酸化シリコンを含むことが好ましい。容易に作成が可能であるためである。
Ｘ方向における半導体領域１８の長さをＤ２、Ｘ方向における絶縁膜２０ａと絶縁膜２０ｂの距離をＤ４としたときに、Ｄ２＜Ｄ４であることが好ましい。これは、Ｄ２≧Ｄ４である場合には、より多くのホールがｐ＋型の半導体領域１８から注入されることとなるため、逆方向電圧が加わった際にリカバリ損失が増加してしまうためである。
本実施形態の半導体装置によれば、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
（第２実施形態）
本実施形態の半導体装置は、第２半導体層内において、第１トレンチにそれぞれ接して、互いに離間して設けられ、第２半導体層よりそれぞれ第２導電型不純物濃度の高い複数の第１半導体領域と、第２半導体層内において、複数の第１半導体領域にそれぞれ接して、互いに離間して設けられた複数の第１絶縁膜と、をさらに備える点で、第１実施形態の半導体装置とは異なっている。ここで、第１実施形態の半導体装置と重複する内容の記載は省略する。
図１０は、本実施形態の半導体装置１１０の模式斜視図である。
Ｙ方向における半導体領域１８ｂの長さは、Ｙ方向における半導体領域１８ａの長さ及びＹ方向における絶縁膜２０ａの長さより短い。また、Ｙ方向における絶縁膜２０ｂの長さは、Ｙ方向における半導体領域１８ａの長さ及びＹ方向における絶縁膜２０ａの長さより短い。
同様に、Ｙ方向における半導体領域１８ｃの長さは、Ｙ方向における半導体領域１８ａの長さ及びＹ方向における絶縁膜２０ａの長さより短い。また、Ｙ方向における絶縁膜２０ｃの長さは、Ｙ方向における半導体領域１８ａの長さ及びＹ方向における絶縁膜２０ａの長さより短い。
同様に、Ｙ方向における半導体領域１８ｆの長さは、Ｙ方向における半導体領域１８ａの長さ及びＹ方向における絶縁膜２０ａの長さより短い。また、Ｙ方向における絶縁膜２０ｆの長さは、Ｙ方向における半導体領域１８ａの長さ及びＹ方向における絶縁膜２０ａの長さより短い。
なお、図１０において、Ｙ方向における絶縁膜２０ｂの長さは、Ｙ方向における半導体領域１８ｂの長さと同じとして図示されている。しかし、Ｙ方向における絶縁膜２０ｂの長さは、Ｙ方向における半導体領域１８ｂの長さと異なっていてもかまわない。例えば、Ｙ方向における絶縁膜２０ｂの長さは、Ｙ方向における半導体領域１８ｂの長さより長くてもかまわない。また、Ｙ方向における絶縁膜２０ｂの長さは、Ｙ方向における半導体領域１８ｂの長さより短くてもかまわない。しかし、アノードの低注入化の観点から、Ｙ方向における絶縁膜２０ｂの長さは、Ｙ方向における半導体領域１８ｂの長さ以上であることが好ましい。半導体領域１８ｃ、絶縁膜２０ｃ、半導体領域１８ｆ及び絶縁膜２０ｆについても同様である。
なお、例えば、Ｙ方向に沿って、トレンチ１２ｂの側壁にそれぞれ接して、互いに離間した複数の半導体領域１８ｂが設けられていてもかまわない。例えば、Ｙ方向に沿って、複数の半導体領域１８ｂにそれぞれ接して、互いに離間した複数の絶縁膜２０ｂが設けられていてもかまわない。例えば、Ｙ方向に沿って、トレンチ１２ｂの側壁に、互いに離間した複数の半導体領域１８ｃが設けられていてもかまわない。例えば、Ｙ方向に沿って、複数の半導体領域１８ｃにそれぞれ接して、互いに離間した複数の絶縁膜２０ｃが設けられていてもかまわない。例えば、Ｙ方向に沿って、トレンチ１２ｄの側壁に、互いに離間した複数の半導体領域１８ｆが設けられていてもかまわない。例えば、Ｙ方向に沿って、複数の半導体領域１８ｆにそれぞれ接して、互いに離間した複数の絶縁膜２０ｆが設けられていてもかまわない。かかる場合、トレンチ１２ｂは、第１トレンチの一例である。複数の半導体領域１８ｂ及び複数の絶縁膜２０ｂは、それぞれ、複数の第１半導体領域及び複数の第１絶縁膜の一例である。
また、図１０においては、半導体領域１８ａ、絶縁膜２０ａ、半導体領域１８ｄ、絶縁膜２０ｄ、半導体領域１８ｅ及び絶縁膜２０ｅのように、Ｙ方向に延伸する半導体領域１８及び絶縁膜２０と、半導体領域１８ｂ、絶縁膜２０ｂ、半導体領域１８ｃ、絶縁膜２０ｃ、半導体領域１８ｆ及び絶縁膜２０ｆのように、Ｙ方向の長さがより短い半導体領域１８及び絶縁膜２０と、が図示されている。これらがＸ方向において配置される順番は、特に図１０に図示された態様に限定されるものではない。さらに、図１０においてはＹ方向の長さがより短い半導体領域１８及び絶縁膜２０が複数設けられているように示したが、Ｙ方向の長さがより短い半導体領域１８及び絶縁膜２０の個数は１つでも実施可能である。
言い換えると、トレンチ１２ｂの少なくとも一部は、アノード層８内において、半導体領域１８ｂ及び半導体領域１８ｃとＸ方向で接しない部分を有している。また、トレンチ１２ｂは、半導体領域１８ｂ及び半導体領域１８ｃとＸ方向で接する部分を有している。かかる場合、トレンチ１２ｂは、第２トレンチの一例である。
言い換えると、トレンチ１２ｄの少なくとも一部は、アノード層８内において、半導体領域１８ｆとＸ方向で接しない部分を有している。また、トレンチ１２ｄは、半導体領域１８ｆとＸ方向で接する部分を有している。
半導体装置内に注入されるホールの量を少なくして、アノードを低注入化するためには、半導体領域１８の体積をできるだけ小さくすることが好ましい。そこで、半導体装置１１０においては、Ｙ方向における半導体領域１８ｂの長さをより短くする。これにより、アノード層８ａにおける半導体領域１８の体積をより小さくしている。また、アノード層８ｂ内においては、Ｙ方向における半導体領域１８ｃの長さをより短くしている。これにより、アノード層８ｂ内における半導体領域１８の体積をより小さくしている。また、アノード層８ｃ内においては、Ｙ方向における半導体領域１８ｆの長さをより短くしている。これにより、アノード層８ｃ内における半導体領域１８の体積をより小さくしている。これにより、リカバリ損失も低減しつつ、安全動作領域の維持も可能となる半導体装置を提供することが可能となる。
Ｙ方向における絶縁膜２０ｂの長さについては、Ｘ方向におけるｐ＋半導体領域１８ｂからのホール注入を抑制出来る程度に十分な長さが設けられていれば良い。そのため、Ｙ方向における絶縁膜２０ｂの長さは、Ｙ方向における半導体領域１８ａの長さ及び絶縁膜２０ａの長さより短い。なお、Ｙ方向における絶縁膜２０ｃの長さ及びＹ方向における絶縁膜２０ｆの長さも、同様である。また、複数の半導体領域１８ｂ、複数の絶縁膜２０ｂ、複数の半導体領域１８ｃ、複数の絶縁膜２０ｃ、複数の半導体領域１８ｆ及び複数の絶縁膜２０ｆを設けることにより、ｐ＋の半導体領域１８ｆからのホール注入及びホール拡散をより良く制御出来る。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
（第３実施形態）
本実施形態の半導体装置は、第２半導体層内において、第２トレンチに接して設けられ、第２半導体層より第２導電型不純物濃度の高い第２半導体領域は設けられておらず、第２半導体層内において、第２半導体領域に接する第２絶縁膜は設けられていない点で、第１実施形態及び第２実施形態の半導体装置と異なっている。ここで、第１実施形態及び第２実施形態と重複する内容の記載は省略する。
図１１は、本実施形態の半導体装置１２０の模式斜視図である。本実施形態においては
、トレンチ１２ａ及びトレンチ１２ｃを第１トレンチの一例、トレンチ１２ｂとトレンチ１２ｄを第２トレンチの一例として説明する。半導体装置１００及び半導体装置１１０と異なり、半導体装置１２０においては、トレンチ１２ｂの側壁に接する半導体領域１８ｂ（第２半導体領域の一例）、半導体領域１８ｃ（第２半導体領域の一例）及びトレンチ１２ｄの側壁に接する半導体領域１８ｆは設けられていない。また、半導体領域１８ｂに接する絶縁膜２０ｂ（第２絶縁膜の一例）、半導体領域１８ｃに接する絶縁膜２０ｃ（第２絶縁膜の一例）及び半導体領域１８ｆに接する絶縁膜２０ｆも、設けられていない。
言い換えると、トレンチ１２ｂの少なくとも一部は、アノード層８内において、半導体領域１８ｂ及び半導体領域１８ｃとＸ方向で接しない部分を有している。また、トレンチ１２ｂは、半導体領域１８ｂ及び半導体領域１８ｃとＸ方向で接する部分を有していない。
言い換えると、トレンチ１２ｄの少なくとも一部は、アノード層８内において、半導体領域１８ｆとＸ方向で接しない部分を有している。また、トレンチ１２ｄは、半導体領域１８ｆとＸ方向で接する部分を有していない。
なお、Ｘ方向において、第１トレンチ（トレンチ１２ａ及びトレンチ１２ｃ）と、第２トレンチ（トレンチ１２ｂとトレンチ１２ｄ）の配列は、図１１に図示したものに限定されるものではない。
上述の通り、半導体装置内に注入されるホールの量を少なくして、アノードを低注入化するためには、半導体領域１８の体積をできるだけ小さくすることが好ましい。そこで、半導体装置１２０は、半導体領域１８が設けられないトレンチ１２ｂを備えている。半導体領域１８が設けられていない場合、これに接する絶縁膜２０を設けることは不要である。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
（第４実施形態）
本実施形態の半導体装置は、半導体領域１８ｂに接する絶縁膜２０ｂがＹ方向に延伸している点で、第２実施形態の半導体装置と異なっている。ここで、第１乃至第３実施形態と重複する内容の記載は省略する。
図１２は、本実施形態の半導体装置１３０の模式斜視図である。
絶縁膜２０ａ、絶縁膜２０ｂ、絶縁膜２０ｃ、絶縁膜２０ｄ、絶縁膜２０ｅ及び絶縁膜２０ｆは、Ｙ方向に延伸している。Ｙ方向における半導体領域１８ｂ、半導体領域１８ｃ及び半導体領域１８ｆの長さは、Ｙ方向における半導体領域１８ａ、半導体領域１８ｅ及び半導体領域１８ｆの長さより短い。
言い換えると、半導体装置１３０は、図１０に示した半導体装置１１０と異なり、半導体領域１８ｂに接する絶縁膜２０ｂ、半導体領域１８ｃに接する絶縁膜２０ｃ及び半導体領域１８ｆに接する絶縁膜２０ｆが、Ｙ方向に延伸している。このため、半導体領域１８内におけるＸ方向のホールの拡散がより抑制される。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
（第５実施形態）
図１３は、本実施形態の半導体装置１４０の模式斜視図である。
半導体装置１４０においては、半導体領域１８ａ、半導体領域１８ｃ及び半導体領域１８ｅが設けられている。また、半導体装置１４０においては、絶縁膜２０ａ、絶縁膜２０ｃ及び絶縁膜２０ｅが設けられている。一方、半導体装置１４０においては、半導体領域１８ｂ、半導体領域１８ｄ及び半導体領域１８ｆが設けられていない。また、半導体装置１４０においては、絶縁膜２０ｂ、絶縁膜２０ｄ及び絶縁膜２０ｆが設けられていない。
本実施形態の半導体装置の態様は以下の通りである。すなわち、図１３の紙面で、それぞれのトレンチ１２の右側に設けられた側壁に、半導体領域１８及び絶縁膜２０が設けられている。一方、それぞれのトレンチ１２の左側に設けられた側壁には、半導体領域１８及び絶縁膜２０が設けられていない。
言い換えると、図１３の紙面で、トレンチ１２ｂの左側に設けられた側壁において、トレンチ１２ｂの少なくとも一部は、アノード層８ａ内において、半導体領域１８ｂとＸ方向で接しない部分を有している。また、図１３の紙面で、トレンチ１２ｂの左側に設けられた側壁において、トレンチ１２ｂは、半導体領域１８ｂとＸ方向で接する部分を有していない。
言い換えると、図１３の紙面で、トレンチ１２ｃの左側に設けられた側壁において、トレンチ１２ｃの少なくとも一部は、アノード層８ｂ内において、半導体領域１８ｃとＸ方向で接しない部分を有している。また、図１３の紙面で、トレンチ１２ｃの左側に設けられた側壁において、トレンチ１２ｃは、半導体領域１８ｃとＸ方向で接する部分を有していない。
言い換えると、図１３の紙面で、トレンチ１２ｄの左側に設けられた側壁において、トレンチ１２ｄの少なくとも一部は、アノード層８ｃ内において、半導体領域１８ｄとＸ方向で接しない部分を有している。また、図１３の紙面で、トレンチ１２ｄの左側に設けられた側壁において、トレンチ１２ｄは、半導体領域１８ｄとＸ方向で接する部分を有していない。
本実施形態の半導体装置１４０においては、第１の実施形態に係る半導体装置１００と比較して半導体領域１８の体積が小さいため、半導体装置内に注入されるホールの量を少なくし、アノードを低注入化することができる。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
（第６実施形態）
図１４は、本実施形態の半導体装置１５０の模式斜視図である。
半導体装置１４０においては、半導体領域１８ｃ及び半導体領域１８ｄが設けられている。また、半導体装置１４０においては、絶縁膜２０ｃ及び絶縁膜２０ｄが設けられている。一方、半導体装置１４０においては、半導体領域１８ａ、半導体領域１８ｂ、半導体領域１８ｅ及び半導体領域１８ｆが設けられていない。また、半導体装置１４０においては、絶縁膜２０ａ、絶縁膜２０ｂ、絶縁膜２０ｅ及び絶縁膜２０ｆが設けられていない。
本実施形態の半導体装置１５０においては、Ｘ方向においてアノード層８ｂを挟んで対向するように絶縁膜２０ｃ及び絶縁膜２０ｄが設けられている。また、Ｘ方向においてアノード層８ｂを挟んで対向するように半導体領域１８ｃ及び半導体領域１８ｄが設けられている。一方、アノード層８ａ及びアノード層８ｃには、半導体領域１８及び絶縁膜２０が設けられていない。
言い換えると、図１４の紙面で、トレンチ１２ａの右側に設けられた側壁において、トレンチ１２ａの少なくとも一部は、アノード層８ａ内において、半導体領域１８ａとＸ方向で接しない部分を有している。また、図１４の紙面で、トレンチ１２ａの右側に設けられた側壁において、トレンチ１２ａは、半導体領域１８ａとＸ方向で接する部分を有していない。
言い換えると、図１４の紙面で、トレンチ１２ｂの左側に設けられた側壁において、トレンチ１２ｂの少なくとも一部は、アノード層８ａ内において、半導体領域１８ｂとＸ方向で接しない部分を有している。また、図１４の紙面で、トレンチ１２ｂの左側に設けられた側壁において、トレンチ１２ａは、半導体領域１８ｂとＸ方向で接する部分を有していない。
言い換えると、図１４の紙面で、トレンチ１２ｃの右側に設けられた側壁において、トレンチ１２ｃの少なくとも一部は、アノード層８ｃ内において、半導体領域１８ｅとＸ方向で接しない部分を有している。また、図１４の紙面で、トレンチ１２ｃの右側に設けられた側壁において、トレンチ１２ｃは、半導体領域１８ｅとＸ方向で接する部分を有していない。
言い換えると、図１４の紙面で、トレンチ１２ｄの左側に設けられた側壁において、トレンチ１２ｄの少なくとも一部は、アノード層８ｃ内において、半導体領域１８ｆとＸ方向で接しない部分を有している。また、図１４の紙面で、トレンチ１２ｄの左側に設けられた側壁において、トレンチ１２ｄは、半導体領域１８ｆとＸ方向で接する部分を有していない。
本実施形態の半導体装置１５０においても、第１の実施形態に係る半導体装置１００と比較して半導体領域１８の体積が小さいため、半導体装置内に注入されるホールの量を少なくし、アノードを低注入化することができる。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
（第７実施形態）
本実施形態の半導体装置は、第２半導体層から第１半導体層に向かい、第１半導体層に到達しない、第１絶縁膜と離間して設けられた第２トレンチと、第２半導体層内において、第２トレンチに接して設けられ、第２半導体層より第２導電型不純物濃度の高い第２半導体領域と、第２半導体層内において、第２半導体領域に接して設けられた第２絶縁膜と、を備える点で、第１実施形態乃至第６実施形態の半導体装置と異なっている。ここで、第１乃至第６実施形態と重複する内容の記載は省略する。
図１５は、本実施形態の半導体装置１６０の模式斜視図である。トレンチ１２ｂ（第２トレンチの一例）及びトレンチ１２ｃは、ドリフト層６に到達していない。言い換えると、トレンチ１２ｂの底部及びトレンチ１２ｃの底部は、アノード層８内に設けられている。一方、トレンチ１２ａ及びトレンチ１２ｄは、ドリフト層６に到達している。
また、トレンチ１２ａの側壁に接する半導体領域１８ａ及びトレンチ１２ｄの側壁に接する半導体領域１８ｆが設けられている。一方、トレンチ１２ｂの側壁に接して設けられている半導体領域１８ｃ（第３半導体領域の一例）のＹ方向における長さは、Ｙ方向における半導体領域１８ａの長さより短い。また、半導体装置１６０においては、半導体領域１８ｂ、半導体領域１８ｄ及び半導体領域１８ｅは、設けられていない。なお、半導体領域１８ｃは、Ｙ方向に、トレンチ１２ｂの側壁に沿って延伸していてもかまわない。言い換えると、Ｙ方向における半導体領域１８ｃの長さは、Ｙ方向における半導体領域１８ａの長さと等しくてもかまわない。また、Ｙ方向における絶縁膜２０ｃ（第２絶縁膜の一例）の長さは、例えば、Ｙ方向における半導体領域１８ｃの長さと等しくてもかまわない。さらに、例えば、Ｙ方向に沿って、トレンチ１２ｂの側壁にそれぞれ接して、互いに離間した複数の半導体領域１８ｃが設けられていてもかまわない。例えば、Ｙ方向に沿って、複数の半導体領域１８ｃにそれぞれ接して、互いに離間した複数の絶縁膜２０ｃが設けられていてもかまわない。
言い換えると、図１５の紙面で、トレンチ１２ｂの左側に設けられた側壁において、トレンチ１２ｂの少なくとも一部は、アノード層８ａ内において、半導体領域１８ｂとＸ方向で接しない部分を有している。また、図１４の紙面で、トレンチ１２ｂの左側に設けられた側壁において、トレンチ１２ａは、半導体領域１８ｂとＸ方向で接する部分を有していない。
言い換えると、図１５の紙面で、トレンチ１２ｃの左側に設けられた側壁において、トレンチ１２ｃの少なくとも一部は、アノード層８ｂ内において、半導体領域１８ｄとＸ方向で接しない部分を有している。また、図１４の紙面で、トレンチ１２ｂの左側に設けられた側壁において、トレンチ１２ａは、半導体領域１８ｂとＸ方向で接する部分を有していない。
言い換えると、図１５の紙面で、トレンチ１２ｃの右側に設けられた側壁において、トレンチ１２ｃの少なくとも一部は、アノード層８ｃ内において、半導体領域１８ｅとＸ方向で接しない部分を有している。また、図１５の紙面で、トレンチ１２ｃの右側に設けられた側壁において、トレンチ１２ｃは、半導体領域１８ｅとＸ方向で接する部分を有していない。
アバランシェ降伏によって発生したホールの排出を強化するためには、トレンチ１２ｂ及びトレンチ１２ｃよりもＺ方向に長い、トレンチ１２ａの底部及びトレンチ１２ｄの底部にてアバランシェ降伏を生じさせ、良好にホールを除去することが好ましい。Ｙ方向における長さが短い半導体領域１８ｃが設けられていると、ｐ＋の半導体領域１８が占める割合が小さくなり、アノード低注入化が実現できる。一方、リカバリ時は、半導体領域１８ｃが設けられたトレンチ１２ｂ近傍でのホール排出は弱くなる。つまりリカバリ時のホール排出はトレンチ１２ａおよりトレンチ１２ｄ近傍で行う必要がある。本実施形態では、トレンチ１２ｂ及びトレンチ１２ｃよりもＺ方向に長い、トレンチ１２ａの底部及びトレンチ１２ｄの底部でアバランシェ降伏が起きやすい。よって、アバランシェ降伏によって生じたホールを効果的に排出させることができる。全体が同じ長さのトレンチ構造よりも安定的に狙ったトレンチ底部からホールを排出しやすくするためである。一方、Ｚ方向に短いトレンチ１２ｂ、トレンチ１２ｃでは、トレンチ底部におけるアバランシェ降伏が起きにくいことから、ホール排出経路が少なくてもよい。
本実施形態の半導体装置においても、リカバリ損失の低減が達成され、安全動作領域が拡大された半導体装置を提供することが可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２ ：カソード電極（第１電極）
６ ：ドリフト層（第１半導体層）
８ ：アノード層（第２半導体層）
１０ ：アノード電極（第２電極）
１２ ：トレンチ（第１トレンチ、第２トレンチ）
１８ ：半導体領域（第１半導体領域、第２半導体領域）
２０ ：絶縁膜（第１絶縁膜、第２絶縁膜）
１００ ：半導体装置
１１０ ：半導体装置
１２０ ：半導体装置
１３０ ：半導体装置
１４０ ：半導体装置
１５０ ：半導体装置
１６０ ：半導体装置

Claims (16)

  1. 第１電極と、
    前記第１電極の上に設けられた、第１導電型の第１半導体層と、
    前記第１半導体層の上に設けられた、第２導電型の第２半導体層と、
    前記第２半導体層の上に設けられた第２電極と、
    前記第２半導体層から前記第１半導体層に到達する第１トレンチと、
    前記第２半導体層内において、前記第１トレンチに接して設けられ、前記第２半導体層より第２導電型不純物濃度の高い第１半導体領域と、
    前記第２半導体層内において、前記第１半導体領域に接して設けられた第１絶縁膜と、
    を備え、
    前記第１半導体層から前記第２半導体層に向かう方向を第１方向、前記第１方向に交差する方向を第２方向としたときに、前記第２方向において、前記第１トレンチ、前記第１半導体領域、前記第１絶縁膜、前記第２半導体層の順に位置する、
    半導体装置。
  2. 前記第１方向における前記第１絶縁膜の長さは、前記第１方向における前記第１半導体領域の長さの０．６倍以上１．５倍以下である、
    請求項１記載の半導体装置。
  3. 前記第１方向における前記第２半導体層の長さは、前記第１方向における前記第１絶縁膜の長さより長い、
    請求項１又は請求項２記載の半導体装置。
  4. 前記第１方向における前記第２半導体層の長さは、前記第１方向における前記第１半導体領域の長さより長い、
    請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記第１絶縁膜は酸化シリコンを含む、
    請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第２半導体層内において、互いに離間して設けられた複数の前記第１半導体領域をさらに備える請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記第２半導体層内において、互いに離間して設けられた複数の前記第１半導体領域と、
    前記第２半導体層内において、互いに離間して設けられた複数の前記第１絶縁膜と、
    をさらに備える請求項１乃至請求項５いずれか一項記載の半導体装置。
  8. 前記第２方向において前記第２半導体層と接する第２トレンチと、
    前記第２半導体層内において、前記第２トレンチに接して設けられ、前記第２半導体層より第２導電型不純物濃度の高い第２半導体領域と、
    前記第２半導体層内において、前記第２半導体領域に接して設けられた第２絶縁膜と、
    を備える請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記第１トレンチ及び前記第２トレンチは、前記第１方向及び前記第２方向に交差する第３方向に延伸し、
    前記第３方向における前記第２半導体領域の長さは、前記第３方向における前記第１半導体領域の長さより短い、
    請求項８記載の半導体装置。
  10. 前記第３方向における前記第２半導体領域の長さは、前記第２方向における前記第２絶縁膜の長さより短い、
    請求項９記載の半導体装置。
  11. 前記第２方向において前記第２半導体層と接する第２トレンチをさらに備え、
    前記第２トレンチの少なくとも一部は、前記第２半導体層内において前記第２半導体層より第２導電型不純物濃度の高い第２半導体領域と接しない部分を有する、
    請求項１乃至請求項７いずれか一項記載の半導体装置。
  12. 前記第２トレンチは、前記第２半導体領域と接する部分を有する、
    請求項１１記載の半導体装置。
  13. 前記第２半導体層内において、互いに離間して設けられた複数の前記第２半導体領域をさらに備える請求項８乃至請求項１０いずれか一項記載の半導体装置。
  14. 前記第２半導体層内において、互いに離間して設けられた複数の前記第２半導体領域と、
    前記第２半導体層内において、互いに離間して設けられた複数の前記第２絶縁膜と、
    をさらに備える請求項８乃至請求項１０いずれか一項記載の半導体装置。
  15. 前記第２トレンチは、前記第１半導体層に到達する、
    請求項８乃至請求項１４いずれか一項記載の半導体装置。
  16. 前記第２トレンチの底部は、前記第２半導体層内に設けられている、
    請求項８乃至請求項１４いずれか一項記載の半導体装置。
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