CN106252396B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的各个实施例涉及半导体器件及其制造方法。提供了一种包括具有低导通状态电压和低关断损耗的特征的IGBT元件的半导体器件。该半导体器件由沟槽栅极型IGBT元件组成。IGBT元件包括：被给予栅极电位的多个栅极沟槽电极、以及被给予发射极电位的多个发射极沟槽电极。在相邻的沟槽电极之间，形成至发射极电极层的接触。就这一点而言，在半导体衬底中，形成P型浮置区域，该P型浮置区域经由层间绝缘层，与发射极沟槽电极中的至少一些的底部接触。

Description

半导体器件及其制造方法
相关申请的交叉引用
2015年6月3日提交的日本专利申请2015-113074号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法，例如，其可适用于包括沟槽栅极型IGBT(绝缘栅极双极晶体管)的半导体器件。
背景技术
对于包括IGBT的功率半导体器件而言，理想的是具有低导通状态电压的特征和高速关断的特征。用于在沟槽栅极型IGBT中实现低导通状态电压的第一种方法是，设置在沟槽栅极之间的间距为宽的区域、和在沟槽栅极之间的间距为窄的区域。进一步地，在沟槽栅极之间的间距为宽的区域中，设置浮置层以替代至发射极电极的接触(例如，见日本特开2013-140885号公报([专利文件1])。在这种情况下，空穴电流仅仅在栅极电极之间的间隔为窄并且空穴浓度在发射极电极附近增加的部分中流动。由于在该处诱发了电子(载流子注入效应)，所以可以减小导通状态电压。
用于实现低导通状态电压的第二种方法是，在允许在沟槽栅极之间的间距一致的同时使间距间隔变窄。根据第二种方法，为了减小栅极电容，替代向沟槽栅极中的一些给予栅极电位，给予发射极电位(例如，见日本特开2003-188382号公报([专利文件2])。
作为与上面描述的第二种方法相似的方法，非专利文件1公开了以下方法。在该方法中，通过扩宽栅极沟槽自身的宽度而最小化在沟槽之间的台体的宽度，这就阻止了空穴电流的轻易流动。结果，增强了载流子注入效果。
进一步地，虽然上面未直接涉及，但是在沟槽栅极型IGBT中，为了阻止电场集中到沟槽栅极的底部上，存在将浮置P区域设置在沟槽栅极的底部附近的情况(例如，见日本特开2003-520430号公报(PTC申请的译文)[专利文件3])。
[专利文件1]
日本特开2013-140885号公报
[专利文件2]
日本特开2003-188382号公报
[专利文件3]
日本特开2003-520430号公报(PCT申请的译文)
[非专利文件1]
M.Sumitomo等人的“Low Loss IGBT with Partially Narrow Mesa Structure(PNM-IGBT)”，第24届International Symposium on Power Semiconductor Devices andICs论文集，ISPSD'12，第17-20页，2012。
发明内容
当研究上述减小导通电阻的第二种方法时，本申请的发明人发现了以下尚未定论的问题。即，当在沟槽栅极之间的间距变窄时，在两个相邻沟槽之间的区域，变得具有基本上均匀的电位，从而在关断的时候延迟空穴的排出操作，这将在下面的各个实施例中进行详细描述。由此，当在沟槽栅极之间的间距变窄时，关断损耗增加。
其它问题和新颖特征将通过本说明书和所附附图的说明显而易见。
根据一个实施例的半导体器件具有沟槽栅极型IGBT元件，该沟槽栅极型IGBT元件形成在半导体衬底之上。IGBT元件包括：被给予栅极电位的多个栅极沟槽电极、以及被给予发射极电位的多个发射极沟槽电极。至发射极电极层的接触形成在每两个相邻的沟槽电极之间。就这一点而言，在半导体衬底中，形成P型浮置区域，该P型浮置区域经由绝缘膜与发射极沟槽电极中的至少一些的底部接触。
根据上面的实施例，可以提供一种包括具有低导通状态电压和低关断损耗的特征的IGBT元件的半导体器件。
附图说明
图1是示出了根据第一实施例的IGBT元件的配置的截面图；
图2A和图2B示出了在关断状态下的IGBT元件1中的N-型漂移层的电位分布；
图3图示了空穴的在图1的IGBT元件中的在关断的时候的排出操作；
图4是在IGBT元件的在形成N型空穴阻挡层之后的制造步骤中的截面图；
图5是在IGBT元件的在形成形成硬掩膜的沟槽之后的制造步骤中的截面图；
图6是在IGBT的制造步骤中的截面图，示出了形成沟槽硬掩膜处理抗蚀剂膜的状态；
图7是在IGBT元件的在处理形成硬掩膜的沟槽之后的制造步骤中的截面图；
图8是在IGBT元件的在形成沟槽之后的制造步骤中的截面图；
图9是在IGBT元件的在形成P型浮置区域之后的制造步骤中的截面图；
图10是在IGBT元件的在去除形成硬掩膜的沟槽之后的制造步骤中的截面图；
图11是在IGBT元件的制造步骤中的截面图，示出了执行N型空穴阻挡层的驱入扩散并且然后形成栅极氧化物膜的状态；
图12是在IGBT元件的在沉积用于埋置电极的掺杂多晶硅膜之后的制造步骤中的截面图；
图13是在IGBT元件的在对掺杂多晶硅膜进行回蚀刻处理之后的制造步骤中的截面图；
图14是在IGBT元件的在去除在沟槽外部的栅极绝缘膜之后的制造步骤中的截面图；
图15是在IGBT的制造步骤中的截面图，示出了在形成用于离子注入的氧化物膜之后通过离子注入形成P型本体层的状态；
图16是在IGBT元件的在形成N+型发射极区域之后的制造步骤中的截面图；
图17是在IGBT元件的在形成层间绝缘膜之后的制造步骤中的截面图；
图18是在IGBT元件的制造步骤中的截面图，示出了通过将图案化抗蚀剂用作掩膜在层间绝缘层中形成接触沟槽的状态；
图19是在IGBT元件的制造步骤中的截面图，示出了将接触沟槽挖到P型本体的内部中的状态；
图20是在IGBT元件的在形成P+本体接触区域和P+型闩锁阻止区域之后的制造步骤中的截面图；
图21是在IGBT元件的在形成金属发射极电极层之后的制造步骤中的截面图；
图22是图示了半导体衬底的背面研磨的截面图；
图23是示出了在图1中的IGBT的制造步骤的流程图；
图24是示出了根据第二实施例的IGBT元件的配置的截面图；
图25是沟槽E4和G2的部分放大截面图；
图26示出了在IGBT元件的关断状态下的简单等效电路；
图27是示出了根据第三实施例的IGBT元件的配置的截面图；
图28图示了空穴的在图27的IGBT元件中的在关断的时候的排出操作；
图29是示出了根据第四实施例的IGBT元件的配置的截面图；
图30是示出了在图29中的IGBT的制造步骤的流程图；
图31是在图29中的IGBT元件的在形成P型浮置区域之后(在图30中的步骤S255之后)的制造步骤中的截面图；
图32示出了，在第五实施例中的IGBT元件中，沟槽电极、N+型发射极区域和P型浮置区域在衬底平面中的布置；
图33是IGBT元件的沿着图32的线XXXIII-XXXIII所作的截面图；
图34是IGBT元件的沿着图32的线XXXIV-XXXXIV所作的截面图；
图35是在图32中的IGBT元件的在形成P型浮置区域之后(在图30中的步骤S255之后)的制造步骤中的截面图；
图36示出了，在第一修改例的IGBT元件中，沟槽电极、N+型发射极区域和P型浮置区域在衬底平面中的布置；
图37示出了，在第二修改例的IGBT元件中，沟槽电极、N+型发射极区域和P型浮置区域在衬底平面中的布置；
图38示出了，在第三修改例的IGBT元件中，沟槽电极、N+型发射极区域和P型浮置区域在衬底平面中的布置；
图39示出了，在第四修改例IGBT元件中，沟槽电极、N+型发射极区域和P型浮置区域的在衬底平面中的布置；以及
图40示出了，在第五修改例IGBT元件中，沟槽电极、N+型发射极区域和P型浮置区域在衬底平面中的布置。
具体实施方式
现在，将参照附图对本发明的各个实施例进行详细描述。然而，截面图和平面图中的每一个都表示典型示例，并且每个附图的尺寸大小不与其实际尺寸成比例。在以下说明中，相同或者相似的部件用相同的附图标记表示，并且原则上不再对其重复说明。
<第一实施例>
[IGBT的配置]
图1是示出了根据第一实施例的IGBT元件1的配置的截面图。在本说明书的截面图中，与半导体衬底垂直的方向称为“Z方向”，并且在半导体衬底的平面中的方向称为“X方向”和“Y方向”。在图1中，示出了XZ截面。虽然在X方向上的两端均被切断，但是实际上，相同配置周期性地重复数次。假设，在Y方向上，与在图1中的截面形式相似的截面形式连续地设置(即，每个层和每个区域在Y方向上延伸)。然而，多个P型浮置区域36和N+型发射极区域18可以局部地设置在Y方向上。这种示例将在第五实施例中进行说明。
IGBT元件1基于主要用作N-型漂移层10的N-型半导体衬底64而形成。在下面的说明中，在N-型半导体衬底64的+Z方向侧(上侧)的表面称为“第一主表面或者表面(正表面)”，并且在-Z方向侧(下侧)的表面称为“第二主表面或者背表面”。
如图1所示，IGBT元件1包括：作为杂质层的、从靠近N-型半导体衬底64的第一主表面64a之侧开始的、P型本体层24和N型空穴阻挡层12。IGBT元件1进一步包括：从靠近第二主表面64b之侧开始的、P型集电极层30和N型场停止层28。夹设在N型空穴阻挡层12与N型场停止层28之间的区域，用作N-型漂移层10。
杂质浓度高于N-型漂移层10的杂质浓度的N型空穴阻挡层12，设置在N-型漂移层10与P型本体层24之间，从而使得可以抑制空穴汲出至稍后描述的金属发射极电极层32，从而产生增强导电率调制并且减小导通状态电压的效果。然而，N型空穴阻挡层12不是必要的。当未设置N型空穴阻挡层12时，用于N型空穴阻挡层12的区域成为N-型漂移层10。
能够通过在N-型漂移层10与P型集电极层30之间设置杂质浓度高于N-型漂移层10的杂质浓度的N型场停止层28，阻止耗尽层在关断的时候到达P型集电极层30。N型场停止层28不是必要的，当未设置N型场停止层28时，应该使N-型漂移层10更厚。
在IGBT元件1中，形成有多个沟槽(凹槽)60，该多个沟槽(凹槽)60从第一主表面64a穿过P型本体层24并且到达在N-型漂移层10与N型空穴阻挡层12之间的边界附近。在半导体衬底64的平面图中，多个沟槽60在Y方向上延伸，并且在X方向上布置成行。IGBT元件1包括：栅极绝缘膜22，该栅极绝缘膜22形成在每个沟槽60的内表面之上；以及埋置电极(也称为沟槽电极)20(20G、20E)，该掩膜电极20经由栅极绝缘层22嵌入在沟槽60内部。
埋置电极20包括：用作栅极电极的电极(栅极沟槽电极20G)的电极；以及被给予发射极电位(稍后描述的金属发射极电极层32的电位)的电极(发射极沟槽电极20E)。在图1中示出的情况下，栅极沟槽电极20G形成在沟槽G1和G2内部，并且发射极沟槽电极20E形成在沟槽E1至E6内部。
如图1所示，通常，沟槽60(E5、G1、E1至E4、G2、E6)按照一致的间距形成。然而，一致的间距不是必要的。而且，在图1中，一个栅极沟槽电极20G(沟槽G1)和连续的四个发射极沟槽电极20E(沟槽E1至E4)按照重复的方式交替布置在X方向上。然而，配置不限于此。例如，可以增加或者减少连续地布置的发射极沟槽电极20E的数量。可替代地，可以连续地布置多个栅极沟槽电极20G。
通常，可以通过增加发射极沟槽电极20E相对于栅极沟槽电极20G的比例，来减小栅极电容。另一方面，可以通过增加栅极沟槽电极20G相对于发射极沟槽电极20E的比例，来升高饱和电流密度。使沟槽60的间距越窄、以便改进空穴累积效果，在相同芯片面积区域(area)中的沟槽密度越高。因此，有必要增加发射极沟槽电极20E的比例，以抑制栅极电容的增加。
IGBT元件1进一步包括：多个N+型发射极区域18、层间绝缘层26、金属发射极电极层32、多个P+型本体接触区域16、多个P+型闩锁阻止区域14、和金属集电极电极层34。而且，在图1中示出的情况下，用于离子注入的薄绝缘膜23形成在埋置电极20和P型本体层24的表面之上。
多个N+型发射极区域18形成在P型本体层24的正表面部分之上、与栅极沟槽电极20G的两侧(或者一侧)相邻。N+型发射极区域18电耦合至金属发射极电极层32。
层间绝缘层26形成在半导体衬底64的第一主表面64a之上。层间绝缘层26放置在埋置电极20与金属发射极电极层32之间，以在它们之间实现电绝缘。如图1所示，在每两个相邻的埋置电极20之间，形成有穿过层间绝缘层26并且到达P型本体层24的内部的接触沟槽62(或者接触孔)。N+型发射极区域18设置在接触沟槽62与栅极沟槽电极20G之间。
金属发射极电极层32形成在层间绝缘层26的上表面之上，以便填充接触沟槽62。由此，金属发射极电极层32电耦合至N+型发射极区域18和P型本体层24。因此，在图1中示出的IGBT元件1的配置的情况下，在每两个相邻的沟槽60之间，金属发射极电极层32总是电耦合至P型本体层24。即，在IGBT单元(IGBT元件1的基本配置)中，不存在阻挡空穴的排出路径的障碍。
在接触沟槽62的底部处，P+型本体接触区域16设置在金属发射极电极层32与P型本体层24之间的边界中。通过允许P+型本体接触区域16的杂质浓度高于P型本体层24的杂质浓度，可以在P+型本体接触区域16与金属发射极电极层32之间实现良好的欧姆接触。
当注入P+杂质时，在每两个相邻沟槽60之间的中央部分附近，在P+型本体接触区域16的下端与N型空穴阻挡层12的上部之间的区域中，形成P+型闩锁阻止区域14。即，P+型闩锁阻止区域14形成在N型空穴阻挡层12的区域的部分和P型本体层24的内部。P+型闩锁阻止区域14的杂质浓度高于P型本体层24的杂质浓度。P+型闩锁阻止区域14不是必要的。然而，通过提供该区域，在关断的时候，空穴更容易逃逸到金属发射极电极层32中，并且可以抑制闩锁现象的发生。
P+型本体接触区域16和P+型闩锁阻止区域14不与沟槽60接触。在这两个区域之间，设置有杂质浓度更低的P型本体层24。理由在于，当IGBT1在导通状态下时，反型层(沟道)必须形成在栅极沟槽电极20G附近的P型本体层24中。
金属集电极电极层34形成在半导体衬底64的第二主表面64b之上，以便与P型集电极层30接触。
IGBT元件1进一步包括多个P型浮置区域36，该多个P型浮置区域36设置在N型空穴阻挡层12与N-型漂移层10之间的边界附近，并且经由栅极绝缘膜22与发射极沟槽电极20E接触。在图1中示出的情况下，P型浮置区域36设置在每个发射极沟槽电极20E的底部附近。如在第四实施例和第五实施例中所描述的，P型浮置区域36可以形成为在X方向上延伸，即，联接嵌入有多个发射极沟槽电极20E的沟槽的底部。
P型浮置区域36具有在关断的时候促进空穴排出的效果。稍后将参照图3对空穴排出的操作进行详细描述。P型浮置区域36阻止电子的流动。因此，理想的是不将P型浮置区域36设置在用于栅极沟槽电极20G的沟槽G1和G2的底部附近。更精确地说，理想的是不将P型浮置区域36设置在N+型发射极区域18的正下方。
[窄沟槽间距的问题]
在图1中示出的IGBT元件1的配置中，将沟槽60的间距变窄，以阻止在导通状态下空穴的轻易流动。结果，空穴累积在沟槽底部附近的N-型漂移层10附近。因此，改进了从N+型发射极区域18注入电子的效率，从而可以期望降低导通状态电压的效果。然而，本申请的发明人发现了以下问题。即，在不设置图1的P型浮置区域36的配置中，当将沟槽60的间距变窄时，关断时间增加，这是因为阻止了在关断期间空穴的轻易排出。结果，开关损耗(具体而言，拖尾损耗)增加。在下文中，将对该现象进行说明。
图2A和图2B示出了在关断状态下的IGBT元件1中的N-型漂移层的电位分布。在图2A和图2B中，示出了在相邻发射极沟槽电极20E之间的截面。为简单起见，未设置P+型闩锁阻止区域14和N型空穴阻挡层12。发射极电位Vee(0V)给予至发射极沟槽电极20E和金属发射极电极层32。N-漂移层10的下端是高电位侧(集电极侧)。图2A示出了沟槽60的间距较窄的情况下的N-型漂移层10的电位分布(等电位线)。而且，图2B示出了沟槽60的间距较宽的情况下的N-型漂移层10的电位分布(等电位线)。
当IGBT元件1在关断状态下时，由于施加在集电极和发射极之间的电压的作用，耗尽层散布开来。因为在耗尽层内部的磁场，保留在N-型漂移层10中的空穴到达在上侧(第一主表面侧)的P+型本体接触区域16，并且从金属发射极电极层32排出。然而，在相邻沟槽之间的间距越窄(即，被给予电位0V的发射极沟槽电极20E越靠近)，由于场板效应的影响，在沟槽60之间的区域10B的电位分布越小。换言之，在P+型本体接触区域16附近与沟槽60的底部附近之间的在Z方向上的电位差基本消失。沟槽60越深，在区域10B中的Z方向的电位差变得越小。
因此，如图2A所示，当在相邻沟槽60之间的间距为窄并且沟槽为深时，在沟槽之间的区域10B中不存在在Z方向上的电场。因此，空穴很少被由电场引起的漂移扫出。事实上，由于载流子浓度的差异，空穴仅仅被扩散电流(驱动力是载流子浓度的距离微分)扫出至金属发射极电极层32。因此，具体而言，在耗尽层已经散布开来之后，延迟了拖尾电流分量的降低，并且关断损耗增加。
随着外部栅极电阻增加，上面的关断损耗变得更加突出。理由在于，由于栅极电阻变得更大，当在缓慢耗尽的同时扫出空穴时，在沟槽之间的N型区域10B的Z方向上的空穴浓度之差为小。因此，由载流子浓度的距离微分确定的扩散电流也变小，进一步延迟了拖尾分量的降低。相反，在由于小的栅极电阻的影响而在关断期间发生迅速耗尽的情况下，可以设想，扩散电流变得较强，这是因为空穴迅速聚集在沟槽底部附近。为此，在拖尾分量的降低较快。
针对上面关断损耗增加的问题的一种解决方法是，通过向栅极电极施加负电压来加速关断。然而，尤其对于车载用途而言，在电源供应方面存在相当多的限制，并且在很多情况下不可以采用负电源供应。因此，需要一种可以在关断的时候甚至在负电源供应不可用时可以促进空穴排出的方法。在根据本实施例的IGBT元件1中，设置P型浮置区域36，以在关断期间促进空穴的排出。
[空穴排出操作]
图3图示了空穴的在图1的IGBT元件1中的在关断的时候的排出操作。如参照图1所说明的，在IGBT元件1中，P型浮置区域36设置在发射极沟槽电极20E(沟槽E1至E6)的底部附近。在这种情况下，在图3中，配置有寄生PMOS(P沟道金属氧化物半导体)晶体管，该寄生PMOS晶体管包括：作为源极的P型浮置区域36，作为沟道的N型空穴阻挡层12(或者N-型漂移层10)，作为漏极的P+型闩锁阻止区域14、P+型本体接触区域16和P型本体层24，和作为栅极的发射极沟槽电极20E。具体地，在图3中示出的情况下，寄生PMOS晶体管形成在发射极沟槽电极20E(沟槽E1至E6)中的每一个的两侧的侧表面附近。
由于在关断的时候将保留在N-型漂移层10中的空穴注入到P型浮置区域36中，所以P型浮置区域36的电位增加。即，寄生PMOS晶体管的源极的电位增加。当如此时，在寄生PMOS晶体管的栅极(发射极沟槽电极20E)与源极(P型浮置区域36)之间，以及在寄生PMOS晶体管的漏极(P+型闩锁阻止区域14、P+型本体接触区域16和P型本体层24)与源极(P型浮置区域36)之间，发生负电位差。结果，寄生PMOS晶体管导通，并且注入到寄生PMOS晶体管的源极(P型浮置区域36)的空穴快速排出到寄生PMOS晶体管的漏极(P+型闩锁阻止区域14、P+型本体接触区域16和P型本体层24)中。即，空穴电流I1至I10在用图3中的实线的箭头示出的路径中流过导通状态的寄生PMOS晶体管。
由此，除了通过在关断状态期间散布开来的耗尽层的内电场能够实现的空穴排出功能之外，第一实施例的IGBT元件1具有通过寄生PMOS晶体管的空穴排出功能。在这种情况下，与沟槽的深度相比，沟槽的间距为窄。因此，即使在沟槽之间的区域中不存在耗尽层的内电场时，也能够促进在关断的时候保留下来的载流子的空穴的排出。可以认为是，在IGBT元件的关断时间期间耗尽层越有可能散布开来，由于寄生PMOS晶体管的作用的空穴排出功能变得越突出。因此，可以设想的是，N-型半导体衬底64(N-型漂移层10)的电阻率越高(即，杂质浓度越低)，上述功能越有可能展现出来。
顺便提及，P型浮置区域36不设置在嵌入有栅极沟槽电极20G的沟槽G1和G2的底部附近。理由如下：
第一个理由是，在IGBT元件1在导通状态下的情况下，当电子从N+型发射极区域18、穿过在P型本体层24中的N沟道、注入到N-型漂移层10中时，电子的流动不应该受到干扰。沟槽的间距越窄，电子的流动越有可能受到干扰。
第二个理由是，即使寄生PMOS晶体管是通过将P型浮置层36设置在沟槽G1和G2的底部附近配置而成，在寄生PMOS晶体管的栅极(栅极沟槽电极20G)与源极(P型浮置区域36)之间也不太可能发生负电位差。理由是，由于栅极沟槽电极20G被给予替代发射极电位的栅极电位，所以在IGBT元件1的关断期间，发生针对栅极沟槽电极20G返回0V状态的延迟。
因此，显而易见的是，本实施例的P型浮置区域36，与设置在栅极沟槽电极的底部附近以避免电场集中的P型浮置区域(例如，见日本特开2003-520430号公报(PCT申请的译文)[专利文件3]完全不同。
<IGBT元件的制造方法>
下面将参照图4至图22中的示出了制造步骤的截面图和图23的流程图，对制造在图1中示出的IGBT元件的方法进行说明。
首先，准备N-型单晶硅晶片64(在图23中的步骤S100)。为了赋予其N-型特性，用例如大约2x 1014/cm3的磷掺杂单晶硅。通过例如FZ(浮置区)方法或者CZ(提拉)方法来形成单晶硅晶片。N-型晶片64主要用作图1的N-型漂移层10。
接下来，如图4所示(步骤S110)，通过离子注入，通过将N型杂质引入到半导体晶片(也称为“半导体衬底”)的第一主表面64a中来形成N型空穴阻挡层12。然而，在该阶段中，不使N型空穴阻挡层12在Z方向上扩散。此时的离子注入条件为：例如，离子种类：磷；剂量：大约6x 1012/cm2；以及注入能量：大约80KeV。
接下来，如图5所示(步骤S120)，在半导体晶片64的几乎整个第一主表面64a之上，例如通过CVD(化学汽相沉积)等，通过使用材料诸如氧化硅型绝缘膜(例如，厚度为大约450nm)来沉积形成硬掩膜42的沟槽。
接下来，在硬掩膜42的几乎整个上表面之上，通过涂覆等来形成沟槽硬掩膜处理抗蚀剂膜44，并且通过一般的光刻来将抗蚀剂膜44图案化(步骤S130)。
接下来，如图6所示(步骤S140)，通过将图案化的沟槽硬掩膜处理抗蚀剂膜44用作掩膜，通过例如干法蚀刻，图案化形成硬掩膜42的沟槽。
然后，如图7所示(步骤S150)，通过灰化等去除已经变得不必要的抗蚀剂膜44。
接下来，如图8所示(步骤S160)，通过使用图案化的形成硬掩膜42的沟槽，通过例如各向异性干法蚀刻，来形成沟槽60。作为用于各向异性蚀刻的气体类型，可以使用例如SF6/O2类型气体、Cl2/O2类型气体或者HBr类型气体。
随后，如图9所示(步骤S170)，通过离子注入，通过使用形成硬掩膜42的沟槽，在用于发射极沟槽电极20E的沟槽(其中不形成栅极沟槽电极20G)60(E1至E6)的底表面附近，形成P型浮置区域36。注入条件为：例如，离子种类：硼；剂量：大约1x 1013/cm2；以及注入能量：大约30KeV。例如，用于栅极沟槽电极20G的沟槽60例如被抗蚀剂(未示出)掩蔽。在示出了继步骤S170之后的步骤的附图中，P型浮置区域36未示出。然而，在第一实施例至第三实施例的情况下，P型浮置区域36在该阶段中形成。
然后，如图10所示(步骤S180)，通过湿法蚀刻，例如，通过使用氢氟酸类型的氧化硅膜蚀刻剂等，去除已经变得不必要的形成硬掩膜42的沟槽。
接下来，在表面之上形成牺牲氧化物膜之后，对N型空穴阻挡层12进行驱入扩散处理(步骤S190)(例如，1200摄氏度，大约30分钟)。然而，根据沟槽的深度，热载荷可以更大。
然后，在去除牺牲氧化物膜之后，通过热氧化等，在半导体晶片64的几乎整个第一主表面64a和沟槽60的内表面之上，形成栅极绝缘膜22(例如，厚度为大约120nm)(步骤S200)。结果，获得在图11中示出的截面形式。
接下来，如图12所示(步骤S210)，通过例如CVD等，将掺杂有磷(例如，厚度为大约600nm)的多晶硅膜48按照填充沟槽60的方式，沉积在栅极绝缘膜22的几乎整个表面之上。
接下来，如图13所示(步骤S220)，例如，通过干法蚀刻等(例如，气体类型为SF6)，对多晶硅膜48进行回蚀刻，从而在沟槽60中形成埋置电极20(栅极沟槽电极20G和发射极沟槽电极20E)。
接下来，如图14所示(步骤S230)，通过湿法蚀刻，例如，通过使用氢氟酸类型的氧化硅膜蚀刻剂等，去除在沟槽60外部的栅极绝缘膜22。
接下来，通过热氧化或者CVD，在半导体晶片64的几乎整个第一主表面64a之上，形成用于随后的离子注入的较薄氧化硅膜23(例如，厚度与栅极绝缘膜的厚度大约相同)。
然后，在半导体晶片64的第一主表面64a之上，通过一般的光刻来形成引入P型本体层24的抗蚀剂膜(未示出)。通过将引入P型本体层24的抗蚀剂膜用作掩膜，通过离子注入，将P型杂质引入到单元形成区域(在沟槽之间的区域)的几乎整个表面中，并且然后，通过热扩散，形成P型本体层24。此时的离子注入条件为：例如，离子种类：硼；剂量：大约3x1013/cm2；以及注入能量：大约75KeV。然后，通过灰化等去除已经变得不必要的抗蚀剂膜(未示出)，以获得在图15中示出的截面形式。
接下来，在半导体晶片64的第一主表面64a之上，通过一般的光刻来形成引入N+型发射极区域18的抗蚀剂膜(未示出)。通过将引入N+型发射极区域18的抗蚀剂膜用作掩膜，通过离子注入，将N型杂质引入到，与嵌入有栅极沟槽电极20G的沟槽60相邻的、P型本体层24的这部分上表面中，从而形成N+型发射极区域18。注入条件为：例如，离子种类：砷；剂量：大约5x 1015/cm2；以及注入能量：大约80KeV。然后，通过灰化等去除已经变得不必要的抗蚀剂膜，以获得在图16中示出的截面形式。
接下来，如图17所示(步骤S270)，在半导体晶片64的第一主表面64a的几乎整个表面之上，通过例如CVD、涂覆等，作为层间绝缘层26，沉积例如大约600nm厚的PSG(磷硅酸玻璃)膜。用于层间绝缘膜26的材料的示例，除了PSG膜之外，还可以包括：BPSG(硼磷硅酸玻璃)膜、NSG(未掺杂硅酸玻璃)膜和SOG(旋涂玻璃)膜或者其复合物膜。
接下来，在层间绝缘膜26之上，通过一般的光刻，形成用于形成接触沟槽的抗蚀剂膜46(步骤S280)。
然后，如图18所示(步骤S290)，通过例如各向异性干法蚀刻等(气体类型为例如Ar/CHF3/CF4等)，形成接触沟槽62(或者接触孔)。
然后，通过灰化等来去除已经变得不必要的抗蚀剂膜46。然后，如图19所示(步骤S300)，例如，通过各向异性干法蚀刻，使接触沟槽62(或者接触孔)深挖至P型本体层24内部。此时所使用的气体类型可以是例如Cl2/O2。
接下来，通过离子注入，将P型杂质引入至接触沟槽62以形成P+型本体接触区域16(步骤S310)。此时的离子注入条件为：例如，离子种类：BF2；剂量：大约5x 1015/cm2；以及注入能量：大约80KeV。
接下来，通过离子注入，将P型杂质引入至接触沟槽62，以形成P+型闩锁阻止区域14(步骤S320)。结果，获得在图20中示出的截面形式。此时的离子注入条件为：例如，离子种类：硼；剂量：大约5x 1015/cm2；以及注入能量：大约80KeV。
接下来，如图21所示(步骤S330)，通过溅射等，例如，形成有待用作金属发射极电极层32的铝系电极膜。具体地，首先，例如，通过溅射沉积，在几乎整个层间绝缘层26和接触沟槽62之上，作为阻挡金属膜，形成有TiW膜(例如，厚度为大约200nm)。随后，例如，在大约600摄氏度下在氮气氛围中执行大约10分钟的硅化物退火。结果，在TiW膜中的大部分钛移动至硅界面以形成硅化物，这有助于改进接触特性。随后，在几乎整个阻挡金属膜之上，通过例如溅射，按照填充接触沟槽62的方式，形成具有例如大约5微米的厚度的、含有铝作为主要成分(例如，硅添加量为百分之几，剩下的为铝)的铝系金属膜。然后，为了提供键合焊盘等(未示出)，通过一般的光刻和蚀刻等，将铝系金属电极膜图案化。
接下来，如图22所示(步骤S340)，使用胶带等(未示出)来保护晶片64的第一表面侧，并且对晶片64的第二主表面(背表面)64b进行研磨处理。如必要，还执行化学蚀刻等以便去除背表面的损伤。结果，硅衬底64的膜厚实现为与耐压相对应的厚度。例如，在大约800μm的原始晶片厚度的情况下，当耐压为大约600伏时最终晶片减小到70μm，并且当耐压为大约1200伏时最终晶片厚度为大约180μm。
随后，通过例如离子注入，将N型杂质引入到半导体晶片64(10)的背表面64b的几乎整个表面中，从而形成N型场停止层28(步骤S350)。此时，离子注入条件为：例如，离子种类：磷；剂量：大约7x 1012/cm2；以及注入能量：大约350KeV。然后，如必要，针对杂质活化，对晶片64的背表面64b进行激光退火等。
接下来，通过离子注入，例如，将P型杂质引入到半导体晶片64的第二主表面64b的几乎整个表面中，以形成P型集电极层30(步骤S360)。此时，离子注入条件为：例如，离子种类：硼；剂量：大约1x 1013/cm2；以及注入能量：大约40KeV。然后，如必要，针对杂质活化，对晶片64的背表面64b进行激光退火等。
接下来，例如，通过溅射沉积，在半导体晶片64的第二主表面64b的几乎整个表面之上形成金属集电极电极34(步骤S370)，以获得在图1中示出的截面形式。然后，通过划片等，执行将半导体晶片64分割为芯片区域，并且如必要，执行密封到封装体中，完成IGBT元件1。
[效果]
如上所描述的，在根据第一实施例的IGBT元件1中，P型浮置区域36设置在发射极沟槽电极20E(沟槽E1至E6)的底部附近。结果，配置成寄生PMOS晶体管，该寄生PMOS晶体管包括：作为源极的P型浮置区域36，作为沟道的N型空穴阻挡层12(或者N-型漂移层10)，作为漏极的P+型闩锁阻止区域14、P+型本体接触区域16和P型本体层24，和作为栅极的发射极沟槽电极20E。由于在关断的时候N-型漂移层10的保留的空穴注入到P型浮置区域36中，所以寄生PMOS晶体管导通，从而促进了空穴的排出。因此，即使在沟槽之间的间距变窄以便减小导通状态电压时，也可以维持空穴排出功能，实现设置有具有低导通状态电压和高速关断的特征的IGBT元件的半导体器件。
(第二实施例)
图24是示出了根据第二实施例的IGBT元件的配置的截面图。图24的截面图与图1的截面图相对应。
在图24的IGBT元件2中，每个沟槽的宽度(在图1的X方向上的长度)不一致，并且每个沟槽的部分比其它部分更宽(可以存在多个宽的部分)。在宽部分中，在相邻沟槽之间的间隔(台体宽度)为窄。结果，空穴电流在导通状态下不容易流动，增强了在N漂移层10中的空穴累积效应，这产生了降低导通状态电压的效果。
根据上面的配置，可以使在相邻沟槽之间的间隔(台体宽度)变窄，而不改变沟槽的间距。通常，为了使在沟槽之间的间距变窄，必须提高通过光刻进行的处理精确度。然而，在上述配置的IGBT元件2中，在不提高处理精确度的情况下，便可以实现与在第一实施例中的效果相似的效果。
具体而言，在图24中示出的情况下，在每个沟槽60的底部附近的部分比其入口附近的部分更宽。即，每个沟槽60的截面是如非专利文件1中的酒瓶的形状。由于除了在图24中示出的沟槽60的形状之外，该配置与在图1中的配置相同，所以相同或者相似的部件用相同的附图标记表示，并且不再重复对其的说明。
图25是在图24中示出的沟槽E4和G2的部分放大截面图。在图25的截面图中，未设置在图24中示出的N型空穴阻挡层12和P+型闩锁阻止区域14。进一步地，在图25的截面图中，按照强调的方式示出了沟槽E4和G2的截面形式。
现在，将对制造其截面形式在图25中被示出的沟槽电极的方法的一个示例进行简要说明。首先，形成沟槽的上半部分60U(此时，不形成沟槽的下半部分60D)。然后，用氮化硅膜涂覆上半部分60U的内表面。在将沟槽挖到下半部分60D之后，通过热氧化在沟槽的内表面之上形成厚氧化物膜(待作为牺牲氧化物膜)。此时，由于上半部分60U被氮化物膜掩蔽，所以未形成硅热氧化膜60U。随后，在去除氮化硅膜和热氧化膜(牺牲氧化物膜)之后，在沟槽(上半部分60U和下半部分60D两者)的内表面之上形成栅极氧化物膜。接下来，通过将沟槽电极安装在沟槽内部，完成在图25中示出的截面形式的沟槽电极。
<第三实施例>
第三实施例的IGBT元件3的特征在于，为了阻止元件的损坏，可以使P型浮置区域36的布置，与根据第一实施例的IGBT元件1的布置不同。下面，将参照图3对在第一实施例中的P型浮置区域36的布置的问题进行描述。
[在图3中的IGBT元件的问题]
在图3中示出的情况下的问题是，存在空穴电流I1、I2、I9和I10，该空穴电流穿过设置在栅极沟槽电极20G(沟槽G1和G2)的两侧的P+型本体接触区域16、并且从N-型漂移层10流入到金属发射极电极层32中。下面将参照在图26中示出的IGBT元件的等效电路给出其说明。
图26示出了IGBT元件的在关断状态下的简单等效电路。图26示出了部分等效电路，该部分从图3的集电极电极(背表面电极)34穿过在栅极沟槽电极20G附近的台体区域、并且到达发射极电极(正表面电极)32。
参照图3和图26，首先，将对等效电路的配置进行描述。IGBT元件设置有寄生NPN型双极晶体管70，该寄生NPN型双极晶体管70包括：作为发射极的N+型发射极区域18、作为基极的P型本体层24(进一步地，P+型闩锁阻止区域14和P+型本体接触区域16)、和作为集电极的N-型漂移层10(进一步地，N型空穴阻挡层12和N型场停止层28)。寄生NPN型双极晶体管70的发射极(N+型发射极区域18)与发射极电极32耦合。进一步地，寄生NPN型双极晶体管70的基极(P型本体层24)经由接触电阻71(在P+型本体接触区域16与发射极电极32之间的电阻)也与发射极电极32耦合。
P型本体层24的电阻与图26的栅极电阻73等效。当IGBT元件在断开状态下时，耗尽层电容72存在于寄生双极晶体管70的集电极(N-型漂移层10)与基极(P型本体层24)之间。进一步地，PN结二极管74由P型集电极层30和N-型漂移层10配置而成。
接下来，将对等效电路的操作进行描述。空穴电流Ih从N-型漂移层10穿过P型本体层24(P+型闩锁阻止区域14和P+型本体接触区域16)，并且经由接触电阻71流入到发射极电极32中。此时，在寄生NPN型双极晶体管70的基极与发射极之间的正向偏置电压Vbe可以表示为下式，其中接触电阻71的值为R：
Vbe＝Ih x R
就这一点而言，当空穴电流Ih较强、或者当接触电阻71的值R较大时，在基极与发射极之间的电压Vbe超过0.7V左右(即，硅PN结的扩散电位或者内建电位)。从而，寄生NPN类型双极晶体管70导通。
在寄生NPN类型双极晶体管70在导通状态下的单元中，IGBT元件的栅极电压(栅极沟槽电极20G的电压)不可控的电流在高压施加至集电极电极34的情况下流动。由于上述电流所引起的热的生成的作用，发生温度的升高。因此，当电阻变小时，会发生电流流动甚至更强的反应。结果，大电流在IGBT元件中局部地流动，并且最终，IGBT元件损坏。在第三实施例的IGBT元件3中，为了避免这种问题，对P型浮置区域36的布置进行了限制。
[IGBT元件的配置和操作]
图27是示出了根据第三实施例的IGBT元件3的配置的截面图。图27的IGBT元件与图3的IGBT元件1的不同之处在于，P型浮置区域36不设置在布置为紧邻栅极沟槽电极20G(沟槽G1和G2)的发射极沟槽电极20E(沟槽E5、E1、E4和E6)的底部附近。换言之，图27的P型浮置区域36不经由栅极绝缘膜22与彼此相邻的栅极沟槽电极20G和发射极沟槽电极20E中的任一个接触。由于图27的配置的其余部分与在图3中的情况的配置相同，所以相同或者相似的部件用相同的附图标记表示，并且不再重复对其的说明。
图28图示了在图27的IGBT元件3中在断开的时候的空穴排出操作。在IGBT元件3中，P型浮置区域36不设置在布置为紧邻栅极沟槽电极20G(沟槽G1和G2)的发射极沟槽电极20E(沟槽E5、E1、E4和E6)的底部附近。因此，在沟槽E2和E3的设置有P型浮置区域36的两侧，空穴电流I4、I5、I6和I7可以经由在图3中描述的寄生PMOS晶体管流动。然而，与经由寄生PMOS晶体管的空穴电流I4、I5、I6和I7相比，在沟槽E5、E1、E4和E6的两侧的空穴电流I1、I2、I3、I8、I9和I10为小。结果，也不太可能生成经由在图26中所说明的寄生NPN型双极晶体管的空穴电流I11、I12、I13和I14。因此，可以增加IGBT元件3的抗损坏(fracture resistant)的量。
顺便提及，在图28中，当N+型发射极区域18_1不设置为紧邻在安装有栅极沟槽电极20G的沟槽G1(在其+X方向侧)右侧时，P型浮置区域36可以形成在紧邻沟槽G1的沟槽E1的底部附近。就这一点而言，即使空穴电流I2由于寄生PMOS晶体管而在沟槽E2的左侧(-X方向侧)流动，在沟槽G1的右侧也不存在图26中示出的寄生NPN型双极晶体管。因此，即使在强空穴电流I12流动时，也不需要考虑寄生NPN双极晶体管的操作。
因此，更精确地说，当N+型发射极区域18_1形成在相邻的栅极沟槽电极20G(沟槽G1)与发射极沟槽电极20E(沟槽E1)之间时，可以存在如下这样的配置，在该配置中不设置经由栅极绝缘膜22与沟槽电极20G(沟槽G1)和发射极沟槽电极20E(沟槽E1)接触的P型浮置区域36。在这种情况下，该方向是强空穴电流不容易供应至寄生NPN型双极晶体管的方向。因此，寄生NPN双极二极管的操作不太可能开始，从而提高了IGBT元件3的抗损坏的量。
<第四实施例>
[IGBT元件的配置]
图29是示出了根据第四实施例的IGBT元件4的配置的截面图。
根据第四实施例的IGBT4的特征在于，为了方便提供元件，使P型浮置区域36的形式实现为与第一实施例的IGBT元件1的形式不同。具体地，在图1中示出的情况下，P型浮置区域36独立地设置在发射极沟槽电极20E(沟槽E1至E4)的底部附近。另一方面，在图29的情况中，集成式单个P型浮置区域36形成为，经由栅极绝缘膜22，与至少两个相邻发射极沟槽电极20E(沟槽E1至E4)的底部中的每一个接触。
N+型发射极区域18不设置在相邻发射极沟槽电极20E之间的区域中。因此，不形成IGBT元件4的MOSFET(金属氧化物半导体场效应晶体管)。即，不从N+型发射极区域18向在相邻发射极沟槽电极20E之间的区域供应电子。换言之，在相邻发射极沟槽电极20E之间的区域，仅仅充当用于从集电极电极层34供应空穴的出口。因此，即使该区域被P型浮置区域36覆盖，也根本不会造成问题。
上述配置的P型浮置区域36通过使用高能量注入来形成，并且无论表面的形状如何，都可以设计注入部分。因此，上述配置的P型浮置区域36具有的特征在于，与在图1中示出的配置的P型浮置区域36相比，不需要高水平的图案精确度，从而使制造器件更加容易。进一步地，与在图1中的情况相比，其布置在半导体衬底体64的平面中的自由度增加(该布置的具体示例将在第五实施例中进行说明)。
由于在图29中示出的配置的其余部分与在图1中的情况的配置相同，所以相同或者相似的部件用相同的附图标记表示，并且不再重复对其的说明。
<IGBT元件的制造方法>
图30是示出了图29的IGBT4的制造步骤的流程图。在图30的流程图中的用于提供P型浮置区域36的步骤的顺序，与在图23的流程图中的顺序不同。
具体地，在图23中示出的第一实施例的情况下，紧接在形成沟槽60的步骤160之后，通过离子注入形成每个P型浮置区域36(步骤S170)。即，在栅极绝缘膜22和埋置电极20未形成在沟槽60内部的状态下(在步骤S200和S210之前)，形成P型浮置区域36。相反，在图30中示出的第四实施例的情况下，替代步骤S170，在沟槽60内部形成栅极绝缘膜22和埋置电极20之后(在步骤S200和S210之后)，通过高能量的离子注入来形成P型浮置区域36(步骤S255)。
图31是在图29中的IGBT元件的在形成P型浮置区域之后(在步骤S255之后)的制造步骤中的截面图。通过将通过光刻被图案化的抗蚀剂(未示出)用作掩膜，通过离子注入，来形成P型浮置区域36。此时的离子注入条件为：例如，离子种类：硼；剂量：大约1x1013/cm2；以及注入能量：大约2MeV的高能量。通过使用高能量执行离子注入，如图31所示，可以使P型杂质(36)分布在较深区域中。
由于图30的其余步骤与在图23中的情况的步骤相同，相同或者相似的部件用相同的附图标记表示，并且不再重复对其的说明。
<第五实施例>
[IGBT元件5的配置和制造方法]
图32示出了，在第五实施例中的IGBT元件5中，沟槽电极20、N+型发射极区域18和P型浮置区域36在衬底平面中的布置。图33是IGBT元件5的沿着图32的线XXXIII-XXXIII所作的截面图。图34是IGBT元件5的沿着图32的线XXXIV-XXXIV所作的截面图。
参照图32至图34，在IGBT元件5中，设置为与每个栅极沟槽电极20G的两侧均相邻的多个N+型发射极区域18，局部地设置在Y方向上。这可以限制IGBT元件5的饱和电流。
另一方面，如从IGBT元件5的平面图所见，P型浮置区域36设置为使得在与沟槽电极20G和20E(沟槽G1、G2和E1至E6)交叉的同时在X方向上延伸。同时，在Y方向上，P型浮置区域36划分为多个部分，并且被布置。如图33所示，每个P型浮置区域36经由栅极绝缘膜22，与沟槽电极20G和20E中的每一个的底部接触。
就这一点而言，要注意，在IGBT元件5的平面图中，N+型发射极区域18和P型浮置区域36布置为不彼此重叠。从而，即使栅极沟槽电极20G和P型浮置区域36在平面图中部分地重叠，在IGBT元件5的导通状态下，也不会阻止从N+型发射极区域18供应电子。
IGBT元件5的制造步骤与在图30中示出的第四实施例的情况的制造步骤相同。即，在沟槽60内部形成栅极绝缘膜22和埋置电极20之后(在步骤S200和S210之后)，通过高能量的离子注入来形成P型浮置区域36(步骤S255)。
图35是在图32中的IGBT元件5的在形成P型浮置区域36之后(在图30中的步骤S255之后)的制造步骤中的截面图。图35的截面示出了与图32的线XXXIII-XXXIII对应的部分。通过将通过光刻被图案化的抗蚀剂(未示出)用作掩膜，通过离子注入，来形成P型浮置区域36。抗蚀剂用于掩蔽在图32的平面图中未形成P型浮置区域36的部分。注入条件为：例如，离子种类：硼；剂量：大约1x 1013/cm2；以及注入能量：大约2MeV的高能量。通过使用这种高能量进行离子注入，如图35所示，可以在较深区域中形成P型杂质(36)。
[第一修改例的IGBT元件5A的配置]
图36示出了，在第一修改例的IGBT元件5A中，沟槽电极20、N+型发射极区域18和P型浮置区域36在衬底平面中的布置。
在图36的IGBT元件5A中，与每个栅极沟槽电极20G的两侧均相邻的N+型发射极区域18在Y方向上连续地延伸。因此，与在图32中示出的情况相比，饱和电流增加。因此，图36的IGBT元件5A可以用于饱和电流不受限制的情况。
P型浮置区域36的布置与在图32的情况中相同。即，在IGBT元件5A的平面图中，P型浮置区域36在与沟槽电极20G和20E(沟槽G1、G2和E1至E6)交叉的同时在X方向上延伸。而且，在Y方向上，P型浮置区域36划分为多个部分来布置。每个P型浮置区域36经由栅极绝缘膜22，与每个沟槽电极20的底部接触。
就这一点而言，要注意如下内容。即，如从平面图所见，每个P型浮置区域36、和与栅极沟槽电极20G相邻的N+型发射极区域18，部分地重叠。然而，P型浮置区域36和N+型发射极区域18重叠的部分，限于N+型发射极区域18的部分。因此，在IGBT元件的导通状态下，难以阻止从N+型发射极区域18供应电子。
[第二修改例的IGBT元件5B的配置]
图37示出了，在第二修改例的IGBT元件5B中，沟槽电极20、N+型发射极区域18和P型浮置区域36在衬底平面中的布置。
在图37的IGBT元件5B中，N+型发射极区域18在衬底平面中的布置与在图32的情况中的布置相同。即，与每个栅极沟槽电极20G的两侧均相邻的N+型发射极区域18，局部地设置在Y方向上。
另一方面，在IGBT元件5B的平面图中，P型浮置区域36覆盖了在相邻发射极沟槽电极20E之间的所有区域。同时，P型浮置区域36经由栅极绝缘膜22，与每个发射极沟槽电极20E的底部接触。进一步地，这些P型浮置区域36通过与栅极沟槽电极20G交叉并且在X方向上延伸的联接部分36A(包含P型杂质)而耦合。P型浮置区域36的联接部分36A经由栅极绝缘膜22，与栅极沟槽电极20G的底部的一部分接触。
在IGBT元件5B的平面图中，N+型发射极区域18和P型浮置区域36和36A布置为不彼此重叠。因此，在IGBT元件5B的导通状态下，不阻止从N+型发射极区域18供应电子。
[第三修改例的IGBT元件5C的配置]
图38示出了，在第三修改例的IGBT元件5C中，沟槽电极20、N+型发射极区域18和P型浮置区域36在衬底平面中的布置。
在图38的IGBT元件5C中，N+型发射极区域18在衬底平面中的布置，与在图32和图37的情况中的布置相同。即，与每个栅极沟槽电极20G的两侧均相邻的多个N+型发射极区域18，局部地设置在Y方向上。
另一方面，在IGBT元件5C的平面图中，P型浮置区域36覆盖了在相邻发射极沟槽电极20E之间的所有区域。同时，P型浮置区域36经由栅极绝缘膜22，与每个发射极沟槽电极20E的整个底部接触。在这方面，图38的P型浮置区域36的布置，与图37的P型浮置区域36的布置相似。然而，在图38的情况中，与图37的情况不同，不设置与每个栅极沟槽电极20G交叉并且在X方向上延伸的联接部分36A。
与在图37中示出的情况相似，如从IGBT元件5C的平面图中所见，N+型发射极区域18和P型浮置区域36布置为不彼此重叠。因此，在IGBT元件5C的导通状态下，不阻止从N+型发射极区域18供应电子。
[第四修改例的IGBT元件5D的配置]
图39示出了，在第四修改例的IGBT元件5D中，沟槽电极20、N+型发射极区域18和P型浮置区域36在衬底平面中的布置。
在图39的IGBT元件5D中，N+型发射极区域18的在衬底平面中的布置与在图32、图37和图38的情况中的布置相同。即，与每个栅极沟槽电极20G的两侧均相邻的多个N+型发射极区域18，局部地设置在Y方向上。
另一方面，在IGBT元件5D的平面图中，P型浮置区域36B形成为与沟槽电极20G和20E交叉，并且在倾斜方向上延伸。即，在IGBT元件5D的平面图中，P型浮置区域36B与沟槽电极20G和20E部分地重叠。在重叠的部分中，P型浮置区域36B经由栅极绝缘膜22，与沟槽电极20G和20E中的底部接触。
在IGBT元件5D的平面图中，N+型发射极区域18和P型浮置区域36B布置为不彼此重叠。因此，在IGBT元件5C的导通状态下，不阻止从N+型发射极区域18供应电子。
[第五修改例的IGBT元件5D的配置]
图40示出了，在第五修改例的IGBT元件5E中，沟槽电极20、N+型发射极区域18和P型浮置区域36B和36C在衬底平面中的布置。
图40的IGBT元件5E是图39的IGBT元件5D的修改例。具体地，针对在平面图中的图40的IGBT元件5E，进一步设置与图39的浮置区域36B交叉并且与沟槽电极20G和20E交叉并且在倾斜方向上延伸的浮置区域36C。
在IGBT元件5E的平面图中，N+型发射极区域18和P型浮置区域36B和36C布置为不重叠。因此，在IGBT元件5C的导通状态下，不阻止从N+型发射极区域18供应电子。
虽然已经基于优选实施例对本发明人所做出的本发明进行了详细描述，但是本发明不限于此。显而易见的是，在不脱离本发明的范围的情况下，可以对各个实施例进行各种修改。

Claims (7)

1.一种半导体器件，包括：
第一导电类型的半导体衬底，具有第一主表面和第二主表面；
第二导电类型的第一杂质层，形成在所述第一主表面之上；
所述第二导电类型的第二杂质层，形成在所述第二主表面之上；
多个沟槽电极，在所述半导体衬底的平面图中，沿着第一方向延伸、并且在与所述第一方向正交的第二方向上布置成行，所述沟槽电极中的每一个都经由绝缘膜嵌入在沟槽内部、形成为穿过所述第一杂质层并且到达所述半导体衬底的内部，所述沟槽电极包括：
多个栅极沟槽电极，被给予栅极电位；以及
多个发射极沟槽电极，被给予发射极电位；
发射极电极层，具有所述发射极电位，形成在所述第一主表面之上，形成为经由层间绝缘层与所述沟槽电极关联、并且在所有所述沟槽电极中的每个相邻的所述沟槽电极之间电耦合至所述第一杂质层；
所述第二导电类型的一个或多个第一杂质区域，形成为在所述半导体衬底内部与所述第一杂质层和所述第二杂质层间隔开、并且经由所述绝缘膜与所述发射极沟槽电极中的至少一些的底部接触；以及
所述第一导电类型的多个第二杂质区域，形成在所述第一杂质层的正表面部分之上，并且经由所述绝缘膜与每个所述栅极沟槽电极的两侧或者一侧相邻；
所述第一导电类型的多个第三杂质区域，每个所述第三杂质区域形成在所有所述沟槽电极中的每个相邻的所述沟槽电极之间并且与所述第一杂质层接触；以及
所述第一导电类型的第四杂质区域，形成在所述第二杂质层与所述第三杂质区域之间，
其中所述栅极沟槽电极的底部，经由所述绝缘膜与所述第四杂质区域或所述第三杂质区域接触，而没有所述第一杂质区域，并且
其中所述一个或多个第一杂质区域中的任何一个都不经由所述绝缘膜与所述栅极沟槽电极接触。
2.根据权利要求1所述的半导体器件，其中所述一个或多个第一杂质区域中的每一个都设置在所述发射极沟槽电极中的任何一个的底部附近。
3.根据权利要求1所述的半导体器件，其中每个所述沟槽的宽度不一致，并且每个所述沟槽具有比其它部分更宽的部分。
4.根据权利要求1所述的半导体器件，
其中至少一个所述栅极沟槽电极和至少一个所述发射极沟槽电极交替地布置在所述第二方向上，并且
其中，在所述第二杂质区域形成在相邻的所述栅极沟槽电极与所述发射极沟槽电极之间的情况下，所述一个或多个第一杂质区域中的任何一个都不经由所述绝缘膜与定位为紧邻所述栅极沟槽电极的所述发射极沟槽电极接触。
5.根据权利要求1所述的半导体器件，
其中至少一个所述栅极沟槽电极和至少两个所述发射极沟槽电极交替地布置在所述第二方向上，并且
其中，在所述半导体衬底的平面图中，所述一个或多个第一杂质区域中的每一个都布置为，与至少两个相邻的所述发射极沟槽电极重叠、并且经由所述绝缘膜与在平面图中重叠的每个所述发射极沟槽电极的底部接触。
6.一种半导体器件，包括：
第一导电类型的半导体衬底，具有第一主表面和第二主表面；
第二导电类型的第一杂质层，形成在所述第一主表面之上；
所述第二导电类型的第二杂质层，形成在所述第二主表面之上；
多个沟槽电极，在所述半导体衬底的平面图中，沿着第一方向延伸、并且在与所述第一方向正交的第二方向上布置成行，所述沟槽电极中的每一个都经由绝缘膜嵌入在沟槽内部、形成为穿过所述第一杂质层并且到达所述半导体衬底的内部，所述沟槽电极包括：
多个栅极沟槽电极，被给予栅极电位；以及
多个发射极沟槽电极，被给予发射极电位；
发射极电极层，具有所述发射极电位，形成在所述第一主表面之上，形成为经由层间绝缘层与所述沟槽电极关联、并且在所有所述沟槽电极中的每个相邻的所述沟槽电极之间电耦合至所述第一杂质层；
所述第二导电类型的一个或多个第一杂质区域，形成为在所述半导体衬底内部与所述第一杂质层和所述第二杂质层间隔开、并且经由所述绝缘膜与所述发射极沟槽电极中的至少一些的底部接触；以及
所述第一导电类型的多个第二杂质区域，形成在所述第一杂质层的正表面部分之上，并且经由所述绝缘膜与每个所述栅极沟槽电极的两侧或者一侧相邻；
所述第一导电类型的多个第三杂质区域，每个所述第三杂质区域形成在所有所述沟槽电极中的每个相邻的所述沟槽电极之间并且与所述第一杂质层接触；以及
所述第一导电类型的第四杂质区域，形成在所述第二杂质层与所述第三杂质区域之间，
其中所述栅极沟槽电极的底部，经由所述绝缘膜与所述第四杂质区域或所述第三杂质区域接触，而没有所述第一杂质区域，
其中至少一个所述栅极沟槽电极和至少一个所述发射极沟槽电极交替地布置在所述第二方向上，
其中，在所述半导体衬底的平面图中，所述一个或多个第一杂质区域中的每一个都布置为与至少一个所述栅极沟槽电极部分地重叠，并且与相邻的所述沟槽电极中的每一个都重叠，并且经由所述绝缘膜与在平面图中重叠的每个所述沟槽电极的底部接触，并且
其中在所述半导体衬底的平面图中、与布置为与所述第一杂质区域部分地重叠的所述栅极沟槽电极相邻的所述第二杂质区域，不与所述第一杂质区域重叠或者与所述第一杂质区域部分地重叠。
7.一种制造半导体器件的方法，包括以下步骤：
在具有第一主表面和第二主表面的第一导电类型的半导体衬底中，形成多个沟槽，所述多个沟槽从所述第一主表面到达所述半导体衬底的内部，在所述半导体衬底的平面图中所述沟槽沿着第一方向延伸、在与所述第一方向正交的第二方向上布置成行、并且包括多个第一沟槽和多个第二沟槽；
在每个所述沟槽的内表面之上形成绝缘膜，并且经由所述绝缘膜在每个所述沟槽内部形成埋置电极；
在所述半导体衬底的所述第一主表面之上、在除了其中形成有所述绝缘膜和所述埋置电极的区域之外，形成深度低于每个所述沟槽的第二导电类型的第一杂质层；
通过离子注入，形成所述第二导电类型的一个或多个第一杂质区域，以便与所述第二沟槽中的至少一些的底部接触、并且在所述半导体衬底内部与所述第一杂质层间隔开；
在所述第一杂质层的正表面部分之上，形成所述第一导电类型的第二杂质区域，所述第二杂质区域与每个所述第一沟槽的两侧或者一侧相邻，
在所述第一主表面之上，形成发射极电极层，所述发射极电极层经由层间绝缘层与每个所述埋置电极关联、并且经由接触区域在每个相邻的所述沟槽之间耦合至所述第一杂质层；
在所述半导体衬底的所述第二主表面之上，形成所述第二导电类型的第二杂质层；以及
在所述第二主表面之上，形成集电极电极层。
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