TW201839991A - 具有薄底部射極層並在屏蔽區域和終止環中的渠溝中植入摻雜物的垂直功率電晶體 - Google Patents

Abstract

本發明揭示在垂直電晶體(例如IGBT)中的各種改進。該等改進包括在生長基板之頂端表面區中形成週期性高度摻雜p型射極熔接點，接著係生長該等各種電晶體層，接著係磨光該基板之底面，接著係該底面之濕式蝕刻以暴露該高濃度摻雜p+層。金屬接點隨後在該p+層上面形成。在另一改進中，邊緣終止結構利用植入渠溝中的p-摻雜物以產生用於塑形該電場的深p-區，以及在該等渠溝之間用於在截止之後快速地去除電洞的淺p-區。在另一改進中，使用n-層和分布式n+區的雙緩衝層改進崩潰電壓和飽和電壓。在另一改進中，在終止結構中不同濃度之p-分區藉由變化渠溝之間距而形成。在另一改進中，斜切鋸道提高崩潰電壓。

Description

具有薄底部射極層並在屏蔽區域和終止環中的渠溝中植入摻雜物的垂直功率電晶體

本發明係關於隔離閘極裝置，例如垂直絕緣閘極雙極性電晶體(Insulated gate bipolar transistors，IGBTs)，尤其係關於改進效率並提高崩潰電壓的裝置結構和製造技術。

儘管本發明可應用於多種垂直隔離閘極裝置，但是IGBT將用作範例。

常見垂直IGBT之一種類型含有藉由開始載子之注入的MOSFET而驅動的垂直pnp雙極性電晶體(由並行的許多單元形成)，其隨後完全接通該pnp電晶體。在高電流準位下，在垂直IGBT中的正向電壓降(Vce-sat)通常低於垂直MOSFET。在處理高電流和高電壓(例如用於工業馬達控制、感應加熱等)的高功率IGBT中，該n型基極需要相對較輕摻雜以產生寬空乏層，以在該截止狀態下耐受該高電壓。這種厚且輕摻雜n型基極層係降低該Vcs-sat的瓶頸。當該電晶體從接通切換為截止時，重要的是從該n型基極迅速地去除電洞，以快速地停止該電流流動。

更薄、更高濃度摻雜p型射極(其可能係該IGBT之底部半導體層)係欲提高電洞注入效率並減少該IGBT之Vce-sat。不過，在提高注入效率與該IGBT之截止速度之間有權衡利弊。薄p型射極層通常在完成該等前端製程之後(即在形成該等電晶體層之後)形成，其中該晶圓(矽基板)之底面機械地磨光，接著係植入該底面中的該等p型射極摻雜物，接著係退火步驟。雷射退火係所需，因為該所得到的熱不會導致任何該等正面摻雜物進一步擴散。此退火步驟添加該製程複雜度並需求專門設備。

所需係該裝置具有高崩潰電壓但是低Vce-sat。在該等主動單元之區域中的崩潰(在該截止狀態下)可導致永久性裝置故障，因此所需係該裝置提供遠離該精細主動單元陣列的崩潰路徑。高電壓之有效處理而無損害一般指稱為堅固性。

接近該晶粒之該等邊緣的區域特別容易由於電場擁擠而崩潰，且不應為該裝置之整體崩潰電壓的瓶頸。終止結構通常在該晶粒之該等邊緣周圍用於高功率裝置。

在所有該等以上所提及區域中的改進皆係所需，以產生更堅固又有效的IGBT。

本發明所揭示內容說明減少正向電壓降(Vce-sat)、改進截止時間以及改進該主動單元陣列之堅固性的IGBT結構和製造方法。該等教示可應用於各種其他類型之功率裝置。

在一個具體實施例中，相對較淺且窄的渠溝式閘極在該主動單元陣列區域中形成以形成MOSFET或IGBT，且用該閘極材料填充的較寬深渠溝在圍繞該主動區域的屏蔽區中形成。深浮接p-區在該等深渠溝下方形成(藉由植入該等渠溝中)，從而在該主動區域周圍產生等電位環以改進該裝置之崩潰電壓。在該屏蔽區中的該等深渠溝之間的較淺p-區至該頂部源極金屬短路，以在該IGBT閘極已截止之後，從該n型基極迅速地去除電洞，以加速電流流動之截止。該深浮接p-區區域係專為在正常截止和IGBT截止模式期間屏蔽該淺p-區以免崩潰所設計。

若有多段之單元陣列，則在每個單元陣列周圍可能係有屏蔽區。在該晶粒之該等邊緣周圍的終止結構可能圍繞該等單元陣列和屏蔽區。

該等屏蔽區係專為具有低於該主動區域和該IGBT裝置之邊緣終止結構之崩潰電壓的崩潰電壓所設計。該屏蔽區非常堅固，因此在崩潰時對該裝置通常無永久性損害，其中該屏蔽區分流電流遠離該主動區域。

此外，緊鄰該等深渠溝(在該屏蔽區中)的「電洞旁路p+區」安全地提供給在該n型漂移區中的汲極電洞，遠離該淺渠溝MOSFET或IGBT之寄生npn雙極性電晶體以防止觸發此類裝置結構內在的4層npnp寄生閘流體。由於在該屏蔽區中的該等深渠溝下面形成該等「電洞旁路p+區」和深p-區結果，依據本發明所形成的MOSFET或IGBT裝置將具有強化安全操作區域(Safe Operation Area，SOA)，其定義為可預期該裝置操作而沒有損害的該等電壓和電流條件。

在另一個具體實施例中，在將該等p型摻雜物植入在該屏蔽區中的該等深渠溝中之後，該等渠溝用介電體填充。金屬環在該介電體上方的頂端表面上形成並用作浮接場板。該等介電體填充渠溝在該等金屬環與該等深p-區之間用作垂直間隙層，其用於控制該空乏區之形狀(其控制該崩潰電壓)。介於該深p-區接面處與其相關聯浮接金屬場板之間的垂直深度差設定在該相關聯金屬環中的電壓。

在IGBT結構之另一個具體實施例中，分段高度摻雜n+緩衝層(形成條帶或點)在該慣用n緩衝層上方形成。該n+分段緩衝層部分提高該穿透電壓以提高該崩潰電壓，但是由於在該n+分段緩衝層中的該等間隙而未顯著減少該底部p型射極之電洞注入效率。該n+分段緩衝層也降低Vce-sat。這也允許該上覆n型漂移區更薄。因而，該等雙緩衝層導致Vce-sat減少而崩潰電壓提高。

在另一個具體實施例中，IGBT結構與分段高度摻雜且薄的p型射極一起形成，從而無需雷射退火。較薄的p型射極(該IGBT之底部半導體層)提高電洞注入效率並減少該IGBT之Vce-sat。形成薄高度摻雜p型射極之方法包括使用遮罩將p型摻雜物之單元(例如點)或條帶區植入p型矽基板之頂端表面中，以形成許多p+區。然後，該等各種磊晶層在該頂端表面上面生長，且摻雜區形成，以實際上完成該IGBT之正面處理。用於該正面處理的該等各種加熱步驟提供該等p型點/條帶之一些驅入和啟動，這可能在某種程度上合併該等點/條帶，但是仍然在該生長基板之頂端表面區中導致高低p-摻雜物濃度。在該正面處理之後，該矽晶圓之後表面機械地磨光至約其最終厚度之80-90%，接著係濕式蝕刻以暴露在該底面上的該等p型點。該等高度摻雜p+區域用作該濕式蝕刻的蝕刻停止層(藉由色彩而光學地偵測到)。該底面不必藉由雷射進一步加熱以擴散該等p型點，從而減輕處理要求。由於該濕式蝕刻速率在某種程度上依摻雜物濃度而定，因此該所得到的減薄基板具有對底部電極提供極好電接觸的粗化底面。金屬電極層隨後在直接接觸該等暴露p型點的後表面上沉積。該金屬層可能進行退火以改進接觸電阻。該所得到的p型射極層係高度摻雜(指稱為p+)且極薄，這導致更高效率IGBT。

說明在該晶粒之該等邊緣周圍的終止結構，其包括渠溝和在該等渠溝下方的深p-區，其藉由透過該等渠溝的植入而形成。在一些具體實施例中，該等渠溝用導電材料填充以提供等電位環。在其他具體實施例中，該等渠溝用介電體填充。在該等渠溝用介電體填充的具體實施例中，該等深p-區連接至用作用於延展該電場的浮接場板的頂部金屬環。該等各種深p-區之該等摻雜物濃度可藉由變化該等渠溝之間距而變化，以使該摻雜物濃度朝向該晶粒之邊緣變低以最佳化該崩潰電壓。

說明其他具體實施例。

儘管垂直pnp IGBT裝置在該等圖示中顯示，但是npn IGBT可能藉由反轉該等各種區域/層之該等極性而製造。此揭示內容之該等教示可以很容易地藉由用n型基板取代該p型基板而應用於垂直MOSFET。

圖1A係依據本發明之一個具體實施例的IGBT 10之俯視圖。該矽晶粒具有外緣12。IGBT 10具有中心部分，包含單元14之一陣列，其並行連接。作為概述，每個垂直單元區域皆包含該等pnp電晶體之一頂部p型集極；一p-主體，其用於由MOSFET部分反轉以引發接通；一頂部n+源極區；一厚n-基極層(包括n型緩衝層)；一底部p型射極層；以及一渠溝式閘極，其緊鄰該n+源極區和p-主體。足夠高的閘極電壓在該p-主體中產生n-通道，以開始電子從該n+源極流入該垂直pnp電晶體之p型射極中。結果，來自該p型射極的電洞注入該n-基極層中。注入來自該p型射極的電洞和來自該MOSFET之n+源極區的電子將導致電子和電洞儲存於該厚n-基極區內部，這稱為基極導電調變效應。由於該基極導電調變效應，因此該IGBT之Vce-sat將減小。然而，若過多電子和電洞對儲存於該n-基極層內部，則該IGBT截止速度變得非常慢，且該IGBT耗散過多功率以致無法有用於許多應用，即使Vce-sat較低。

當該IGBT截止時，在該頂部源極金屬與該底部射極金屬之間通常將有高電壓。大型空乏區在該厚n-基極層(漂移區)中形成以耐受該電壓。藉由設計，圍繞該等主動單元的屏蔽單元(屏蔽區域16)具有最低崩潰電壓，因此其箝制該IGBT之整體崩潰電壓。在高電壓終止區域15內部周圍(沿著晶粒邊緣12)的屏蔽區域16，為在該n-基極層中的電洞提供安全路徑以在截止期間放電，以加速停止電流流動。使屏蔽區域16之崩潰電壓略少於該主動區域之崩潰電壓以避免損害該主動區域。因此，該IGBT更堅固。以下參照圖2提供更多細節。

圖1B係IGBT 17之另一個具體實施例之俯視圖，其中該等單元在條帶18中形成，且屏蔽區域16圍繞每個條帶18。沿著晶粒之邊緣的高電壓終止區域15與在條帶18之間的屏蔽區域16不同。設想其他配置。在圍繞主動單元的屏蔽區域中的深且淺 P- 區

圖2係IGBT 10或17之剖面圖，其顯示單元14之簡寫陣列(在圖1A之情況下)或單元之窄條帶18 (在圖1B之情況下)。屏蔽區域16圍繞單元14之陣列並在單元14之陣列周圍連續。在單元組周圍的屏蔽區域16依單元14之陣列形狀而定，可能形成正方形環(如圖1A所示)、矩形環(如圖1B所示)或其他形狀，例如六邊形、圓形等。

在一般應用中，負載19 (例如馬達)具有耦接接地的一個端子和連接至IGBT 10之頂部源極金屬20的另一個端子。正電壓(例如500V)連接至底部射極金屬22。當IGBT 10接通時，大約500V跨負載19兩端連接。IGBT 10通常係封裝晶粒。

為接通IGBT 10，假設足夠電位跨源極金屬20和射極金屬22兩端、足夠正值閘極-源極電壓施加於在單元14中的渠溝式閘極24。閘極24可能係摻雜多晶矽。閘極24由薄介電體26隔離。p-主體28和較高n+源極區29在相鄰閘極24之間。源極金屬20由延伸穿越介電層34的Ti/W金屬連接件32連接至n+源極區29和p+主體接觸區30。

偏壓閘極24反轉相鄰p-主體區28，以在n+源極區29與輕摻雜n-基極層36之間產生垂直n-通道。電流隨後在n+源極區29與底部p型射極層42之間垂直地流動(形成由n-通道MOSFET驅動的正向偏壓pnp雙極性電晶體)。射極層42之高摻雜導致該摻雜程度較佳為p+。

由於該MOSFET動作的初始電流導致電洞注入n-基極層36中，這接通由p+接觸區30、p-主體區28、n型基極層36和p型射極層42形成的垂直pnp雙極性電晶體，以進一步減少該正向電壓降Vce-sat。

為截止該IGBT，該正值閘極-源極電壓去除，且n-基極層36由p-主體區28、p+接觸區30和源極金屬20放電。閘極24可能至源極金屬20短路或連接至略負值電壓。

在單元14之陣列中的渠溝式閘極24相對較淺並僅需要比p-主體區28略深。

屏蔽區域16含有用閘極材料46 (例如摻雜多晶矽)填充的較深且較寬渠溝44。介電體47使深渠溝44有線條。閘極材料46經由金屬接點48和閘極金屬50電連接至各種淺閘極24。在一個範例中，閘極24之數量級可能係1.5 μm深，而在深渠溝44中的閘極材料46可能約2-2.5 μm深並比閘極24更寬。如稍後所說明，深渠溝44之該等較大寬度(在遮罩步驟中所定義)導致其在相同蝕刻步驟期間蝕刻得比該等窄渠溝更深，因此形成深渠溝44沒有額外步驟。

在深渠溝44之間和在深渠溝44下方係輕摻雜p-區，包含深p-區56，其在深渠溝44下方；以及一較淺p-區57，其在深渠溝44之間。深p-區56可能向下延伸舉例來說至深渠溝44下方2 μm。深p-區56也指稱為p-屏蔽。深p-區56由於該低摻雜濃度而具有高電阻率，並由連接至源極金屬20、分布在屏蔽區域16周圍的p+接觸區58微弱地偏壓。

在該截止狀態下，較淺p-區57和n-基極層36反向偏壓。深p-區56降低在渠溝44下方的電場，因為p-區56在崩潰之前完全空乏，這導致較高的崩潰電壓(給定n-基極層36之特定摻雜物濃度)。p-區56也用於橫向地空乏n-基極層36，以進一步提高該崩潰電壓。p-區56區可完全地浮接，但是為將該裝置從該截止狀態切換為接通，起因於該空乏層的寄生電容必須放電。因此，較佳為經由在該晶粒之某些位置上的p+接觸區58將p-區56「微弱地」連接至源極金屬20，以在該裝置從該截止切換為該接通狀態期間放電該電容並減少該切換延遲。

當IGBT 10截止時，n-基極層36和p-區56/57依該電位差之量值而定變得空乏，且該摻雜導致屏蔽區域16在略少於在單元14之陣列區域中的崩潰電壓的電壓下崩潰。這防止在崩潰之後損害該等主動單元。重要的是單元14不會受到崩潰影響，因為受損單元可能在該單元區域中汲取更多電流並導致熱失控。由於該等最佳摻雜程度受到許多因素影響，因此可藉由模擬決定。

介於深渠溝44之間係較淺p型區57。當IGBT 10截止時，剩餘在n型基極層36中的該等電洞由p-區56/57且主要由分布在屏蔽區域16周圍、緊鄰p+接觸區58的較淺p-區57抽出，以更迅速快地截止IGBT 10 (即n型基極層36放電)。電洞也透過在單元14之陣列中的p-主體區28抽出。

此外，屏蔽區域16之另一部分在最內層深渠溝44與單元14之陣列之間形成。此區域包含淺p-區60，其具有與p-主體區28相同的摻雜物濃度，且比在深渠溝44周圍的p-區56/57更高濃度摻雜。電洞也被淺p-區60經由p+接觸區62和源極金屬20掃除。由於這不是MOSFET區域，因此在p-區60上方沒有n+源極區。

圖2藉由箭頭66例示在屏蔽區域16中的一些任意電洞收集軌跡(用於改進截止速度)，其指稱為電洞旁路區，因為一些電洞掃除旁路被單元14掃除的電洞。

此外，箭頭68標識當該IGBT接通時來自n+源極區29區的電子注入之向下方向。在該接通時間期間由p型射極層42注入的一些電洞之向上方向由箭頭70指出。

由於輕摻雜p-區56/57在該截止狀態下伴隨n-基極層36空乏，因此n-基極層36可以比慣用n-基極層更高度摻雜，以減少該Vce-sat而不減少該崩潰電壓。

屏蔽區域16可位在單元之整個陣列周圍或單元組(例如形成為條帶的單元組)周圍。在圖2之範例中，該等單元可能係進出所附圖式的該等各種區域和閘極之並行條帶。屏蔽區域16可圍繞任何數量之單元。其他形狀之單元可能係正方形、六邊形等。在該等單元形成為長條帶組的一個具體實施例中，屏蔽區域16圍繞多達二十個單元條帶。依該IGBT之該等電流要求而定，可能有任何數量之並行連接的條帶組。雙 n 和 n+ 緩衝層

n型緩衝層74和在緩衝層74上面形成的n+點76 (或者n+條帶)也係新穎。緩衝層74和n+點/條帶76減少跨該IGBT兩端的接通電阻和飽和電壓Vce-sat降，同時藉由防止在n-基極層36中的空乏區到達p型射極層42 (停止穿透)而最大化該崩潰電壓(當該IGBT截止時)。緩衝層74可能約5 μm厚。砷或銻n型摻雜物由於該較慢的擴散而較磷佳。來自p型射極層42的該等電洞僅注入在n+點/條帶76之間的n-基極層36中，如箭頭70所示。藉由延展開n+點/條帶76，電洞可透過在n+點/條帶76之間的n-緩衝層74從p型射極層42注入，而n+點/條帶76用於減少該飽和電壓降Vce-sat。n+點/條帶76也迅速地掃除在n-基極層36中的儲存電荷以加快截止時間，並允許n-緩衝層74為了減少的Vce-sat而較薄。此外，n-緩衝層74和n+點/條帶76之組合可用於藉由調整緩衝層74之摻雜密度和介於n+點/條帶76之間的間隔，而自訂介於Vce-sat與截止時間切換速度之間的權衡利弊。

以下說明圖2之裝置之製造，包括新穎製程，其用於形成該晶圓之底部部分和其他特徵。稍後也說明終止區域和處理選項之各種其他具體實施例。

參照圖3，起始基板80係p型。n型緩衝層74隨後以磊晶方式生長。遮罩和植入步驟形成n+點/條帶76。高電阻率n-基極層36隨後生長。該厚度和摻雜依該所需崩潰電壓而定。更高度摻雜n-層82隨後在n-基極層36上面生長，接著係又更高度摻雜n-層84。在一個範例中，層82和84形成該IGBT之該等半導體層之頂部6-9 μm以形成錐形摻雜物濃度，以最佳化Vce-sat和崩潰電壓。

該表面隨後選擇性地遮罩，且p-摻雜物植入在驅入步驟之後形成p-阱86。

在形成p-阱86之後，SiO₂ /Si₃ N₄ /SiO₂ 硬遮罩層88沉積。

參照圖4，遮罩層88佈局圖樣以形成該等渠溝，且該等渠溝使用活性離子蝕刻(RIE)進行蝕刻。在遮罩層88中的該等寬開口將內在地形成較深渠溝90，同時在遮罩層88中的該等窄開口將形成較淺渠溝92。該蝕刻在較淺渠溝92到達其目標深度之後停止，這大約係n-層84之深度。較淺渠溝92之深度可能約1.5-2.5 μm。

參照圖5，較淺渠溝92使用眾所周知的製程技術用遮罩材料94 (例如氧化物或光阻)填充。

參照圖6，儘管淺渠溝92仍用遮罩材料94 (圖5)填充，但是p型摻雜物透過深渠溝90植入並驅入以形成深p-區56。出自圖3的p-阱86現在形成較淺p-區57。硬遮罩層88隨後去除。n-層82和84 (圖5)在該等後續圖示中不會顯示為分開層，因為現在有從該頂部向下至n-基極層36的平滑n型摻雜物濃度變化。所有氧化物隨後皆去除以暴露較淺渠溝92。

參照圖7，該晶圓氧化以在深渠溝44側壁上形成閘極介電體26 (500-1200 埃)和介電體47。摻雜多晶矽隨後沉積以填充入所有該等渠溝，以在深渠溝44中形成閘極24和閘極材料46。該晶圓隨後平坦化以從該頂端表面去除該多晶矽。

參照圖8，p-主體遮罩(未顯示)形成以暴露鄰接淺渠溝92的區域，且p型摻雜物植入並驅入以使p-主體28不會在閘極24下方延伸。

參照圖9，遮罩(未顯示)暴露介於較淺渠溝92之間的區域，且n型摻雜物植入並驅入以形成淺頂部n+源極層。硼磷矽玻璃(BPSG)遮罩93隨後沉積，以暴露該n+源極層之中心區域。RIE蝕刻去除該n+源極層之該等中心部分，以形成緊鄰淺閘極24的n+源極區29。

參照圖10，p-摻雜物植入(硼)使用相同的遮罩93進行，以形成p+接觸區62。該硼劑量少於該源極摻雜物植入劑量。

返回參照圖2，Ti/W金屬連接件32隨後在遮罩93 (圖10)開口中沉積，且該表面平坦化。在圖2中的介電層34係在圖10中的BPSG遮罩93。鋁源極金屬20隨後沉積並佈局圖樣，以與各種n+源極區29和p+接觸區62電接觸。閘極金屬50電接觸各種閘極24 (在該等較淺渠溝中)和填充較深渠溝44的閘極材料46。形成該等閘極的導電多晶矽可能用於在圖2之平面外部，將所有該閘極材料電連接在一起。閘極金屬50與源極金屬20隔離，且閘極/源極金屬層50/20用氧化物/氮化物鈍化層94覆蓋，除了用於將封裝端子引線接合至源極金屬20和閘極金屬50的焊墊開口區域。

圖2-圖11例示在屏蔽區域16之間具有窄主動區域(單元14之陣列)的屏蔽區域16，且其中每個屏蔽區域16皆具有兩個深渠溝44，其在每個渠溝44下方皆具有用於改進該崩潰電壓的深p-區56，以及在渠溝44之間用於在該IGBT切換為截止之後快速地掃除電洞的較淺p-區57，以縮減該截止時間。如先前所提及，該等堅固終止區域在略少於該主動區域(單元14之陣列)之崩潰電壓的電壓下崩潰，以保護單元14。

圖11顯示具有屏蔽區域100所圍繞的重複主動區域98的IGBT之另一個具體實施例，其中每個屏蔽區域100皆僅有一個用於改進該IGBT之崩潰電壓的深渠溝102。所有其他態樣如在圖2中皆相同。在該 p 型射極中形成包括高度摻雜 p 型點或條帶的背面特徵

現在將說明該晶圓之背面之新穎形成。所需係具有用於最有效電洞注入的極薄高度摻雜底部p型射極層。該所揭示的製程形成此類薄高度摻雜底部p型射極層，而實質上未在該正面中擴散摻雜物，且該所得到的底面藉由濕式蝕刻製程粗化以改進與底部金屬電極的電接觸。

參照圖12，使用p型起始基板106 (晶圓)。在該矽晶圓中僅顯示單一晶粒之區域。在基板106之頂端表面上面沉積遮罩(未顯示)，以在該等預期晶粒區域之該等中心部分上面產生小型開口，以及在該等晶粒區域之該等邊緣處產生較寬開口。高能量p型摻雜物植入(硼)以5E14-1E16 cm^-2 之劑量進行。這在p-基板106中產生更高濃度摻雜p型材料之小型條帶或點108。點108具有高濃度摻雜p+中心110和較少摻雜p殼層112。由於在每個晶粒區域之該等邊緣處的該等較寬開口，該植入導致較深p+中心114和p殼層116。該等摻雜物此時未驅入。

參照圖13，可以係慣用或如圖2所示任一者的IGBT結構之該等各種層在基板106之頂端表面上面以磊晶方式生長，且該等各種區域和閘極形成以完成該正面處理。該等正面層在圖13中未詳細顯示，且在n-緩衝層74 (其可能包含先前所說明的該等雙緩衝層)上面標示118。用於該正面處理的該等各種熱步驟進行植入基板106之頂端表面區中的該等p-摻雜物之初始驅入，且該等p-摻雜物延展由層119顯示，因此點108可在某種程度上合併。基板106之底面隨後機械地磨光120以剛好在p型植入點108之底部下方，這約係基板106之最終厚度之80-90%。

參照圖14，氫氧化鉀(KOH)、氫氧化四甲胺(Tetramethyl ammonium hydroxide，TMAH)、乙二胺鄰苯二酚(Ethylene diamine pyrochatechol，EDP)或混合液等慢速各向異性蝕刻劑122施加於該後表面以去除該矽，直到點108之p+中心110 (具有＞1E19 cm^-3 之摻雜物濃度)經光學偵測(改變顏色)。因此，該p+矽用作蝕刻停止層，並導致該IGBT之p型射極之最小厚度。該濕式蝕刻劑以其具有依該矽之晶體方向而定的不同蝕刻速率而有較佳地選擇性。該底面由於該等p和p+區域之不同蝕刻速率而在該濕式蝕刻之後相對較粗糙，這可改進金屬對矽電接觸。附加硼植入可能執行以改進歐姆接觸。

在製造之該等各種步驟期間加熱該晶圓之過程中，點108可能合併或可能延展以形成緊密間隔p+區。在任何情況下，該IGBT表面之底部基本上皆將係p+型層。背面金屬22 (Al/Ti/Ni/Ag)隨後沉積，並在450°C或低於450°C的溫度下燒結，這進一步擴散該等p-摻雜物。該所得到的p型射極層42 (圖2)可能少於2 μm，且在一個具體實施例中少於1 μm。

該晶圓隨後沿著對應於較寬p+中心114和p-殼層116之該等位置的該等線切割，以分割該等IGBT晶粒。

參照圖15，顯示對該底面結構的修改以形成反向傳導IGBT，其中n+點124藉由使用5E15-1E16 cm^-2 磷植入物遮罩基板106之表面(在該等頂層形成之前)接近每個晶粒區域之該等邊緣而形成。使用上述相同製程減薄/蝕刻基板106並驅入該等摻雜物。n+點124之密度也可提高，舉例來說，以完全地填充介於p+點108之間的該等空間。

參照圖16，該底面隨後金屬化以形成金屬層22，其接觸該底部半導體層之該等p+和n+部分。n+點124直接接觸n-緩衝層74和金屬層22，以在有反轉極性事件時允許反向電流流過該IGBT，因為正向偏壓二極體現在當底部金屬層22相對於該頂部源極金屬層足夠負值時形成。高電壓邊緣終止選項

以下說明在單元之晶粒或陣列之該等邊緣周圍的各種終止結構，其對於極高電壓IGBT (例如超過500V)特別有用。用於高功率電晶體的晶粒之邊緣由於在該晶粒邊緣處的不對稱而特別容易崩潰。圖17-圖19顯示渠溝用摻雜多晶矽填充的終止選項，而該等其餘圖示顯示渠溝用介電體(例如氧化物(SiO₂ ))填充的終止選項。

圖17顯示在用閘極材料46填充的深渠溝44下方的深p-區130所形成的嵌埋場環之一個具體實施例。深p-區130藉由透過該渠溝植入，以與先前所說明的該等深p-區相同的方式形成。深p-區130也可指稱為浮接防護環。介於該等渠溝之間係與該IGBT之p-主體區28 (圖2)同時形成的p型區134。閘極材料46和p型區134使用金屬接點132電連接至也指稱為場板的相關聯浮接金屬環136A-136D。該等浮接金屬場板彼此隔離並在每個環136A-136D下方皆等化該電壓，以限制該等電場並最大化該崩潰電壓。含有單元陣列和屏蔽區域(未顯示)的主動區域係在該終止結構之左側。接近該晶粒區域之外緣的通道停止區域138防止寄生通道之形成，並防止該空乏區延伸至該晶粒之最邊緣。浮接深p-區130能使n-基極層36更高度摻雜(以減少Vce-sat)，而不會降低該裝置之崩潰電壓。

隨著n-基極層36空乏，該空乏穿透各種浮接深p-區130 (從最內層浮接p-區130起始)並箝住深p-區130之電位。p-區130注入少量之電洞，且該損失電荷被來自p-區130之外緣的n-基極層36之空乏取代。此類動作從內部深p-區130至外部深p-區130連續地發生。如此，有朝向該晶粒之邊緣的平滑空乏區。

下述該等各種附加具體實施例可能簡單地藉由排除一個或多個遮罩而與其他具體實施例不同，從而導致類似性能，但是較少製造步驟。

圖18類似於圖17，但是其中該p-主體植入以使p-區134延伸至通道停止區域140。因此，遮罩步驟藉由不遮蔽該晶粒區域之右側邊緣的p-主體植入而省下。

圖19類似於圖18，除了用於形成n+源極區29 (圖2)的n-摻雜物植入也在該等渠溝之間形成n+區142，因而排除另一遮罩步驟。深渠溝用介電體填充以垂直地間隔浮接金屬環和深 P- 區

圖20類似於圖17，但是用介電體146而非導電多晶矽填充渠溝44。渠溝44 (在用介電體146填充之前)用p型摻雜物植入以形成深p-區130。該上覆金屬形成用作浮接場板的該等浮接金屬環，例如環136B。該等介電體填充渠溝在深p-區130與相關聯金屬環136之間用作垂直間隙層，其可用於控制該空乏區之形狀。在此結構中，介於深p-區130接合處深度與該等介電體填充渠溝之深度之間的垂直深度差設定在每個浮接場環中的電壓。

圖21類似於圖20，除了在該p-主體植入期間沒有p-區134 (圖20)形成，且有較少金屬場板。

圖22類似於圖21，除了沒有中間金屬場板。

圖23類似於圖21，除了在用介電體146填充的該等渠溝之間有p-區134在該p-主體植入期間形成，因而排除一個遮罩步驟。

圖24類似於圖23，但是使用渠溝式通道停止區148。

圖25類似於圖24，但是包括一n+層142，其在用於形成圖2中該等n+源極區的n型摻雜物之植入期間形成，因而排除p-主體和n+源極兩者植入遮罩步驟。

圖26未形成深p-區，而是依賴藉由金屬接點132連接至其相關聯金屬浮接場板150的p-區134，以為該晶粒之邊緣提供平滑過渡。

圖27例示使用嵌埋接面處終止延伸(Junction Termination Extension，JTE)的終止區域。在渠溝154蝕刻之後，p型硼以用於深植入的高能量植入1-4E12 cm^-2 之範圍內。在擴散之後，p-區156之那些植入凹穴合併在一起，以形成具有不同平均p摻雜濃度的分區(分區1-4)。渠溝154朝向該晶粒之邊緣間隔更寬，且介於渠溝154之間的矽台面尺寸決定在每個分區中的p-電荷。該等分區和p-摻雜物濃度之相對百分比重疊在p-區156上面，其中該摻雜物濃度朝向該晶粒之邊緣減少。在分區1中有較小型台面，而在分區4中有較大型台面。更多分區可添加以最大化崩潰電壓並用製程改變最小化崩潰變異數(variance)，以及用氧化物電荷之不同極性和量最小化崩潰變異數。該等錐形摻雜物濃度更均等地延展該電場。合併的p-區156經由p-區159和金屬接點132電耦接至金屬場板150。金屬場板150可能連接至參考電壓或浮接。在該表面與p-區156之間的n-區158 (n-基極層36之一部分)由介電體填充渠溝154分段。這些浮接n-區158將假設該相鄰分區之局部電位。這將使該終止區域對氧化物電荷變化和在該頂部區域/表面中的n-摻雜物濃度變化不敏感。

圖28類似於圖27，除了有經由p-區162和金屬接點132電耦接至合併p-區156的附加外部場板160。

圖29類似於圖28，除了有省下遮罩步驟、形成p-區168的p-主體植入。晶粒之斜切邊緣提高崩潰電壓

圖30例示該晶粒區域之最邊緣，其中遮罩用於蝕刻在該晶圓上的該等晶粒區域之該等邊緣，以沿著用於分割的該等鋸道(saw streets)形成斜切邊緣170。遮罩濕式蝕刻將形成此類斜切邊緣。該表面隨後用氧化物/氮化物層172鈍化。該等晶粒隨後在鄰接晶粒區域之斜切邊緣170之間進行分割。該等斜切邊緣由於起因於該斜切邊緣更好的電場分布，因此允許該IGBT支援超過1700V的電壓。結論

文中揭示各種發明，從而針對IGBT或其他功率電晶體提供改進，包括但不限於：

1. 週期性高度摻雜p型射極熔接點或條帶(圖12-圖14)在生長基板之頂端表面區中形成，接著係生長該等各種電晶體層。該等點/條帶可能由於該等各種加熱步驟而在某種程度上合併。該基板之底面隨後磨光，接著係濕式蝕刻以暴露該高度摻雜p型矽。該等高度摻雜p型射極熔接點或條帶(或合併層)在該濕式蝕刻期間標識蝕刻停止層，從而導致極薄p型射極。該薄p型射極實現具有低Vce-sat的高效IGBT。該等點/條帶也在為了改進金屬對基板接觸的濕式蝕刻之後產生粗化底面。

2. 終止結構(圖20-圖25)形成以圍繞單元陣列，其中介電體填充深渠溝，其中深p-區在每個渠溝下方(藉由植入該渠溝中)，其中浮接金屬環(場環)在每個渠溝上面以提供高度可控制的終止特性，且其中介於該深p-區接面處與其相關聯金屬環之間的垂直深度差設定每個浮接環之電壓，以改進該崩潰電壓。

3. 在p型基板(射極)上面的雙緩衝層(圖2)形成，包含一第一n層，其在該基板上面；以及一薄第二n+層，其在第一n層上面，用於減少該Vce-sat，同時藉由停止穿透而最大化崩潰電壓。該n+層可能由點或條帶形成，且來自該p型基板的電洞注入在該等點/條帶之間。因而，電洞注入效率不會受到該n+層不利地影響。

4. 深且寬的渠溝(圖2)形成，其中深p-區在圍繞單元陣列的該等渠溝下方，用於控制該崩潰電壓，伴隨較淺p-區在該等深p-區之間，用於迅速地去除電洞，以快速截止該裝置並防止發生閘流體動作。導電材料填充該等渠溝。

5. 在終止區域(圖27-圖29)中，渠溝之陣列以變化間距形成，然後p型摻雜物植入該等渠溝中。該等渠溝朝向該晶粒之邊緣間隔更寬。在擴散之後，該等p-區合併並形成具有不同平均p摻雜濃度的橫向p型分區。介於該等渠溝之間的矽台面寬度與在每個分區中的p-電荷成反比，因此該p摻雜濃度朝向該晶粒之邊緣減少。該等p-區連接至頂部金屬場板。p摻雜濃度之梯度提供更均勻的電場分布以增加崩潰電壓。

6. 在晶粒之間的斜切鋸道170 (圖30)藉由濕式蝕刻而形成，以用於極高電壓裝置。鈍化層(氧化物172)在該斜切邊緣和鋸道上面形成。

該等以上六點發明如下進一步分別加以總結： 1. 一種形成垂直功率裝置(圖12-圖14)之方法包含： 提供一基板106，該基板具有一頂端表面和一底面； 用一第一導電類型(例如p型)之摻雜物摻雜該基板之一頂端表面區，以使該基板之頂端表面區係一比該基板之一底面區更高度摻雜的第一導電類型； 在該基板之頂端表面上面生長一第二導電類型之一磊晶層118，並形成該第一導電類型28和該第二導電類型29之區域，以形成一垂直電晶體結構； 磨光該基板之底面； 使用該頂端表面區作為一蝕刻停止層濕式蝕刻該基板之磨光底面，以暴露該頂端表面區； 在該濕式蝕刻之後在該暴露頂端表面區上形成一第一金屬電極22；以及 在該等磊晶層上面形成一第二金屬電極20。 2. 一種用於電晶體的終止結構(圖20-圖25)包含： 一單元陣列14，其在一第一導電類型(例如n型)之一第一半導體材料36中形成； 同心渠溝44，其在圍繞該單元陣列的第一半導體材料中形成； 一第二導電類型之深區130，其在該等渠溝下方形成，其中每個深區皆與該等渠溝之一相關聯； 一介電體材料146，其至少部分地填充該等渠溝；以及 一導電環136，其上覆每個該等渠溝，每個導電環皆係浮接場環，其中在每個渠溝內的介電體材料皆在該等深區與該導電環之間用作一垂直間隙層，其中介於該深區接面處與其相關聯金屬環之間的一垂直深度差設定每個環之一電壓。 3. 一種垂直電晶體結構(圖2)包含： 一第一導電類型(例如p型)之第一半導體材料36； 一第二導電類型之一第一緩衝層74，其在該第一半導體材料上面，該第一緩衝層具有一第一摻雜物濃度； 該第二導電類型之一第二緩衝層76，其在該第一緩衝層上面形成，該第二緩衝層具有高於該第一摻雜物濃度的一第二摻雜物濃度，該第二緩衝層形成由該第一緩衝層之第二區隔開的橫向第一區； 該第二導電類型之一第二半導體材料42，其在該第二緩衝層上面形成，並具有低於該第一摻雜物濃度的一第三摻雜物濃度；以及 一單元陣列14，其在該第二半導體材料中形成。 4. 一種垂直電晶體(圖2)包含： 一單元陣列14，其在一第一導電類型(例如n型)之一第一半導體材料36中形成； 同心渠溝44，其在圍繞該單元陣列的第一半導體材料中形成； 一第二導電類型之深區56，其在該等渠溝下方形成，其中每個深區皆與該等渠溝之一相關聯； 該第二導電類型之較淺區57，其在該等渠溝之間； 一導電材料46，其填充該等渠溝； 該第二導電類型之一基板42，其至少藉由該第一半導體材料而由該等深區和該等較淺區垂直地隔開； 一第一電極22，其在該基板之一底面上形成；以及 一第二電極20，其上覆該單元陣列和該等渠溝之至少部分而形成，其中該等深區和該等較淺區將32/58電耦接至該第二電極。 5. 一種形成垂直電晶體之方法(圖27-圖29)包含： 在一第一導電類型(例如n型)之一第一半導體材料36中形成一單元陣列14； 在圍繞該單元陣列的第一半導體材料中形成同心渠溝154，其中介於渠溝之間的空間隨著遠離該單元陣列的距離而增加； 將一第二導電類型之第一摻雜物植入該等渠溝中，以在每個渠溝下方皆形成該第二導電類型之第一區； 擴散該等第一摻雜物以合併該等第一區並形成該等第一摻雜物之分區(分區1-4)，其中該等第一摻雜物之一摻雜物濃度由於介於該等渠溝之間的該等變化空間而隨著與該單元陣列的距離橫向地降低； 將該等合併第一區耦接至一金屬場板； 在該電晶體之一底面上形成一第一電極22；以及 上覆該單元陣列之至少部分形成一第二電極20。 6. 一種垂直電晶體晶粒(圖30)包含： 一單元陣列14，其在一第一導電類型(例如n型)之一第一半導體材料36中； 一蝕刻斜切邊緣170，其沿著該晶粒之外緣；以及 一鈍化層172，其在該斜切邊緣上面形成。

儘管本發明之特定具體實施例已顯示及說明，但是熟習此項技術者應可顯而易見，改變和修飾可能做出而不悖離本發明更廣泛的態樣，因此，所附諸申請專利範圍係欲在其範疇內涵蓋如落於本發明之真實精神與範疇內的所有此類改變和修飾。

10、17‧‧‧絕緣閘極雙極性電晶體(IGBT)

12‧‧‧外緣；晶粒邊緣

14‧‧‧單元；單元陣列

15‧‧‧高電壓終止區域

16‧‧‧屏蔽區域

18‧‧‧條帶；窄條帶

19‧‧‧負載

20‧‧‧頂部源極金屬；源極金屬；鋁源極金屬；第二金屬電極；第二電極

22‧‧‧底部射極金屬；射極金屬；背面金屬；金屬層；底部金屬層；第一金屬電極；第一電極

24‧‧‧渠溝式閘極；閘極；淺閘極

26‧‧‧薄介電體

28‧‧‧p-主體；p-主體區；第一導電類型

29‧‧‧n+源極區；第二導電類型

30‧‧‧p+主體接觸區；p+接觸區

32‧‧‧Ti/W金屬連接件

34‧‧‧介電層

36‧‧‧n-基極層；n型基極層；第一半導體材料

42‧‧‧底部p型射極層；射極層；p型射極層；第二半導體材料；基板

44‧‧‧渠溝；深渠溝；同心渠溝

46‧‧‧閘極材料；導電材料

47‧‧‧介電體

48‧‧‧金屬接點

50‧‧‧閘極金屬

56‧‧‧深p-區；p-區；深區

57‧‧‧較淺p-區；p-區；較淺p型區；較淺區

58、62‧‧‧p+接觸區

60‧‧‧淺p-區；p-區

66、68、70‧‧‧箭頭

74‧‧‧n型緩衝層；緩衝層；n-緩衝層；第一緩衝層

76‧‧‧n+點；n+條帶；n+點/條帶；第二緩衝層

80‧‧‧起始基板

82‧‧‧更高度摻雜n-層；層；n-層

84‧‧‧又更高度摻雜n-層；層；n-層

86‧‧‧p-阱

88‧‧‧SiO₂/Si₃N₄/SiO₂硬遮罩層；遮罩層

90‧‧‧較深渠溝；深渠溝

92‧‧‧較淺渠溝；淺渠溝

93‧‧‧硼磷矽玻璃(BPSG)遮罩；遮罩

94‧‧‧氧化物/氮化物鈍化層

98‧‧‧重複主動區域

100‧‧‧屏蔽區域

102‧‧‧深渠溝

106‧‧‧p型起始基板；基板；p-基板

108‧‧‧小型條帶或點；點；p型植入點；p+點

110‧‧‧高濃度摻雜p+中心；p+中心

112‧‧‧較少摻雜p殼層

114‧‧‧較深p+中心；較寬p+中心

116‧‧‧p殼層；p-殼層

118‧‧‧磊晶層

119‧‧‧層

120‧‧‧機械地磨光

122‧‧‧慢速各向異性蝕刻劑

124‧‧‧n+點

130‧‧‧深p-區；深區

132‧‧‧金屬接點

134‧‧‧p型區；p-區

136‧‧‧導電環；金屬環

136A-136D‧‧‧浮接金屬環

136B‧‧‧環

138、140‧‧‧通道停止區域

142‧‧‧n+區

146‧‧‧介電體材料；介電體

148‧‧‧渠溝式通道停止區

150‧‧‧金屬浮接場板；金屬場板

154‧‧‧渠溝；介電體填充渠溝；同心渠溝

156‧‧‧p-區；合併p-區

158‧‧‧n-區

159、162、168‧‧‧p-區

160‧‧‧外部場板

170‧‧‧斜切邊緣；斜切鋸道；蝕刻斜切邊緣

172‧‧‧鈍化層(氧化物)；氧化物/氮化物層

[圖1A]係具有沿著該中心單元陣列(該主動區域)之周邊的屏蔽區和沿著形成IGBT的晶粒之邊緣的高電壓終止區域的晶粒之俯視圖。 [圖1B]係IGBT晶粒之俯視圖，其中每組主動單元皆被深浮接p-屏蔽區圍繞，且高電壓終止區域沿著該晶粒之邊緣。 [圖2]係主動單元陣列和圍繞該主動單元陣列的深浮接p-屏蔽區之一個範例之剖面圖。所示主動單元陣列可能係在晶粒中心的較大單元陣列之簡寫版(如圖1A所示)或單元之條帶(如圖1B所示)。用於在該屏蔽區中的該等深p-區的該等p型摻雜物，透過該等深且寬的渠溝植入。沿著該晶粒之邊緣的高電壓終止區域在圖2中未顯示，但是在其他圖示中顯示。 [圖3-圖10]例示在圖2之IGBT之形成中的製造步驟。 [圖11]例示圖2之IGBT之變化例，其中在用於在截止之後從該n-基極層去除電洞的屏蔽區中的該等深渠溝之間沒有淺p-區。 圖12-圖14例示用於形成該高度摻雜且極薄底部p型射極層的步驟。 [圖15和圖16]例示用於形成該高度摻雜且極薄底部p+射極層之另一個具體實施例的步驟，其中附加n+區形成以在該等電壓極性反轉時透過該IGBT提供反向傳導。 [圖17-圖19]例示沿著該晶粒之邊緣的高電壓終止區域之替代性具體實施例，其中該閘極材料填充圍繞單元陣列的寬且深渠溝，且其中深p-區在每個渠溝下方。該等各種替代例使用不同數量之遮罩，這會影響製造成本。 [圖20-圖26]例示終止區域之替代性具體實施例，其中介電體材料填充圍繞單元陣列的寬且深渠溝，且其中深p-區在每個渠溝下方。該等各種替代例使用不同數量之遮罩，這會影響製造成本。 [圖27-圖29]例示變化在該終止區域中的該等深渠溝之間隔以達成該等深p-區之錐形嵌埋p-摻雜物濃度，以進一步改進該崩潰電壓。該等p-摻雜物透過該等渠溝植入。 [圖30]例示斜切該晶粒之邊緣以改進用於非常高電壓IGBT (例如＞1700V)的崩潰電壓。 在該等各種圖示中的等同或類似元件用相同編號識別。

Claims (18)

1. 一種形成垂直功率裝置之方法包含： 提供一基板，該基板具有一頂端表面和一底面； 用一第一導電類型之摻雜物摻雜該基板之一頂端表面區，以使該基板之頂端表面區係一比該基板之一底面區更高度摻雜的第一導電類型； 在該基板之頂端表面上面生長一第二導電類型之一磊晶層，並形成該第一導電類型和該第二導電類型之區域，以形成一垂直功率裝置； 在該垂直功率裝置上方形成一第一金屬電極； 磨光該基板之底面； 使用一矽蝕刻劑濕式蝕刻該基板之磨光底面，使用該基板之更高度摻雜的第一導電類型頂端表面區作為一蝕刻停止層，以暴露在該垂直功率裝置之底部上的該頂端表面區；以及 在該垂直功率裝置之底部上形成一第二金屬電極。
2. 如請求項1所述之方法，其中在該基板之頂端表面上面生長該磊晶層，並形成該第一導電類型和該第二導電類型之區域之步驟，包含： 在該磊晶層中形成該第一導電類型之一主體區；以及 在該磊晶層中形成該第二導電類型之一源極區，其中該源極區連接至該第一金屬電極， 其中一偏壓閘極在該主體區中產生一導電通道，以在該第一金屬電極與該第二金屬電極之間傳導一電流。
3. 如請求項2所述之方法，其中該垂直功率裝置係一隔離閘極雙極性電晶體(IGBT)。
4. 如請求項2所述之方法，其中該垂直功率裝置係一金氧半導體場效電晶體(MOSFET)。
5. 如請求項1所述之方法，其中該濕式蝕刻之步驟導致該基板之所暴露的頂端表面區具有一粗化表面以接觸該第二金屬電極，其中該粗化表面係由於具有不同摻雜物濃度的第一導電類型材料之不同蝕刻速率。
6. 如請求項1所述之方法，其中使用該基板之頂端表面區作為該蝕刻停止層濕式蝕刻該基板之底面之步驟，包含光學偵測表示該第一導電類型之一高度摻雜頂端表面區的一顏色變化。
7. 如請求項1所述之方法，其中用該第一導電類型之摻雜物摻雜該基板之頂端表面區之步驟包含： 遮罩該基板之頂端表面，以暴露該頂端表面之複數區域；以及 將該第一導電類型之摻雜物植入該等所暴露的複數區域中，以在該基板之頂端表面區中產生該第一導電類型之分段高度摻雜區。
8. 如請求項7所述之方法，更包含加熱該基板，以在該頂端表面區中擴散該第一導電類型之該等摻雜物。
9. 如請求項1所述之方法，其中磨光該基板之步驟包含在該濕式蝕刻之後，將該基板磨光至大於其最後厚度之80%。
10. 如請求項1所述之方法，其中該第一導電類型之該等摻雜物包含硼，且其中在該基板之頂端表面區中的一硼濃度在摻雜該基板之頂端表面之步驟之後大於1E19 cm^-3 。
11. 如請求項1所述之方法，其中該基板係該第一導電類型。
12. 如請求項1所述之方法，更包含也用該第二導電類型之摻雜物摻雜該基板之頂端表面區之區域，以在電壓極性反轉時透過該裝置提供反向傳導。
13. 一種垂直電晶體包含： 一基板，其具有一頂端表面和一底面； 該基板之一頂端表面區，包含第一區域，其含有一第一導電類型之摻雜物，以使該等第一區域係一比該基板之一底面區更高度摻雜的第一導電類型，其中該頂端表面區也包含該第一導電類型之第二區域，其具有一比該等第一區域更低的摻雜濃度； 一第二導電類型之一磊晶層，其在該基板之頂端表面上面生長； 在該磊晶層中的第一導電類型之一主體區； 在該磊晶層中的第二導電類型之一源極區； 一閘極，其與該主體區隔離，其中一偏壓閘極在該主體區中產生一導電通道； 其中該基板之頂端表面磨光並隨後濕式蝕刻以暴露該頂端表面區，其中該頂端表面區由於針對該等第一區域和該等第二區域具有不同蝕刻速率的濕式蝕刻而粗化； 一第一金屬電極，其在該垂直電晶體上方，其中該源極區連接至該第一金屬電極；以及 一第二金屬電極，其在該垂直電晶體之底部上的粗化頂端表面區上。
14. 如請求項13所述之電晶體，其中該垂直電晶體係一IGBT。
15. 如請求項13所述之電晶體，其中該垂直電晶體係一MOSFET。
16. 如請求項13所述之電晶體，其中在該基板之頂端表面區之該等第一區域中的一第一導電類型摻雜物濃度大於1E19 cm^-3 。
17. 如請求項13所述之電晶體，其中該等第一區域包含點或條帶，且該等第二區域包含在該等點或條帶之間的區域。
18. 如請求項13所述之電晶體，更包含該頂端表面區之第三區域，其含有該第二導電類型之摻雜物，以在電壓極性反轉時透過該電晶體提供反向傳導。