WO2024052952A1 - 半導体装置、半導体装置の制御方法、および半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の制御方法、および半導体装置の製造方法 Download PDF

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WO2024052952A1
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pillar region
semiconductor device
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朋宏 玉城
誠 橋本
陽平 須藤
忠義 出口
光久 河瀬
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三菱電機株式会社
日清紡マイクロデバイス株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device, a method of controlling a semiconductor device, and a method of manufacturing a semiconductor device.
  • a superjunction structure in which n-type pillar regions and p-type pillar regions are arranged alternately in a plan view is a structure mainly used for the drift layer of power MOSFET (Metal Oxide Semiconductor Field Effect Transistor). By narrowing the pitch at which the p-type pillar regions are arranged, it is possible to increase the concentration (lower resistance) of the n-type pillar regions.
  • a power MOSFET that employs a superjunction structure can obtain a lower on-voltage with the same withstand voltage compared to a conventional power MOSFET (a power MOSFET that does not employ a superjunction structure).
  • a superjunction IGBT that applies a superjunction structure to an IGBT (Insulated Gate Bipolar Transistor) uses holes injected from the p-type collector layer on the back side to create an It is expected that the on-voltage will be lowered even further by exerting the Injection Enhanced (Injection Enhanced) effect and strengthening the conductivity modulation.
  • IGBT Insulated Gate Bipolar Transistor
  • Non-Patent Document 1 a superjunction structure in which an n-type pillar region and a p-type pillar region are formed perpendicularly to the depth direction has been disclosed (for example, see Non-Patent Document 1).
  • Patent Documents 1 and 2 and Non-Patent Document 1 do not disclose a superjunction structure that can achieve both reduction in on-voltage and robustness of withstand voltage.
  • Patent Document 2 a p-type pillar region and a p-type base region are electrically connected, and holes injected from the back surface in an on state pass through the p-type pillar region and the p-type base region to the emitter terminal. It will be discharged. Therefore, in order to reduce the on-voltage, it is necessary to increase the concentration of the n-type pillar region by narrowing the pitch at which the n-type pillar region and the p-type pillar region are arranged.
  • narrowing the pitch has limitations in manufacturing technology, and by increasing the concentration of the n-type pillar region, electrons are biased in the n-type pillar region and holes are biased in the p-type pillar region. There is a limit to the reduction of the on-voltage because the current is in a conductive state.
  • Non-Patent Document 1 in a structure in which the n-type pillar region and the p-type pillar region are formed perpendicularly to the depth direction as in Non-Patent Document 1, the sensitivity of the element withstand voltage to the concentration of the pillar region becomes strong, so that the withstand voltage robustness against manufacturing variations increases. There is an inconvenience in that it is significantly impaired.
  • the present disclosure has been made to solve such problems, and provides a semiconductor device having a superjunction structure that can achieve both reduction in on-voltage and robustness of withstand voltage, a method for controlling a semiconductor device,
  • the present invention also aims to provide a method for manufacturing a semiconductor device.
  • a semiconductor device has a first main surface and a second main surface opposite to the first main surface, and has a first main surface and a second main surface.
  • a drift layer including first pillar regions of a first conductivity type and second pillar regions of a second conductivity type alternately arranged in parallel directions; a base region of a second conductivity type; a gate insulating film disposed in contact with the base region; a gate electrode disposed facing the base region with the gate insulating film interposed therebetween; the base region and a second pillar region; a first conductivity type charge retention region disposed between the first conductivity type charge retention region and a first conductivity type emitter region selectively disposed in the surface layer on the first main surface side of the base region;
  • the lower end that is the end on the second main surface side is located closer to the second main surface than the lower end that is the end on the second main surface side in the first pillar region, and the lower end is the end on the first main surface side in the second
  • wp1 be the width of the upper end that is the end
  • wp2 be the width of the second pillar region at the same position as the lower end of the first pillar region
  • wp3 be the width of the lower end of the second pillar region
  • FIG. 1 is a cross-sectional view showing an example of the configuration of a semiconductor device according to Embodiment 1.
  • FIG. FIG. 3 is a diagram for explaining the relationship between the ratio of the amount of impurity in the p-type pillar region to the amount of impurity in the n-type pillar region and the breakdown voltage of the semiconductor device.
  • FIG. 3 is a diagram for explaining the relationship between the ratio of the amount of impurity in the p-type pillar region to the amount of impurity in the n-type pillar region and the breakdown voltage of the semiconductor device.
  • FIG. 3 is a diagram for explaining the relationship between the ratio of the amount of impurity in the p-type pillar region to the amount of impurity in the n-type pillar region and the breakdown voltage of the semiconductor device.
  • FIG. 3 is a diagram for explaining the relationship between the ratio of the amount of impurity in the p-type pillar region to the amount of impurity in the n-type pillar region and the four voltages of the semiconductor device.
  • FIG. 3 is a diagram for explaining the relationship between the ratio of the amount of impurity in the p-type pillar region to the amount of impurity in the n-type pillar region and the breakdown voltage of the semiconductor device. It is a graph which shows an example of the electric field intensity along the direction from the 1st main surface to the 2nd main surface in a semiconductor device.
  • 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment; FIG.
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a first embodiment
  • FIG. 3 is a cross-sectional view showing an example of the configuration of a semiconductor device according to a modification of the first embodiment.
  • FIG. 3 is a cross-sectional view showing an example of the configuration of a semiconductor device according to a second embodiment.
  • FIG. 3 is a cross-sectional view showing an example of the configuration of a semiconductor device according to Modification 1 of Embodiment 2; 7 is a cross-sectional view showing an example of the configuration of a semiconductor device according to Modification 2 of Embodiment 2.
  • FIG. FIG. 3 is a cross-sectional view showing an example of the configuration of a semiconductor device according to a third embodiment.
  • 7 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a manufacturing process of a semiconductor device according to a third embodiment.
  • FIG. 12 is a cross-sectional view showing an example of the configuration of a semiconductor device according to a modification of Embodiment 3.
  • FIG. 7 is a plan view showing an example of a top layout of a semiconductor device according to a fourth embodiment. 29 is a sectional view taken along line A1-A2 in FIG. 28.
  • FIG. 12 is a graph showing an example of a timing chart of a first gate voltage and a second gate voltage for driving the semiconductor device according to the fourth embodiment.
  • 12 is a graph showing an example of the dependence of the second gate voltage on the delay time with respect to the surge voltage and turn-off loss in the semiconductor device according to the fourth embodiment.
  • 12 is a cross-sectional view showing an example of the configuration of a semiconductor device according to a modification of Embodiment 4.
  • FIG. 4 is a cross-sectional view showing an example of the configuration of a
  • the first conductivity type is n-type
  • the second conductivity type is p-type. Identical parts in the drawings are designated by the same numbers.
  • the termination structure in the peripheral region of the device is not shown, but the cross-sectional structure of the unit cell is shown.
  • Semiconductor substrates used in devices include wafers manufactured by the MCZ (Magnetic field applied Czochralski) method, wafers manufactured by the FZ (Floating Zone) method, or epitaxial substrates manufactured by the CZ (Czochralski) method. Regardless of the manufacturing method, it may be manufactured using any suitable substrate manufacturing technology necessary for manufacturing the device.
  • the device may also be a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor) that uses an n-type drain layer instead of the p-type collector layer on the back side, and has an n-type collector layer in addition to the p-type collector layer. It may be partially patterned. Alternatively, both a MOSFET region and a diode region are provided on the front surface, a p-type collector region is arranged on the back surface of the semiconductor substrate directly under the MOSFET region, and an n-type cathode region is arranged on the back surface of the semiconductor substrate directly under the diode region. It may be an RC (Reverse-Conducting) type IGBT.
  • RC Reverse-Conducting
  • FIG. 1 is a cross-sectional view showing an example of the configuration of a semiconductor device according to the first embodiment.
  • the semiconductor device shown in FIG. 1 is a planar gate type superjunction IGBT element manufactured using a silicon-based semiconductor substrate.
  • the following will specifically explain a semiconductor device with an emitter-collector breakdown voltage of about 1200 volts as an example, but it can also be applied to superjunction IGBT elements with other breakdown voltages or semiconductor devices with other superjunction structures. It is.
  • the semiconductor device shown in FIG. 1 has a first main surface and a second main surface opposite to the first main surface.
  • the first principal surface is the upper surface of the paper in FIG. 1, and corresponds to the surface of the semiconductor device.
  • the second principal surface is a surface on the lower side of the paper in FIG. 1, and corresponds to the back surface of the semiconductor device.
  • the drift layer 10 includes n-type pillar regions 107 (first conductivity type first pillar regions) and p-type pillar regions 108 (first conductivity type first pillar regions) which are alternately arranged in a direction parallel to the first main surface and the second main surface. 2 conductivity type second pillar region).
  • P-type base region 105 is selectively placed on the first main surface side of drift layer 10 .
  • N-type emitter region 103 and p-type body contact region 104 are selectively arranged in the surface layer of p-type base region 105 on the first main surface side.
  • An n-type charge storage region (carrier stored region: CS region) 106 is arranged between the p-type base region 105 and the p-type pillar region 108.
  • Gate insulating film 101 is placed in contact with p-type base region 105 .
  • Gate electrode 102 is placed facing p-type base region 105 with gate insulating film 101 in between.
  • the lower end of the p-type pillar region 108 which is the end on the second main surface side, is located closer to the second main surface than the lower end, which is the end of the n-type pillar region 107 on the second main surface side.
  • the width of the upper end of the region 108 on the first main surface side is wp1, the width of the p-type pillar region 108 at the same position (same depth position) as the lower end of the n-type pillar region 107 is wp2, and the width of the p-type pillar region 108 is wp2.
  • the width of the lower end of the region 108 is wp3, wp3>wp2 and wp1>wp2.
  • the n-type bottom layer 109 is arranged on the second main surface side of the drift layer 10.
  • the n-type buffer layer 110 is arranged on the second main surface side of the n-type bottom layer 109.
  • the p-type collector layer 111 is arranged on the second main surface side of the n-type buffer layer 110.
  • Collector electrode 112 is arranged on the second main surface side of p-type collector layer 111.
  • a plurality of striped gate electrodes 102 are arranged above the n-type pillar region 107, and like the p-type pillar region 108, the gate electrodes 102 also extend in the depth direction of the paper in FIG. 1 (in the direction perpendicular to the paper). By arranging them in stripes, a MOSFET with a planar gate structure is formed.
  • one gate electrode 102 is provided above one n-type pillar region 107, and the pitch in the width direction of the n-type pillar region 107 and the gate electrode 102 are the same. Pillar region 107 and gate electrode 102 may have different widths in the width direction.
  • FIGS. 2 to 5 are diagrams for explaining the relationship between the ratio of the amount of impurity in the p-type pillar region to the amount of impurity in the n-type pillar region and the breakdown voltage of the semiconductor device.
  • the horizontal axis represents the ratio (Qp/Qn) of the impurity amount (Qp) in the p-type pillar region to the impurity amount (Qn) in the n-type pillar region
  • the vertical axis represents the breakdown voltage of the semiconductor device.
  • Structures A to C shown in FIGS. 2 to 4 are superjunction structures.
  • Structures A and B are superjunction structures possessed by the semiconductor device according to the comparative example, and structure C is a superjunction structure possessed by the semiconductor device according to the first embodiment.
  • FIG. 5 shows simulation results regarding the influence of impurity ratios on breakdown voltage in structures A to C shown in FIGS. 2 to 4.
  • FIG. 6 is a graph showing an example of the electric field strength along the direction (depth direction) from the first main surface to the second main surface in the semiconductor device. Structures A to C shown in FIG. 6 correspond to structures A to C shown in FIGS. 2 to 5.
  • the semiconductor device according to the comparative example is a semiconductor device including a drift layer including an n-type pillar region and a p-type pillar region forming a superjunction structure (structure A or structure B).
  • the breakdown voltage can be ensured by setting the pitch interval or impurity concentration of the p-type pillar region and the n-type pillar region so that depletion layers expanding from adjacent pillar regions can punch through each other.
  • the breakdown voltage of a semiconductor device depends on the impurity amount ratio in the drift layer.
  • the expansion of the depletion layer according to the voltage becomes maximum, and the breakdown voltage increases. Maximum.
  • the amount of one of the impurities increases due to, for example, variations in the manufacturing process, that is, if "Qn>Qp" or "Qn ⁇ Qp"
  • the depletion layer does not expand sufficiently and the breakdown voltage decreases.
  • the sensitivity of the impurity amount ratio of the drift layer to the breakdown voltage of the semiconductor device changes depending on the shape of the pillar region. For example, if the upper end width and lower end width (bottom width) of the p-type pillar region are equal and the p-type pillar region is formed in the vertical direction, the sensitivity of the impact on the breakdown voltage to changes in the amount of impurities in the pillar region is It gets expensive.
  • the space charge density in the drift layer becomes almost zero, the electric field strength distribution in the depth direction becomes flat, and the breakdown voltage is maximized.
  • a state in which the amount of impurities in the n-type pillar region (Qn) is equal to the amount of impurities in the p-type pillar region (Qp) and the balance of charge amounts is maintained is called a charge balance state.
  • a charge imbalance state in which either the amount of impurity in the n-type pillar region (Qn) or the amount of impurity in the p-type pillar region (Qp) increases is called a charge imbalance state.
  • Qn>Qp the drift layer with positive space charge density holds the applied voltage
  • Qn ⁇ Qp the drift layer with negative space charge density holds the applied voltage. The voltage is maintained.
  • the lower end width of the p-type pillar region is made smaller than the upper end width to suppress the decrease in breakdown voltage due to the amount of excess charge in the drift layer.
  • This can be achieved by forming a p-type pillar region that has a forward tapered shape over two principal surfaces. According to this method, the amount of surplus charge is not uniform in the drift layer, but the amount of surplus charge in the drift layer becomes smaller along the direction from the first principal surface to the second principal surface.
  • the effects of reducing the sensitivity of the impurity amount ratio of the drift layer to the breakdown voltage of the semiconductor device and improving the breakdown voltage of the semiconductor device described above can also be applied to superjunction MOSFET elements.
  • the JFET resistance generated between the p-type base regions can be reduced by the charge retention region serving as a current diffusion layer.
  • the resistance component of the bottom layer cannot be reduced, so it is difficult to sufficiently lower the on-resistance as it is. Therefore, by providing an n-type buffer region and a p-type collector region on the second main surface side, bipolar operation is possible, and by further providing a charge retention region, it is possible to further reduce the on-resistance.
  • an inversion layer is formed on the surface of the p-type base region directly under the gate electrode, and from the emitter electrode to the n-type emitter region and the inversion layer. Electrons are injected into the drift layer via. Electrons injected into the drift layer are drifted toward the second principal surface by the electric field and move to the collector electrode through the n-type buffer layer and the p-type collector layer. Since the potential of the n-type buffer layer is lowered by the electrons moving from the first main surface, the built-in potential of the pn junction on the second main surface side is lowered, and holes are injected from the p-type collector layer. At this time, if the concentration of holes injected from the p-type collector layer is higher than the impurity concentration of the n-type bottom layer and the drift layer, conductivity modulation can be caused and the on-resistance can be reduced.
  • the breakdown voltage value is lowered. This is because, as shown in FIG.
  • a semiconductor device using a vertically shaped p-type pillar region has a nearly flat electric field intensity distribution in the depth direction, whereas a p-type pillar region having a forwardly tapered shape This is because, in a semiconductor device using the p-type pillar region, the electric field intensity distribution in the depth direction has one peak in the drift layer, and the electric field intensity decreases near the top and bottom of the p-type pillar region.
  • the upper end width (wp1) of the p-type pillar region 108 is set at the same depth as the lower end of the n-type pillar region 107.
  • an n-type bottom layer 109 is disposed below the drift layer 10, the lower end of the p-type pillar region 108 is disposed closer to the second main surface than the n-type pillar region 107, and the p-type
  • the maximum width (wp3) at the bottom of the pillar region 108 larger than wp2 (wp3>wp2), the electric field strength near the bottom of the p-type pillar region 108 can be increased, and the breakdown voltage can also be improved.
  • the n-type charge retention region 106 serves as a potential barrier for holes injected from the p-type collector layer 111.
  • hole accumulation or IE effect
  • the n-type charge retention region 106 is separated directly below the center of the gate electrode 102 (at a position corresponding to the center of the gate electrode 102).
  • the n-type charge retention region 106 is separated directly under the center of the gate electrode 102, it is possible to suppress an increase in the electric field at the junction interface between the p-type base region 105 and the n-type charge retention region 106, and achieve the desired breakdown voltage. can be obtained.
  • the n-type charge retention region 106 is formed at a deeper position than the p-type base region 105 so as to surround the p-type base region 105.
  • the planar dimension of the n-type charge retention region 106 is calculated as the planar dimension of the p-type base region 105 (the first principal surface).
  • the width of the p-type base region 105 in the direction parallel to the surface and the second principal surface is larger than the width of the p-type base region 105 in the direction parallel to the plane and the second principal surface. It becomes possible to hold the
  • the n-type charge retention region 106 and the p-type base region 105 are formed by ion implantation and diffusion processing, and the impurity concentration of the n-type charge retention region 106 is made higher than that of the p-type pillar region 108.
  • Type base region 105 and p-type pillar region 108 are separated by n-type charge retention region 106.
  • the p-type pillar region 108 separated from the p-type base region 105 by the n-type charge retention region 106 becomes floating (in an electrically floating state).
  • the n-type charge retention region 106 sandwiched between the p-type pillar region 108 and the p-type base region 105 can serve as a charge storage layer.
  • the p-type pillar region 108 and the p-type base region 105 it is not necessary to separate the p-type pillar region 108 and the p-type base region 105, for example, outside the active region that is the main part of the device.
  • the p-type pillar region 108 by connecting the p-type pillar region 108 to the p-type base region 105 in a region other than the main part of the device, unnecessary carriers generated during device operation can be discharged through the contact of the emitter electrode 100. It becomes possible to improve long-term reliability and breakdown resistance of devices.
  • n-type bottom epitaxial layer 409 n-type bottom layer 109
  • drift layer 10 n-type top epitaxial layer 407
  • processes not directly related to the present disclosure such as a cleaning process before a gate oxide film, a sintering process for interlayer films and metal wiring, or a passivation film forming process, and manufacturing of a device termination structure. Necessary processing steps and assembly steps for dividing devices into individual pieces and assembling them into modules and the like can be added as appropriate.
  • an n-type bottom epitaxial layer 409 doped with phosphorus on the order of 10 13 cm -3 is formed to a thickness of about 30 to 50 ⁇ m. form it.
  • an n-type top epitaxial layer 407 doped with, for example, phosphorus on the order of 10 15 cm ⁇ 3 is formed to a thickness of about 50 to 70 ⁇ m.
  • a semiconductor wafer is prepared in which an n-type bottom epitaxial layer 409 and an n-type top epitaxial layer 407 are formed on an n-type silicon single crystal substrate 400.
  • an n-type substrate is exemplified as the silicon single crystal substrate, but as will be described later, since the n-type silicon single crystal substrate 400 is ultimately removed by grinding, a p-type substrate may be used instead of the n-type substrate. Good too.
  • the impurity concentration of the semiconductor wafer is not limited, it is preferable that the impurity concentration of the n-type bottom epitaxial layer 409 is lower than the impurity concentration of the n-type top epitaxial layer 407 in order to obtain a desired breakdown voltage.
  • the surface of the n-type top epitaxial layer 407 of the semiconductor wafer is defined as a first main surface, and the surface opposite to the first main surface is defined as a second main surface.
  • a hard mask film 410 for forming trenches made of, for example, P-TEOS (Plasma-Tetraethylorthosilicate) is patterned on the first main surface.
  • the hard mask film for forming the trench groove 401 for the p-type pillar region as a mask, the n-type top epitaxial layer 407 is dry-etched to the extent that the n-type bottom epitaxial layer 409 is reached.
  • a trench groove 401 (trench groove for second pillar region) is formed. The mesa portion sandwiched between the p-type pillar region trench grooves 401 becomes the n-type pillar region 107.
  • the n-type bottom epitaxial layer 409 corresponds to the n-type bottom layer 109.
  • the bottom of the p-type pillar region trench groove 401 reaches the n-type bottom epitaxial layer 409, but impurities at the bottom of the p-type pillar region 108 are removed from the n-type bottom epitaxial layer by a thermal diffusion process described later.
  • the bottom of the p-type pillar region trench groove 401 does not necessarily have to reach the n-type bottom epitaxial layer 409 at this point.
  • boron ions may be implanted into the bottom of the trench groove 401 for the p-type pillar region. Thereafter, the hard mask film 410 that is no longer needed is removed.
  • an overgrowth region 411 is also epitaxially grown on the n-type pillar region 107 so that the p-type pillar region trench groove 401 is completely filled.
  • the overgrowth region 411 other than the trench groove 401 for the p-type pillar region is removed, and the first main region of the semiconductor wafer is removed. Flatten the surface.
  • CMP Chemical Mechanical Polishing
  • a gate oxide film is formed on almost the entire first main surface of the semiconductor wafer by thermal oxidation, and a polysilicon film (corresponding to the gate electrode 102) is formed thereon by, for example, low-pressure CVD. (Chemical Vapor Deposition). Then, the polysilicon film and the gate oxide film are dry etched by lithography using the resist film as a mask to pattern the gate electrode 102 and the gate insulating film 101.
  • a Si oxide film with a thickness of approximately 100 nm is exemplified as the gate insulating film 101
  • a polysilicon film is exemplified as the material of the gate electrode 102.
  • amorphous silicon may be used as the material of the gate electrode 102, and molybdenum or other materials may be used. Metal materials may also be used.
  • an n-type charge retention region 106 is formed by ion-implanting phosphorus at a dose of, for example, about 10 14 cm -2 .
  • thermal diffusion treatment is performed at, for example, 1100° C. for about 140 minutes to diffuse the n-type charge retention region 106 to just below the gate electrode 102, and to diffuse the boron at the bottom of the p-type pillar region 108.
  • the width of the bottom of the p-type pillar region 108 is widened by diffusing the p-type into the n-type bottom layer 109.
  • a p-type base region 105 is formed by ion-implanting boron at a dose of, for example, about 3 ⁇ 10 14 cm ⁇ 2 , and then subjected to thermal diffusion treatment at, for example, 1100° C. for about 30 minutes. is performed to diffuse the p-type base region 105.
  • thermal diffusion treatment at, for example, 1100° C. for about 30 minutes.
  • ions of antimony, arsenic, etc. are implanted at a dose of about 4 ⁇ 10 15 cm ⁇ 2 to form the n-type emitter region 103 .
  • the resist film for the n-type emitter region that is no longer needed is removed.
  • ions of, for example, boron are implanted at a dose of about 4 ⁇ 10 15 cm ⁇ 2 to form the p-type body contact region 104 .
  • annealing is performed at, for example, about 1000° C. using lamp heating or a diffusion furnace.
  • a PSG (Phospho-Silicate-Glass) film is formed on almost the entire first main surface of the semiconductor wafer by the CVD method.
  • a BPSG (Boro-Phospho-Silicate Glass) film or an SOG (Spin on Glass) film may be stacked and flattened.
  • a resist film for opening an emitter contact hole is formed, and the emitter contact hole is opened by dry etching using the resist film for opening an emitter contact hole as a mask. Then, the resist film that is no longer needed is removed. Thereafter, an aluminum-based metal layer is formed by sputtering or the like via a barrier metal film such as TiW, and patterned to form the emitter electrode 100.
  • the n-type silicon single crystal substrate 400 located on the second main surface of the semiconductor wafer is removed and ground so that the n-type bottom epitaxial layer 109 is exposed on the surface layer of the second main surface.
  • the grinding damage layer may be removed by chemical etching treatment.
  • the first main surface can be It is desirable to protect the device structure formed during the process.
  • an n-type buffer layer 110 is formed by ion-implanting phosphorus at a dose of, for example, about 5 ⁇ 10 12 cm ⁇ 2 onto the second main surface of the semiconductor wafer. Thereafter, boron ions are implanted at a dose of, for example, about 1 ⁇ 10 13 cm ⁇ 2 to form a p-type collector layer 111 at a position shallower than the n-type buffer layer 110 (on the second principal surface side). Thereafter, the n-type buffer layer 110 and the p-type collector layer 111 are activated using, for example, a laser annealing device.
  • FIG. 18 is a cross-sectional view schematically showing the structure of a semiconductor device according to a modification of the first embodiment.
  • the same parts as those in FIG. 1 are given the same reference numerals, and the description thereof will be omitted.
  • the difference between the semiconductor device according to this modification and the semiconductor device according to the first embodiment is that an n-type pillar is provided between the striped n-type charge retention regions 106 extending perpendicularly to the paper surface of FIG.
  • the point is that an n-type JFET region 121 having a higher impurity concentration than the region 107 is newly arranged.
  • the n-type JFET region 121 It becomes possible to suppress the width of the depletion layer extending from the type base region 105.
  • n-type charge retention regions 106 formed in stripes are separated by an n-type pillar region 107 as in a conventional semiconductor device
  • the depletion layer extending from the p-type base region 105
  • the on-resistance of the semiconductor device increases. According to this modification, by providing the n-type JFET region 121, it is possible to solve this problem and reduce the on-resistance.
  • FIG. 19 is a cross-sectional view schematically showing the structure of a semiconductor device according to the second embodiment.
  • the semiconductor device according to the second embodiment differs from the semiconductor device according to the first embodiment in that the p-type pillar bottom region exists at a position deeper than the bottom end of the n-type pillar region 107 (position on the second main surface side).
  • a point 122 contains impurities at a higher concentration than the p-type pillar region 108 which is located closer to the first main surface than the p-type pillar bottom region 122 .
  • the p-type pillar bottom region 122 exists at a position deeper than the lower end of the n-type pillar region 107 and below the p-type pillar region 108. Further, the impurity concentration of the p-type pillar bottom region 122 is higher than the impurity concentration of the p-type pillar region 108.
  • the impurity concentration of the p-type pillar bottom region 122 is higher than the impurity concentration of the p-type pillar region 108.
  • FIG. 20 is a cross-sectional view schematically showing the structure of a semiconductor device according to Modification 1 of Embodiment 2.
  • FIG. 21 is a cross-sectional view schematically showing the structure of a semiconductor device according to a second modification of the second embodiment.
  • FIGS. 20 and 21 the same parts as those in FIG. 19 are given the same reference numerals, and explanations thereof will be omitted.
  • the semiconductor device according to Modification 1 shown in FIG. 20 differs from the semiconductor device according to Embodiment 2 in that p-type pillar bottom regions 122 and 123 are composed of a plurality of regions having different widths and impurity concentrations in the depth direction.
  • the point is that The p-type pillar bottom region 122 in the semiconductor device according to the first modification shown in FIG. 20 is formed as an extension of the p-type pillar region 108, and is different from the semiconductor device according to the first modification in this point.
  • the semiconductor device according to the second modification shown in FIG. 21 differs from the semiconductor device according to the second embodiment in that the impurity concentration between the adjacent p-type pillar bottom regions 122 is higher than that in the n-type pillar region 107.
  • the point is that an n-type JFET region 124 is provided.
  • the n-type JFET region 124 is in contact with the lower end of the n-type pillar region 107.
  • the semiconductor device according to the second modification is the same as the second embodiment or the first modification in that the impurity concentration of the p-type pillar bottom region 122 is different from the impurity concentration of the p-type pillar region 108.
  • one p-type pillar bottom region 122 is arranged which has a higher impurity concentration than the p-type pillar region 108 which is located at a shallower position than the bottom end of the n-type pillar region 107.
  • the semiconductor device according to Modification Example 1 shown in FIG. 20 has a plurality of p-type pillar bottom regions 123 arranged in the depth direction, allowing more fine control of electric field distribution.
  • an n-type JFET region 124 having a higher impurity concentration than the n-type pillar region 107 is arranged between the p-type pillar bottom regions 122. Therefore, it is possible to both improve breakdown voltage and reduce on-resistance.
  • FIG. 22 is a cross-sectional view showing the structure of a semiconductor device according to the third embodiment.
  • the semiconductor device according to the third embodiment is a trench gate type superjunction IGBT element manufactured using a silicon-based semiconductor substrate.
  • the following will specifically explain a semiconductor device with an emitter-collector breakdown voltage of about 1200 volts as an example, but it can also be applied to superjunction IGBT elements with other breakdown voltages or semiconductor devices with other superjunction structures. It is.
  • the semiconductor device according to the third embodiment is different from the semiconductor device according to the first embodiment in that the semiconductor device according to the first embodiment is a planar gate type MOS semiconductor device, whereas the semiconductor device according to the third embodiment is a planar gate type MOS semiconductor device.
  • the semiconductor device according to the above is a trench gate type MOS type semiconductor device.
  • the upper end of the p-type pillar region 108 and the p-type base region 105 selectively provided on the first main surface side above the p-type pillar region 108 are connected to the n-type charge retention region 106. separated by.
  • the trench groove 201 is formed from a low resistance n-type emitter region 103 provided on the surface layer of the p-type base region 105 so as to penetrate through the p-type base region 105 and reach a part of the n-type charge retention region 106. They are formed so as to be selectively arranged above the pillar region 107.
  • a gate electrode 102 is provided in the trench groove 201 with a gate insulating film 101 interposed therebetween.
  • the depth position of the bottom (lower end) of the trench groove 201 is shallower than the depth position of the upper end of the p-type pillar region 108. Therefore, it is possible to prevent the breakdown voltage from decreasing due to an increase in the electric field between the upper part of the p-type pillar region 108 and the trench groove 201.
  • FIGS. 23 to 26 ⁇ Method for manufacturing semiconductor device according to third embodiment>
  • FIGS. 7 to 10 the steps up to manufacturing the superjunction structure on the first main surface side will be explained in FIGS. 7 to 10. Since this method is the same as the method for manufacturing a planar gate type superjunction IGBT element as shown in FIG. Furthermore, since the steps on the second main surface side are basically the same as those shown after FIG. 16, only the different parts will be explained here.
  • a holding area 106 is formed.
  • a p-type base region 105 is formed by implanting boron ions at a dose of, for example, about 3 ⁇ 10 14 cm ⁇ 2 .
  • thermal diffusion treatment is performed at, for example, 1100° C. for about 140 minutes to diffuse the n-type charge retention region 106 and the p-type base region 105, and at the same time, to diffuse the bottom of the p-type pillar region 108.
  • thermal diffusion treatment is performed at, for example, 1100° C. for about 140 minutes to diffuse the n-type charge retention region 106 and the p-type base region 105, and at the same time, to diffuse the bottom of the p-type pillar region 108.
  • the width of the bottom of the p-type pillar region 108 is increased.
  • a trench gate type MOSFET is formed in which a gate electrode 102 is embedded in a trench groove 201 (gate trench groove) with a gate insulating film 101 interposed therebetween.
  • the trench gate structure is formed after forming the p-type base region 105, but conversely, it is also possible to form the p-type base region 105 after forming the trench gate structure first. good.
  • FIG. 27 is a cross-sectional view schematically showing the structure of a semiconductor device according to a modification of the third embodiment. Components that are the same as those in FIG. 22 are given the same reference numerals, and their explanation will be omitted.
  • the difference between the semiconductor device according to this modification and the semiconductor device according to the third embodiment is that in the semiconductor device according to the third embodiment, only the gate electrode 102 is formed in the trench groove 201. In this modification, some of the trench grooves are not provided with the n-type emitter region 103 on the first main surface side of the p-type base region 105 in contact with the side wall of the trench groove 201.
  • a dummy gate electrode 202 is formed with the gate insulating film 101 interposed in the trench groove 201 in contact with the p-type base region 105 on which the n-type emitter region 103 is not provided on the first main surface side.
  • the dummy gate electrode 202 embedded in the trench groove 201 of the trench dummy gate may be connected to the gate electrode 102 or the emitter electrode 100.
  • the n-type emitter region 103 is not provided on the first main surface side of the p-type base region 105 that is in contact with the sidewall of the trench groove 201 of the trench dummy gate, so that electrons are not injected through the sidewall of the trench groove 201 of the trench dummy gate. Therefore, it is called a "trench dummy gate" to distinguish it from the original gate (trench gate).
  • this trench dummy gate for example, above the p-type pillar region 108, it is possible to enhance the hole accumulation effect and reduce the on-state voltage.
  • the trench groove 201 of the trench dummy gate is disposed above the p-type pillar region 108, and the trench groove 201 of the trench gate is desirably disposed above the n-type pillar region 107.
  • the n-type charge retention region 106 and the n-type pillar region 107 below it are transferred from the n-type emitter region 103 through the inversion layer formed in the p-type base region 105 near the sidewall of the trench groove 201 of the trench gate. electrons are efficiently injected into the
  • a dynamic avalanche occurs due to the high charge generated during the switching operation, and hot carriers generated by the avalanche may be trapped at the MOS interface of the trench dummy gate provided above the p-type pillar region 108. Then, when the p-type pillar region 108 is floating, charges trapped at the bottom of the trench groove 201 above the p-type pillar region 108 are accumulated by long-term operation, and the p-type pillar region 108 The charge balance near the upper end of the battery gradually collapses, impairing long-term reliability.
  • the p-type pillar region 108 is connected to the p-type base region 105 in, for example, a termination structure region or a gate lead-out wiring region outside the active region, and the p-type pillar region 108 and the p-type base region 105 are separated in the active region.
  • FIG. 28 is a plan view schematically showing the top layout of the semiconductor device according to the fourth embodiment.
  • first gate electrodes 203 and second gate electrodes 204 are alternately arranged in the active region.
  • the plurality of first gate electrodes 203 arranged in the active region are bundled near the center of the top layout (connected to the first gate wiring 304) and electrically connected to the first gate electrode pad 302.
  • the plurality of second gate electrodes 204 arranged in the active region are bundled around the active region (connected to the second gate wiring 305) and electrically connected to the second gate electrode pad 303. .
  • each gate can be driven individually by disposing the first gate electrode 203 above the n-type pillar region 107 and disposing the second gate electrode 204 above the p-type pillar region 108. This makes it possible to perform fine-grained control suitable for reducing switching loss.
  • FIG. 29 is a cross-sectional view schematically showing the structure of the semiconductor device according to the fourth embodiment at A1-A2 in FIG. 28.
  • the semiconductor device according to the fourth embodiment is a trench gate type superjunction IGBT element manufactured using a silicon-based semiconductor substrate.
  • the semiconductor device according to the fourth embodiment differs from the semiconductor devices according to the first to third embodiments in that it includes two types of gates to which different voltages can be applied.
  • the upper end of the p-type pillar region 108 is formed by a p-type base region 105 selectively provided on the first main surface side above the p-type pillar region 108 and an n-type charge retention region 106.
  • the trench groove 201 is formed from a low resistance n-type emitter region 103 provided on the surface layer of the p-type base region 105 so as to penetrate through the p-type base region 105 and reach a part of the n-type charge retention region 106. They are formed so as to be selectively arranged above the pillar region 107.
  • a first gate electrode 203 is provided in the trench groove 201 so as to face the n-type pillar region 107 with the gate insulating film 101 interposed therebetween.
  • a trench groove 201 is formed from a low-resistance n-type emitter region 103 provided on the surface layer of the p-type base region 105 so as to penetrate through the p-type base region 105 and reach a part of the n-type charge retention region 106. They are formed so as to be selectively arranged above the p-type pillar region 108.
  • a second gate electrode 204 is disposed in this trench groove 201 so as to face the p-type pillar region 108 with the gate insulating film 101 interposed therebetween.
  • the first gate electrode 203 is arranged to divide the active region of the semiconductor device, and the second gate electrode 204 is arranged inward from the outer periphery of the active region.
  • the first gate electrode 203 is installed over a first gate wiring 304
  • the second gate electrode 204 is installed over a second gate wiring 305.
  • the first gate wiring 304 and the second gate wiring 305 are routed and arranged on the upper surface of the semiconductor device, the first gate wiring 304 is electrically connected to the first gate electrode pad 302, and the second gate wiring 304 is electrically connected to the first gate electrode pad 302. 305 is electrically connected to the second gate electrode pad 303.
  • the first gate wiring 304 and the second gate wiring 305 may be formed of polysilicon or amorphous silicon, but are preferably formed of a metal wiring material such as aluminum in order to further reduce the delay of gate signals.
  • a first gate electrode 203 is installed over a first gate wiring 304 in the active region so as to divide the active area of the semiconductor device, and a second gate electrode 204 is connected to a second gate wiring 305 in the periphery of the semiconductor device.
  • the layout is illustrated in which the first gate electrode 203 is installed over the first gate wiring 304 in the periphery of the semiconductor device, and the second gate electrode 204 is installed over the second gate wiring 305 in the active region. You can leave it there.
  • a layout in which the first gate electrode 203 and the second gate electrode 204 are connected alternately from the left and right or top and bottom of the active region into the active region instead of a gate wiring layout that divides the active region, a layout in which the first gate electrode 203 and the second gate electrode 204 are connected alternately from the left and right or top and bottom of the active region into the active region.
  • similar effects can be expected.
  • FIG. 30 is a graph illustrating a timing chart of the first gate voltage and the second gate voltage for driving the semiconductor device according to the fourth embodiment.
  • a first gate voltage is applied to the first gate electrode pad 302, and a second gate voltage is applied to the second gate electrode pad 303.
  • the semiconductor device includes a drift layer 10 including an n-type pillar region 107 and a p-type pillar region 108 forming a superjunction structure.
  • the emitter electrode 100 When the emitter electrode 100 is grounded and the power supply voltage is applied to the collector electrode 112, if the first gate voltage is equal to or lower than the gate threshold voltage of the MOSFET formed on the first main surface, the p-type base region 105 and drift A reverse bias is applied between the collector electrode 112 and the emitter electrode 100, and a current is cut off between the collector electrode 112 and the emitter electrode 100, resulting in an off state.
  • n-type inversion layer is formed in a portion of the mold base region 105 that is in contact with the first gate electrode 203 and the second gate electrode 204 via the gate insulating film 101. Then, a current is conducted from the collector electrode 112 to the emitter electrode 100 via this inversion layer, thereby turning the off state into an on state.
  • zero bias or negative bias is applied as a second gate voltage to the second gate electrode 204.
  • zero bias or negative bias is applied to the first gate electrode 203 as the first gate voltage.
  • the accumulated carriers in the drift layer 10 and the n-type bottom layer 109 are attenuated, and the depletion layer between the p-type pillar region 108 and the n-type pillar region 107 in the drift layer 10 is punched through, and the collector electrode 112 and the emitter electrode 100 are punched through.
  • ⁇ t is preferably between 0.1 microseconds and 10 microseconds.
  • an off signal is first applied as a second gate voltage to the second gate electrode 204 provided above the p-type pillar region 108. Then, the n-type inversion layer generated at the MOS interface of the p-type base region 105 in contact with the second gate electrode 204 disappears, and the n-type emitter region adjacent to the second gate electrode 204 through the gate insulating film 101 disappears. The supply of electrons from 103 stops. At this time, a p-type inversion layer is formed in a portion of the n-type charge retention region 106 that is in contact with the second gate electrode 204 via the gate insulating film 101.
  • holes are discharged from the upper part of the p-type pillar region 108 to the p-type base region 105 via the n-type charge retention region 106 and the p-type inversion layer.
  • the carriers accumulated in the drift layer 10 are discharged, and a depletion layer is formed between the pn junction between the p-type pillar region 108 and the n-type pillar region 107 in the drift layer 10 and a part of the n-type bottom layer. is growing. However, at this point, the superjunction region is not completely depleted.
  • the turn-off loss Eoff is reduced and becomes saturated at a certain point.
  • a depletion layer enters the n-type bottom layer 109 when either the first gate electrode 203 or the second gate electrode 204 is turned off, and the collector - Since the emitter-to-emitter voltage reaches its peak, the surge voltage Vcep has almost no effect on ⁇ t. Therefore, by setting ⁇ t>0, it is possible to reduce the turn-off loss Eoff without causing an increase in the surge voltage Vcep at turn-off.
  • FIG. 32 is a cross-sectional view schematically showing the structure of a semiconductor device according to a modification of the fourth embodiment. Components that are the same as those in FIG. 29 and the like are given the same reference numerals and explanations will be omitted.
  • the semiconductor device according to this modification differs from the semiconductor device according to the fourth embodiment in that the semiconductor device according to this modification has a planar gate structure.
  • the off signal is applied as the second gate voltage to the second gate electrode 204 by a time of ⁇ t earlier than the off signal is applied as the first gate voltage to the first gate electrode 203.
  • the n-type inversion layer generated at the MOS interface of the p-type base region 105 in contact with the second gate electrode 204 disappears, and the n-type emitter adjacent to the second gate electrode 204 through the gate insulating film 101 disappears.
  • the supply of electrons from region 103 is stopped.
  • a p-type inversion layer is formed in a portion of the n-type charge retention region 106 that is in contact with the second gate electrode 204 via the gate insulating film 101.
  • the p-type inversion layer is connected to both the p-type base region 105 and the p-type pillar region 108, the accumulated carriers in the drift layer 10 are transferred to the p-type via the p-type pillar region 108 and the p-type inversion layer. It is discharged to an emitter electrode 100 connected to a base region 105. Therefore, when an off signal is applied to the first gate electrode 203 as the first gate voltage, the time required for the drift layer 10 to be completely depleted is shortened. Therefore, it is possible to reduce turn-off loss without causing an increase in surge voltage.
  • 10 drift layer 100 emitter electrode, 101 gate insulating film, 102 gate electrode, 103 n-type emitter region, 104 p-type body contact region, 105 p-type base region, 106 n-type charge retention region, 107 n-type pillar region, 108 p-type pillar region, 109 n-type bottom layer, 110 n-type buffer layer, 111 p-type collector layer, 112 collector electrode, 121 n-type JFET region, 122 p-type pillar bottom region, 123 p-type pillar bottom region, 124 n-type JFET region, 201 trench groove, 202 dummy gate electrode, 203 first gate electrode, 204 second gate electrode, 302 first gate electrode pad, 303 second gate electrode pad, 304 first gate wiring, 305 second gate wiring, 400 n-type silicon single crystal substrate, 401 trench groove for p-type pillar region, 407 n-type top epitaxial layer, 409 n-type bottom epitaxial layer, 410

Landscapes

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Abstract

本開示に係る半導体装置は、交互に配置された第１導電型の第１ピラー領域および第２導電型の第２ピラー領域を含むドリフト層と、ドリフト層の第１主面側に配置された第２導電型のベース領域と、ベース領域に接するように配置されたゲート絶縁膜と、ゲート絶縁膜を介して配置されたゲート電極と、ベース領域と第２ピラー領域との間に配置された第１導電型の電荷保持領域と、ベース領域における第１主面側の表層に配置された第１導電型のエミッタ領域とを備え、第２ピラー領域における第２主面側の端部である下端は、第１ピラー領域における第２主面側の端部である下端よりも第２主面側に位置し、第２ピラー領域における第１主面側の端部である上端の幅をｗｐ１、第２ピラー領域における第１ピラー領域の下端と同じ位置の幅をｗｐ２、および第２ピラー領域の下端の幅をｗｐ３とすると、ｗｐ３＞ｗｐ２かつｗｐ１＞ｗｐ２である。

Description

半導体装置、半導体装置の制御方法、および半導体装置の製造方法
　本開示は、半導体装置、半導体装置の制御方法、および半導体装置の製造方法に関する。
　平面視においてｎ型ピラー領域とｐ型ピラー領域とを交互に配置したスーパージャンクション構造は、主にパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のドリフト層に用いられる構造であり、ｎ型ピラー領域およびｐ型ピラー領域を配置するピッチを狭めることによってｎ型ピラー領域を高濃度化（低抵抗化）することができる。スーパージャンクション構造を採用したパワーＭＯＳＦＥＴは、従来型のパワーＭＯＳＦＥＴ（スーパージャンクション構造を採用しないパワーＭＯＳＦＥＴ）と比較して、同じ耐圧でより低いオン電圧を得ることが可能である。
　スーパージャンクション構造をＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用したスーパージャンクションＩＧＢＴは、裏面のｐ型コレクタ層から注入されるホールによって、従来型のＩＧＢＴ（スーパージャンクション構造を採用しないＩＧＢＴ）のようにＩＥ（Injection Enhanced）効果を発揮して伝導度変調を強めることによって、さらなる低オン電圧化が期待されている。
　従来型のＩＧＢＴにおいて、ｎ型ドリフト領域とｐ型ベース領域との間にｎ型電荷保持領域を設けることによって裏面のｐ型コレクタ層から注入されるホールの移動を制限し、これにより低オン抵抗が可能となる技術が開示されている（例えば、特許文献１参照）。
　また、スーパージャンクションＩＧＢＴにおいて、コレクタ・エミッタ間のオン電圧Ｖｃｅ（ｓａｔ）とターンオフ損失Ｅｏｆｆとのトレードオフ関係は、従来型のＩＧＢＴよりも改善することが可能であることが開示されている（例えば、特許文献２参照）。
　さらに、ｎ型ピラー領域およびｐ型ピラー領域を深さ方向に垂直に形成するスーパージャンクション構造が開示されている（例えば、非特許文献１参照）。
特許第３２８８２１８号公報 特表２００９－５２５６１０号公報
T. Tamaki、"Vertical Charge Imbalance Effect on 600 V-class Trench-Filling Superjunction Power MOSFETs"、the 23rd International Symposium on Power Semiconductor Devices & IC's、2011年5月23-26日、p.308-311
　特許文献１，２および非特許文献１では、オン電圧の低減と耐圧のロバスト性とを両立することが可能なスーパージャンクション構造について開示していない。例えば、特許文献２では、ｐ型ピラー領域とｐ型ベース領域とが電気的に接続されており、オン状態において裏面から注入されたホールはｐ型ピラー領域およびｐ型ベース領域を介してエミッタ端子に排出されてしまう。従って、オン電圧を低減するためには、ｎ型ピラー領域およびｐ型ピラー領域を配置するピッチを狭めることによってｎ型ピラー領域を高濃度化する必要がある。しかし、ピッチを狭めることには製造技術の限界があり、また、ｎ型ピラー領域を高濃度化することによって、ｎ型ピラー領域中には電子が、ｐ型ピラー領域中にはホールがそれぞれ偏って流れる導通状態となるため、オン電圧の低減に限界がある。
　また、非特許文献１のようにｎ型ピラー領域およびｐ型ピラー領域を深さ方向に垂直に形成した構造では、ピラー領域の濃度に対する素子耐圧の感度が強くなるため、製造バラツキに対する耐圧ロバスト性が著しく損なわれてしまうという不都合がある。
　本開示は、このような問題を解決するためになされたものであり、オン電圧の低減と耐圧のロバスト性とを両立することが可能なスーパージャンクション構造を有する半導体装置、半導体装置の制御方法、および半導体装置の製造方法を提供することを目的とする。
　上記の課題を解決するために、本開示に係る半導体装置は、第１主面と、第１主面に対向する第２主面とを有し、第１主面および第２主面に対して平行な方向に交互に配置された第１導電型の第１ピラー領域および第２導電型の第２ピラー領域を含むドリフト層と、ドリフト層の第１主面側に選択的に配置された第２導電型のベース領域と、ベース領域に接するように配置されたゲート絶縁膜と、ゲート絶縁膜を介してベース領域に対向して配置されたゲート電極と、ベース領域と第２ピラー領域との間に配置された第１導電型の電荷保持領域と、ベース領域における第１主面側の表層に選択的に配置された第１導電型のエミッタ領域とを備え、第２ピラー領域における第２主面側の端部である下端は、第１ピラー領域における第２主面側の端部である下端よりも第２主面側に位置し、第２ピラー領域における第１主面側の端部である上端の幅をｗｐ１、第２ピラー領域における第１ピラー領域の下端と同じ位置の幅をｗｐ２、および第２ピラー領域の下端の幅をｗｐ３とすると、ｗｐ３＞ｗｐ２かつｗｐ１＞ｗｐ２である。
　本開示によれば、オン電圧の低減と耐圧のロバスト性とを両立することが可能となる。
　本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の構成の一例を示す断面図である。 ｎ型ピラー領域の不純物量に対するｐ型ピラー領域の不純物量の比と、半導体装置の耐圧との関係を説明するための図である。 ｎ型ピラー領域の不純物量に対するｐ型ピラー領域の不純物量の比と、半導体装置の耐圧との関係を説明するための図である。 ｎ型ピラー領域の不純物量に対するｐ型ピラー領域の不純物量の比と、半導体装置の４圧との関係を説明するための図である。 ｎ型ピラー領域の不純物量に対するｐ型ピラー領域の不純物量の比と、半導体装置の耐圧との関係を説明するための図である。 半導体装置における第１主面から第２主面の方向に沿った電界強度の一例を示すグラフである。 実施の形態１に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態１の変形例に係る半導体装置の構成の一例を示す断面図である。 実施の形態２に係る半導体装置の構成の一例を示す断面図である。 実施の形態２の変形例１に係る半導体装置の構成の一例を示す断面図である。 実施の形態２の変形例２に係る半導体装置の構成の一例を示す断面図である。 実施の形態３に係る半導体装置の構成の一例を示す断面図である。 実施の形態３に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態３に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態３に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態３に係る半導体装置の製造工程の一例を示す断面図である。 実施の形態３の変形例に係る半導体装置の構成の一例を示す断面図である。 実施の形態４に係る半導体装置の上面レイアウトの一例を示す平面図である。 図２８のＡ１－Ａ２断面図である。 実施の形態４に係る半導体装置を駆動するための第１ゲート電圧および第２ゲート電圧のタイミングチャートの一例を示すグラフである。 実施の形態４に係る半導体装置におけるサージ電圧およびターンオフ損失に対する第２ゲート電圧の遅延時間依存性の一例を示すグラフである。 実施の形態４の変形例に係る半導体装置の構成の一例を示す断面図である。
　以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下の実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としている。図面中の同一部分には同一番号を付している。また、デバイス（半導体装置）の周辺領域にある終端構造は図示せず、ユニットセル分の断面構造を図示する。デバイスに使用する半導体基板は、ＭＣＺ（Magnetic field applied Czochralski）法で製造されたウエハ、ＦＺ（Floating Zone）法で製造されたウエハ、またはＣＺ（Czochralski）法で製造されたエピ基板など、基板の製造方法によらず、デバイスの製造に必要な基板製造技術を適宜に用いて製造されたものでよい。
　また、デバイスは、裏面のｐ型コレクタ層の代わりにｎ型ドレイン層を用いた縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよく、ｐ型コレクタ層の他にｎ型コレクタ層が部分的にパターニングされてもよい。あるいは、表面にＭＯＳＦＥＴ領域およびダイオード領域の両方を設けて、ＭＯＳＦＥＴ領域の直下の半導体基板の裏面にｐ型コレクタ領域を配置し、ダイオード領域の直下の半導体基板の裏面にｎ型カソード領域を配置したＲＣ（Reverse-Conducting）型のＩＧＢＴであってもよい。
　＜実施の形態１＞
　＜実施の形態１に係る半導体装置の構成＞
　図１は、実施の形態１に係る半導体装置の構成の一例を示す断面図である。図１に示す半導体装置は、シリコン系半導体基板を用いて製造されたプレーナゲート型スーパージャンクションＩＧＢＴ素子である。以下、エミッタ・コレクタ間の耐圧が１２００ボルト程度の半導体装置を一例として具体的に説明するが、その他の耐圧値を有するスーパージャンクションＩＧＢＴ素子、またはその他のスーパージャンクション構造を有する半導体装置にも適用可能である。
　図１に示す半導体装置は、第１主面と、第１主面に対向する第２主面とを有する。第１主面は、図１における紙面の上側の面であり、半導体装置の表面に相当する。また、第２主面は、図１における紙面の下側の面であり、半導体装置の裏面に相当する。
　ドリフト層１０は、第１主面および第２主面に対して平行な方向に交互に配置されたｎ型ピラー領域１０７（第１導電型の第１ピラー領域）およびｐ型ピラー領域１０８（第２導電型の第２ピラー領域）を含む。ｐ型ベース領域１０５は、ドリフト層１０の第１主面側に選択的に配置されている。ｎ型エミッタ領域１０３およびｐ型ボディコンタクト領域１０４は、ｐ型ベース領域１０５における第１主面側の表層に選択的に配置されている。ｎ型電荷保持領域（Carrier Stored領域：ＣＳ領域）１０６は、ｐ型ベース領域１０５とｐ型ピラー領域１０８との間に配置されている。ゲート絶縁膜１０１は、ｐ型ベース領域１０５に接するように配置されている。ゲート電極１０２は、ゲート絶縁膜１０１を介してｐ型ベース領域１０５に対向して配置されている。ｐ型ピラー領域１０８における第２主面側の端部である下端は、ｎ型ピラー領域１０７における第２主面側の端部である下端よりも第２主面側に位置し、ｐ型ピラー領域１０８における第１主面側の端部である上端の幅をｗｐ１、ｐ型ピラー領域１０８におけるｎ型ピラー領域１０７の下端と同じ位置（同じ深さ位置）の幅をｗｐ２、およびｐ型ピラー領域１０８の下端の幅をｗｐ３とすると、ｗｐ３＞ｗｐ２かつｗｐ１＞ｗｐ２である。
　ｎ型ボトム層１０９は、ドリフト層１０の第２主面側に配置されている。ｎ型バッファ層１１０は、ｎ型ボトム層１０９の第２主面側に配置されている。ｐ型コレクタ層１１１は、ｎ型バッファ層１１０の第２主面側に配置されている。コレクタ電極１１２は、ｐ型コレクタ層１１１の第２主面側に配置されている。
　ｎ型ピラー領域１０７の上方にはストライプ状の複数のゲート電極１０２が配設され、ゲート電極１０２もｐ型ピラー領域１０８と同様に、図１における紙面の奥行き方向（紙面に対して垂直方向）にストライプ状に配設されることによって、プレーナゲート構造のＭＯＳＦＥＴが形成される。
　図１では、１つのｎ型ピラー領域１０７の上方に１つのゲート電極１０２を設け、ｎ型ピラー領域１０７およびゲート電極１０２の幅方向のピッチが同じである構造を例示しているが、ｎ型ピラー領域１０７およびゲート電極１０２の幅方向の幅は異なっていてもよい。
　＜実施の形態１に係る半導体装置の作用＞
　次に、実施の形態１に係る半導体装置の作用について説明する。
　図２～５は、ｎ型ピラー領域の不純物量に対するｐ型ピラー領域の不純物量の比と、半導体装置の耐圧との関係を説明するための図である。図５において、横軸はｎ型ピラー領域の不純物量（Ｑｎ）に対するｐ型ピラー領域の不純物量（Ｑｐ）の比（Ｑｐ／Ｑｎ）を示し、縦軸は半導体装置の耐圧を示している。図２～４に示す構造Ａ～Ｃは、スーパージャンクション構造である。構造Ａ，Ｂは比較例に係る半導体装置が有するスーパージャンクション構造であり、構造Ｃは実施の形態１に係る半導体装置が有するスーパージャンクション構造である。図５は、図２～４に示す構造Ａ～Ｃにおける不純物の比が耐圧に及ぼす影響に関するシミュレーション結果を示している。
　図６は、半導体装置における第１主面から第２主面の方向（深さ方向）に沿った電界強度の一例を示すグラフである。図６に示す構造Ａ～Ｃは、図２～５に示す構造Ａ～Ｃに対応している。
　比較例に係る半導体装置の動作について説明する。図２，３に示すように、比較例に係る半導体装置は、スーパージャンクション構造（構造Ａまたは構造Ｂ）を構成するｎ型ピラー領域およびｐ型ピラー領域を含むドリフト層を備える半導体装置である。
　コレクタ電極を正極とし、エミッタ電極を負極として、コレクタ電極とエミッタ電極との間に電圧を印加することによって、ｐ型ピラー領域とｎ型ピラー領域とのｐｎ接合界面からｐ型ピラー領域およびｎ型ピラー領域のそれぞれに空乏層が拡がる。このとき、隣り合うピラー領域から拡がる空乏層同士がパンチスルーすることができるようにｐ型ピラー領域およびｎ型ピラー領域のピッチ間隔または不純物濃度を設定することによって、耐圧を担保することができる。
　半導体装置の耐圧は、ドリフト層における不純物量比に依存する。ｎ型ピラー領域の不純物量（Ｑｎ）とｐ型ピラー領域の不純物量（Ｑｐ）とが等しいとき、すなわち「Ｑｎ＝Ｑｐ」であるとき、電圧に応じた空乏層の拡がりが最大となり、耐圧が最大となる。これに対して、例えば製造プロセスのばらつきなどによって一方の不純物量が多くなると、すなわち「Ｑｎ＞Ｑｐ」または「Ｑｎ＜Ｑｐ」になると、空乏層は十分に拡がらず、耐圧が低下する。
　また、ピラー領域の形状によって、半導体装置の耐圧に対するドリフト層の不純物量比の感度が変わる。例えば、ｐ型ピラー領域の上端幅と下端幅（底部の幅）が等しく、かつｐ型ピラー領域が垂直方向に形成されている場合、ピラー領域の不純物量の変化に対する耐圧への影響の感度が高くなる。耐圧が最大となる「Ｑｎ＝Ｑｐ」のときにドリフト層中の空間電荷密度はほぼゼロとなって、深さ方向の電界強度分布が平坦となり、耐圧が最大化する。このように、ｎ型ピラー領域の不純物量（Ｑｎ）とｐ型ピラー領域の不純物量（Ｑｐ）とが等しく、電荷量の均衡が保たれた状態のことをチャージバランス状態という。
　一方、ｎ型ピラー領域の不純物量（Ｑｎ）またはｐ型ピラー領域の不純物量（Ｑｐ）のいずれか一方が大きくなる電荷不均衡状態のことをチャージインバランス状態という。「Ｑｎ＞Ｑｐ」の場合には正の空間電荷密度を伴ったドリフト層が印加された電圧を保持し、「Ｑｎ＜Ｑｐ」の場合には負の空間電荷密度を伴ったドリフト層が印加された電圧を保持する。そのとき、第１主面から第２主面の方向に沿って、ドリフト層中の電界強度分布は余剰電荷量ΔＱ（ΔＱ＝Ｑｐ－Ｑｎ）に応じた傾きを生じる。従って、チャージインバランス状態のときの耐圧は、チャージバランス状態のときの耐圧よりも低下する。
　ドリフト層の余剰電荷量による耐圧の低下の抑制は、例えば、非特許文献１で開示されているように、ｐ型ピラー領域の上端幅に対して下端幅を小さくし、第１主面から第２主面にかけて順テーパ形状となるようなｐ型ピラー領域を形成することによって実現することができる。この方法によれば、余剰電荷量はドリフト層中で一様となるのではなく、ドリフト層中の余剰電荷量が第１主面から第２主面の方向に沿って小さくなるような余剰電荷量の不均一性を生じさせることによって、チャージバランス状態（Ｑｎ＝Ｑｐ）ではドリフト層のほぼ中央付近の深さで電界ピークを示す電界分布となる。このとき、Ｑｎ＞Ｑｐとなった場合は電界ピークの位置が浅い方（第１主面の方）にシフトし、Ｑｎ＜Ｑｐのときは電界ピークの位置が深い方（第２主面の方）にシフトする。従って、チャージインバランス状態になったとしても、チャージバランス状態のときと比べて電界強度分布の形が大きく変化することがない（垂直形状のｐ型ピラー領域のように大きく変化することがない）ため、耐圧に対するドリフト層の不純物量比の感度を低減することができる。
　以上で説明した半導体装置の耐圧に対するドリフト層の不純物量比の感度の低減、および半導体装置の耐圧の向上の効果は、スーパージャンクションＭＯＳＦＥＴ素子に対しても適用可能である。スーパージャンクションＭＯＳＦＥＴ素子の場合は、電荷保持領域が電流拡散層としての役目を果たすことによって、ｐ型ベース領域間に生じるＪＦＥＴ抵抗を低減することができる。しかし、スーパージャンクションＭＯＳＦＥＴ素子であっても、ボトム層の抵抗成分を低減することができないため、このままではオン抵抗を十分に下げることは困難である。そのため、第２主面側にｎ型のバッファ領域およびｐ型のコレクタ領域を設けることによってバイポーラ動作が可能となり、さらに電荷保持領域を設けることによってオン抵抗をさらに低減することが可能となる。
　ゲート電極にＭＯＳの閾値電圧以上の正の電圧を印加して導通状態にした場合、ゲート電極直下のｐ型ベース領域の表面に反転層が形成され、エミッタ電極から、ｎ型エミッタ領域および反転層を介してドリフト層に電子が注入される。ドリフト層に注入された電子は、電界によって第２主面方向にドリフトされ、ｎ型バッファ層およびｐ型コレクタ層を通ってコレクタ電極に移動する。第１主面から移動してきた電子によってｎ型バッファ層の電位が下がるため、第２主面側のｐｎ接合の内蔵電位が低下し、ｐ型コレクタ層からホールが注入される。このとき、ｐ型コレクタ層から注入されたホールの濃度がｎ型ボトム層およびドリフト層の不純物濃度よりも高いと、伝導度変調を引き起こしてオン抵抗を低減することができる。
　しかし、図５に示すように、順テーパ形状としたｐ型ピラー領域を用いた半導体装置（図３の構造Ｂ）の耐圧は、チャージバランス状態（Ｑｎ＝Ｑｐ）であっても、垂直形状のｐ型ピラー領域を用いた半導体装置（図２の構造Ａ）と比較して、耐圧値が低下してしまう。これは、図６に示すように、垂直形状のｐ型ピラー領域を用いた半導体装置は、深さ方向の電界強度分布がほぼフラットであるのに対して、順テーパ形状としたｐ型ピラー領域を用いた半導体装置では、深さ方向の電界強度分布がドリフト層中で一つのピークを持ち、ｐ型ピラー領域の上部と底部付近の各々の電界強度が低下するためである。
　また、ｐ型ピラー領域の上端がｐ型ベース領域に接続されている場合、導通状態において、ｐ型コレクタ層からｎ型バッファ層およびｎ型ボトム層に注入されたホールは、ｐ型ピラー領域およびｐ型ベース領域を介して、そのままエミッタ電極に排出されてしまう。従って、ドリフト層の第１主面側では伝導度変調の効果が弱まり、オン電圧が上昇してしまう。
　そこで、実施の形態１に係る半導体装置（図４の構造Ｃ）では、ｐ型ピラー領域１０８の上端幅（ｗｐ１）を、ｎ型ピラー領域１０７の下端と同じ深さ位置におけるｐ型ピラー領域１０８の幅（ｗｐ２）よりも広くする（ｗｐ１＞ｗｐ２）ことによって、耐圧に対するドリフト層１０の不純物量比の感度を下げる効果を作用させる。また、ドリフト層１０の下部にｎ型ボトム層１０９を配置し、ｐ型ピラー領域１０８の下端をｎ型ピラー領域１０７よりも第２主面側に配置し、ｎ型ボトム層１０９中においてｐ型ピラー領域１０８の底部の最大幅（ｗｐ３）をｗｐ２よりも大きくする（ｗｐ３＞ｗｐ２）ことによって、ｐ型ピラー領域１０８の底部付近の電界強度を増加させることができ、耐圧も向上させることができる。さらに、ｐ型ピラー領域１０８の上端とｐ型ベース領域１０５との間にｎ型電荷保持領域１０６を設けることによって、ｎ型電荷保持領域１０６がｐ型コレクタ層１１１から注入されたホールのポテンシャル障壁となって、ホールが蓄積する効果（またはＩＥ効果）が働くため、オン抵抗の低減が可能となる。
　図１に示すように、プレーナゲート構造を採用した半導体装置では、ｎ型電荷保持領域１０６がゲート電極１０２の中央の直下（ゲート電極１０２の中心に対応する位置）で分離されている。ｎ型電荷保持領域１０６をゲート電極１０２の中央の直下で分離することによって、ｐ型ベース領域１０５とｎ型電荷保持領域１０６との接合界面の電界の増加を抑制することができ、所望の耐圧を得ることができる。また、ｎ型電荷保持領域１０６をゲート電極１０２の中央の直下で分離したとしても、ｎ型電荷保持領域１０６はｐ型ベース領域１０５を追い囲むようにｐ型ベース領域１０５よりも深い位置に形成され、ｎ型電荷保持領域１０６の平面寸法（第１主面および第２主面に対して平行な方向におけるｎ型電荷保持領域１０６の幅）をｐ型ベース領域１０５の平面寸法（第１主面および第２主面に対して平行な方向におけるｐ型ベース領域１０５の幅）よりも大きくなるように設けられているため、導通時に電荷保持の機能を損なうことなく、非導通時の耐圧を保持することが可能となる。
　ｎ型電荷保持領域１０６およびｐ型ベース領域１０５をイオン注入および拡散処理によって形成し、ｎ型電荷保持領域１０６の不純物濃度をｐ型ピラー領域１０８の不純物濃度よりも高濃度とすることによって、ｐ型ベース領域１０５とｐ型ピラー領域１０８とはｎ型電荷保持領域１０６で分離される。図１に示すように、ｎ型電荷保持領域１０６によってｐ型ベース領域１０５と分離されたｐ型ピラー領域１０８はフローティング（電気的に浮遊状態）となる。これにより、ｐ型ピラー領域１０８とｐ型ベース領域１０５とに挟まれたｎ型電荷保持領域１０６は、電荷蓄積層としての役目を果たすことができる。しかし、例えばデバイス要部となる活性領域の外などでは、ｐ型ピラー領域１０８とｐ型ベース領域１０５とを必ずしも分離する必要はない。例えば、デバイス要部以外の領域において、ｐ型ピラー領域１０８をｐ型ベース領域１０５に接続することによって、デバイス動作中に発生する不要なキャリアをエミッタ電極１００のコンタクトを通して排出することが可能となり、デバイスの長期信頼性および破壊耐量の向上などが可能となる。
　＜実施の形態１に係る半導体装置の製造方法＞
　次に、実施の形態１に係る半導体装置の製造方法における各々のウエハ処理工程について説明する。まず、主に第１主面側の形成に必要な工程について、図７～１５を用いて説明する。ここでは、主に、図１に示すデバイス要部を製造するために必要な処理工程についてのみ説明する。後述するｎ型ボトムエピタキシャル層４０９（ｎ型ボトム層１０９）およびｎ型トップエピタキシャル層４０７（ドリフト層１０）の厚さについては、１２００ボルト程度の耐圧クラスのスーパージャンクションＩＧＢＴ素子における厚さとして例示する。また、例えば、ゲート酸化膜前の洗浄処理工程、層間膜および金属配線等のシンター処理工程、またはパッシベーション膜形成処理工程といった、本開示に直接的に関係のない工程、デバイス終端構造部の製造に必要な処理工程、およびデバイスを個片化してモジュールなどに組み立てるアセンブリ工程等は適宜追加することができるものとする。
　まず、図７に示すように、例えばアンチモンをドープしたｎ型シリコン単結晶基板４００上に、例えば１０１３ｃｍ－３オーダー程度のリンをドープしたｎ型ボトムエピタキシャル層４０９を３０～５０μｍ程度の厚さで形成する。また、ｎ型ボトムエピタキシャル層４０９上に、例えば１０１５ｃｍ－３オーダー程度のリンをドープしたｎ型トップエピタキシャル層４０７を５０～７０μｍ程の厚さで形成する。このように、ｎ型シリコン単結晶基板４００上にｎ型ボトムエピタキシャル層４０９およびｎ型トップエピタキシャル層４０７を形成した半導体ウエハを準備する。ここでは、シリコン単結晶基板としてｎ型基板を例示するが、後述するように、ｎ型シリコン単結晶基板４００は最終的に研削して取り除くため、ｎ型基板に代えてｐ型基板であってもよい。また、半導体ウエハの不純物濃度は制限しないが、所望の耐圧を得るためには、ｎ型ボトムエピタキシャル層４０９の不純物濃度はｎ型トップエピタキシャル層４０７の不純物濃度よりも低いほうが好ましい。なお、半導体ウエハのｎ型トップエピタキシャル層４０７の表面を第１主面とし、第１主面と反対側の面を第２主面とする。
　次に、図８に示すように、第１主面上に、例えばＰ－ＴＥＯＳ（Plasma-Tetraethylorthosilicate）等からなるトレンチ溝形成用のハードマスク膜４１０をパターニング形成する。その後、ｐ型ピラー領域用トレンチ溝４０１の形成用のハードマスク膜をマスクとして、ｎ型ボトムエピタキシャル層４０９に到達する程度にｎ型トップエピタキシャル層４０７をドライエッチングすることによって、ｐ型ピラー領域用トレンチ溝４０１（第２ピラー領域用トレンチ溝）を形成する。ｐ型ピラー領域用トレンチ溝４０１に挟まれたメサ部分は、ｎ型ピラー領域１０７となる。また、ｎ型ボトムエピタキシャル層４０９は、ｎ型ボトム層１０９に相当する。ここで、ｐ型ピラー領域用トレンチ溝４０１の底部はｎ型ボトムエピタキシャル層４０９に到達していることが望ましいが、ｐ型ピラー領域１０８の底部の不純物が後述する熱拡散処理によってｎ型ボトム層１０９中に到達すれば、この時点で必ずしもｐ型ピラー領域用トレンチ溝４０１の底部がｎ型ボトムエピタキシャル層４０９に到達していなくてもよい。また、このとき、ｐ型ピラー領域用トレンチ溝４０１の底部に、ボロンをイオン注入してもよい。その後、不要になったハードマスク膜４１０を除去する。
　次に、図９に示すように、ｐ型ピラー領域用トレンチ溝４０１に対して、例えばボロンをドープした材料の埋め込みエピタキシャル成長を実行し、ｐ型ピラー領域用トレンチ溝４０１をエピタキシャル層で埋め込む。このとき、ｐ型ピラー領域用トレンチ溝４０１が完全に埋まるように、ｎ型ピラー領域１０７上にもエピタキシャル成長されたオーバーグロース領域４１１が形成される。
　次に、図１０に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）を用いた平坦化工程によって、ｐ型ピラー領域用トレンチ溝４０１以外のオーバーグロース領域４１１を除去するとともに、半導体ウエハの第１主面を平坦化する。なお、ここでは、スーパージャンクション構造を、図１０に示すようなトレンチフィル・エピタキシャル埋め込み方式によって形成する方法を例示したが、マルチ・エピタキシャル製造方式によって形成してもよい。
　次に、図１１に示すように、半導体ウエハの第１主面のほぼ全面に熱酸化によってゲート酸化膜を形成し、その上に、ポリシリコン膜（ゲート電極１０２に相当）を、例えば低圧ＣＶＤ（Chemical Vapor Deposition）によって形成する。そして、リソグラフィによってレジスト膜をマスクとして、ポリシリコン膜およびゲート酸化膜をドライエッチングしてゲート電極１０２およびゲート絶縁膜１０１をパターニングする。ここでは、ゲート絶縁膜１０１として例えば約１００ｎｍのＳｉ酸化膜を例示し、ゲート電極１０２の材料としてポリシリコン膜を例示したが、ゲート電極１０２の材料としてアモルファスシリコンを用いてもよく、モリブデン等の金属材料を用いてもよい。その後、不要になったレジスト膜を除去する。
　次に、図１２に示すように、例えば１０１４ｃｍ－２程度のドーズ量のリンをイオン注入することによってｎ型電荷保持領域１０６を形成する。
　次に、図１３に示すように、例えば１１００℃で１４０分程度の熱拡散処理を行い、ｎ型電荷保持領域１０６をゲート電極１０２の直下まで拡散させるとともに、ｐ型ピラー領域１０８の底部のボロンをｎ型ボトム層１０９中に拡散させることによって、ｐ型ピラー領域１０８の底部の幅を広げる。
　次に、図１４に示すように、例えば３×１０１４ｃｍ－２程度のドーズ量のボロンをイオン注入することによってｐ型ベース領域１０５を形成し、例えば１１００℃で３０分程度の熱拡散処理を行ってｐ型ベース領域１０５を拡散させる。このとき、ｎ型電荷保持領域１０６と、ｎ型ボトム層１０９におけるｐ型ピラー領域１０８の底部がさらに拡散することは言うまでもない。
　次に、リソグラフィによってｎ型エミッタ領域用レジスト膜をマスクとして、例えばアンチモン、ヒ素等を４×１０１５ｃｍ－２程度のドーズ量でイオン注入して、ｎ型エミッタ領域１０３を形成する。そして、不要になったｎ型エミッタ領域用レジスト膜を除去する。その後、リソグラフィによってｐ型ボディコンタクト領域用レジスト膜をマスクとして、例えばボロンを４×１０１５ｃｍ－２程度のドーズ量でイオン注入して、ｐ型ボディコンタクト領域１０４を形成する。その後、ｎ型エミッタ領域１０３およびｐ型ボディコンタクト領域１０４を活性化させるために、ランプ加熱または拡散炉によって、例えば１０００℃程度でアニールする。
　次に、半導体ウエハの第１主面のほぼ全面にＰＳＧ（Phospho-Silicate-Glass）膜をＣＶＤ法によって成膜する。このとき、ＢＰＳＧ（Boro-Phospho-Silicate Glass）膜またはＳＯＧ（Spin on Glass）膜を重ねて平坦化してもよい。
　次に、図１５に示すように、エミッタコンタクトホール開口用レジスト膜を形成し、エミッタコンタクトホール開口用レジスト膜をマスクとして、ドライエッチングによってエミッタコンタクトホールを開口する。そして、不要になったレジスト膜を除去する。その後、ＴｉＷ等のバリアメタル膜を介して、アルミニウム系金属層をスパッタリング等によって成膜してパターニングしてエミッタ電極１００を形成する。
　続いて、実施形態１に係る半導体装置の製造方法における各々のウエハ処理工程の第２主面側の形成に必要な工程について、図１６，１７を用いて説明する。
　図１６に示すように、半導体ウエハの第２主面に位置するｎ型シリコン単結晶基板４００をすべて取り除いて、第２主面の表層にｎ型ボトムエピタキシャル層１０９が露出するように研削する。このとき、研削後の第２主面に研削ダメージが残る場合は、化学エッチング処理によって研削ダメージ層を除去してもよい。また、第２主面を研削する際に、第１主面に例えば保護用レジストを塗布するか、あるいは保護テープ等を貼り付けることによって、第２主面を研削する際に第１主面側に形成した素子構造を保護することが望ましい。
　次に、図１７に示すように、半導体ウエハの第２主面に、例えば５×１０１２ｃｍ－２程度のドーズ量のリンをイオン注入してｎ型バッファ層１１０を形成する。その後、例えば１×１０１３ｃｍ－２程度のドーズ量のボロンをイオン注入して、ｎ型バッファ層１１０よりも浅い位置（第２主面側の位置）にｐ型コレクタ層１１１を形成する。その後、例えばレーザーアニール装置等を用いて、ｎ型バッファ層１１０およびｐ型コレクタ層１１１を活性化する。
　＜実施の形態１の変形例＞
　図１８は、実施の形態１の変形例に係る半導体装置の構造を模式的に示す断面図である。図１８において、図１と同一部分には同一の符号を付して説明を省略する。本変形例に係る半導体装置が実施の形態１に係る半導体装置と異なる点は、図１８の紙面に対して垂直方向に延在するストライプ状のｎ型電荷保持領域１０６の間に、ｎ型ピラー領域１０７よりも不純物濃度が高いｎ型ＪＦＥＴ領域１２１を新たに配置した点である。
　本変形例に係る半導体装置では、隣り合うｐ型ベース領域１０５の表面に形成される反転層からｎ型ピラー領域１０７の上部に電子が注入されて導通する際、ｎ型ＪＦＥＴ領域１２１によって、ｐ型ベース領域１０５から延びる空乏層の幅を抑制することが可能となる。
　従来型の半導体装置のように、ストライプ状に形成されたｎ型電荷保持領域１０６の間をｎ型ピラー領域１０７で分離する構造では、セルピッチを短縮すると、ｐ型ベース領域１０５から延びる空乏層によって隣り合うｎ型電荷保持領域１０６との間の電流経路の狭窄が生じ、半導体装置のオン抵抗が増加してしまうという問題があった。本変形例によれば、ｎ型ＪＦＥＴ領域１２１を設けることによってこのような問題を解決して、オン抵抗を低減することが可能となる。
　＜実施の形態２＞
　図１９は、実施の形態２に係る半導体装置の構造を模式的に示す断面図である。図１９において、図１と同一部分には同一の符号を付して説明を省略する。実施の形態２に係る半導体装置が実施の形態１に係る半導体装置と異なる点は、ｎ型ピラー領域１０７の下端よりも深い位置（第２主面側の位置）に存在するｐ型ピラー底部領域１２２が、ｐ型ピラー底部領域１２２よりも第１主面側に存在するｐ型ピラー領域１０８よりも高濃度の不純物を含む点である。
　図１９に示すように、ｐ型ピラー底部領域１２２は、ｎ型ピラー領域１０７の下端よりも深い位置に存在し、ｐ型ピラー領域１０８の下方に存在する。また、ｐ型ピラー底部領域１２２の不純物濃度は、ｐ型ピラー領域１０８の不純物濃度よりも高い。そして、このようなｐ型ピラー底部領域１２２を設けることによって、ｎ型ボトム層１０９の電界をより高めることが可能となる。これにより、例えば、所望の耐圧を得るために必要なドリフト層１０の厚さを十分確保できない場合などにおいて、ｎ型ピラー領域１０７の下端よりも深い位置に存在するｐ型ピラー底部領域１２２の不純物濃度を、ｐ型ピラー底部領域１２２より上のｐ型ピラー領域１０８の不純物濃度よりも高濃度とすることによって、ｎ型ボトム層１０９が担う電圧分担を増やすことができるため、耐圧の向上が可能となる。
　＜実施の形態２の変形例１，２＞
　図２０は、実施の形態２の変形例１に係る半導体装置の構造を模式的に示す断面図である。また、図２１は、実施の形態２の変形例２に係る半導体装置の構造を模式的に示す断面図である。図２０，２１において、図１９と同一部分には同一の符号を付して説明を省略する。
　図２０に示す変形例１に係る半導体装置が実施の形態２に係る半導体装置と異なる点は、ｐ型ピラー底部領域１２２，１２３が深さ方向に幅および不純物濃度が異なる複数の領域で構成されている点である。図２０に示す変形例１に係る半導体装置におけるｐ型ピラー底部領域１２２は、あくまでｐ型ピラー領域１０８の延長として形成されたものであり、この点が変形例１に係る半導体装置と異なる。
　また、図２１に示す変形例２に係る半導体装置が実施の形態２に係る半導体装置と異なる点は、隣接するｐ型ピラー底部領域１２２の間に、ｎ型ピラー領域１０７よりも不純物濃度が高いｎ型ＪＦＥＴ領域１２４を備える点である。ｎ型ＪＦＥＴ領域１２４は、ｎ型ピラー領域１０７の下端に接している。変形例２に係る半導体装置において、ｐ型ピラー底部領域１２２の不純物濃度がｐ型ピラー領域１０８の不純物濃度と異なる点は実施の形態２または変形例１と同じである。
　図１９に示す実施の形態２に係る半導体装置では、ｎ型ピラー領域１０７の下端より浅い位置に存在するｐ型ピラー領域１０８よりも不純物濃度が高いｐ型ピラー底部領域１２２を１つ配置した。一方、図２０に示す変形例１に係る半導体装置では、深さ方向に複数配置されたｐ型ピラー底部領域１２３を有し、より細かな電界分布の制御が可能となっている。
　また、耐圧を向上させようとしてｐ型ピラー底部領域１２２の不純物濃度を高濃度化した場合に、隣接するｐ型ピラー底部領域１２２の間に空乏層が拡がることによってオン電圧が増大してしまう。この対策として、図２１に示す変形例２に係る半導体装置では、ｐ型ピラー底部領域１２２の間にｎ型ピラー領域１０７よりも不純物濃度が高いｎ型ＪＦＥＴ領域１２４を配置している。従って、耐圧の向上とオン抵抗の低減との両立が可能となる。
　＜実施の形態３＞
　＜実施の形態３に係る半導体装置の構成＞
　図２２は、実施の形態３に係る半導体装置の構造を示す断面図である。実施の形態３に係る半導体装置は、シリコン系半導体基板を用いて製造されたトレンチゲート型スーパージャンクションＩＧＢＴ素子である。以下、エミッタ・コレクタ間の耐圧が１２００ボルト程度の半導体装置を一例として具体的に説明するが、その他の耐圧値を有するスーパージャンクションＩＧＢＴ素子、またはその他のスーパージャンクション構造を有する半導体装置にも適用可能である。
　実施の形態３に係る半導体装置が実施の形態１に係る半導体装置と異なる点は、実施の形態１に係る半導体装置がプレーナゲート型のＭＯＳ型半導体装置であるのに対して、実施の形態３に係る半導体装置はトレンチゲート型のＭＯＳ型半導体装置である点である。
　図２２に示すように、ｐ型ピラー領域１０８の上端と、ｐ型ピラー領域１０８の上方の第１主面側に選択的に設けられたｐ型ベース領域１０５とは、ｎ型電荷保持領域１０６によって分離されている。ｐ型ベース領域１０５の表層に設けられた低抵抗なｎ型エミッタ領域１０３から、ｐ型ベース領域１０５を貫通してｎ型電荷保持領域１０６の一部に達するように、トレンチ溝２０１がｎ型ピラー領域１０７の上方に選択的に配列するよう形成されている。トレンチ溝２０１内には、ゲート絶縁膜１０１を介してゲート電極１０２が配設されている。
　トレンチ溝２０１の底部（下端）の深さ位置は、ｐ型ピラー領域１０８の上端の深さ位置よりも浅い。従って、ｐ型ピラー領域１０８の上部とトレンチ溝２０１との間における電界増加による耐圧の低下を防ぐことが可能となる。
　＜実施の形態３に係る半導体装置の製造方法＞
　次に、実施の形態３に係る半導体装置の製造方法における各々のウエハ処理工程について、図２３～２６を用いて説明する。ここでは、主に、図２２に示すデバイス要部を製造するために必要な処理工程についてのみ説明するが、第１主面側のスーパージャンクション構造を製造するまでの工程については、図７～１０に示すようなプレーナゲート型スーパージャンクションＩＧＢＴ素子の製造方法と共通するため、説明を省略する。また、第２主面側の工程は、図１６以降と基本的に同一であるので、ここでは異なる部分についてのみ説明する。
　ｎ型シリコン単結晶基板４００の第１主面側にスーパージャンクション構造を形成した後、図２３に示すように、例えば１０１４ｃｍ－２程度のドーズ量のリンをイオン注入することによってｎ型電荷保持領域１０６を形成する。
　次に、図２４に示すように、例えば３×１０１４ｃｍ－２程度のドーズ量のボロンをイオン注入することによってｐ型ベース領域１０５を形成する。
　次に、図２５に示すように、例えば１１００℃で１４０分程度の熱拡散処理を行い、ｎ型電荷保持領域１０６およびｐ型ベース領域１０５を拡散させると同時に、ｐ型ピラー領域１０８の底部のボロンをｎ型ボトム層１０９中に拡散させることによって、ｐ型ピラー領域１０８の底部の幅を広げる。
　次に、図２６に示すように、トレンチ溝２０１（ゲート用トレンチ溝）内にゲート絶縁膜１０１を介してゲート電極１０２が埋め込まれているトレンチゲート型のＭＯＳＦＥＴを形成する。
　図２５，２６では、ｐ型ベース領域１０５を形成した後にトレンチゲート構造を形成しているが、これとは逆に、先にトレンチゲート構造を形成した後にｐ型ベース領域１０５を形成してもよい。
　＜実施の形態３の変形例＞
　図２７は、実施の形態３の変形例に係る半導体装置の構造を模式的に示す断面図である。図２２と同一部分には同一の符号を付して説明を省略する。本変形例に係る半導体装置が実施の形態３に係る半導体装置と異なる点は、実施の形態３に係る半導体装置ではトレンチ溝２０１内に形成される電極がゲート電極１０２のみであったのに対し、本変形例では複数のトレンチ溝のうちのいくつかはトレンチ溝２０１の側壁に接するｐ型ベース領域１０５の第１主面側にｎ型エミッタ領域１０３が設けられていない点である。このように、第１主面側にｎ型エミッタ領域１０３が設けられていないｐ型ベース領域１０５に接するトレンチ溝２０１には、ゲート絶縁膜１０１を介してダミーゲート電極２０２が形成されている。トレンチダミーゲートのトレンチ溝２０１に埋め込まれたダミーゲート電極２０２は、ゲート電極１０２に接続されていてもよく、エミッタ電極１００に接続されていてもよい。
　トレンチダミーゲートのトレンチ溝２０１の側壁に接するｐ型ベース領域１０５の第１主面側にはｎ型エミッタ領域１０３を設けず、トレンチダミーゲートのトレンチ溝２０１の側壁を通して電子が注入されることはないため、本来のゲート（トレンチゲート）と区別して「トレンチダミーゲート」と呼ばれる。本変形例では、このトレンチダミーゲートを、例えばｐ型ピラー領域１０８の上方に配置することによって、ホールの蓄積効果を高めることができ、オン電圧を低減することが可能である。
　また、図２２に示すように、トレンチゲートのみで構成された半導体装置において、オン抵抗を低減するためにトレンチ溝２０１の間隔を狭めてしまうと、チャネル密度が増加するため飽和電流が大きくなってしまう。飽和電流が大きいと、モーターなどの負荷が短絡してしまった場合に、大電流が通電して素子が破壊してしまう危険がある。そのため、チャネル密度は増加させず、トレンチピッチだけを狭めたい場合に、トレンチダミーゲートを用いた構造は有効な手段となる。
　また、好ましくは、トレンチダミーゲートのトレンチ溝２０１は、ｐ型ピラー領域１０８の上方に配設し、トレンチゲートのトレンチ溝２０１はｎ型ピラー領域１０７の上方に配設することが望ましい。これにより、ｎ型エミッタ領域１０３からトレンチゲートのトレンチ溝２０１の側壁近傍にあるｐ型ベース領域１０５に形成された反転層を介して、ｎ型電荷保持領域１０６とその下方のｎ型ピラー領域１０７に電子が効率良く注入される。
　スイッチング動作中に生じる高電荷によってダイナミックアバランシェが生じ、そのアバランシェで発生したホットキャリアがｐ型ピラー領域１０８の上方に設けられたトレンチダミーゲートのＭＯＳ界面にトラップされることがあり得る。すると、ｐ型ピラー領域１０８がフローティングであった場合、ｐ型ピラー領域１０８の上方にあるトレンチ溝２０１の底部にトラップされた電荷が長期的な動作によって蓄積されることによって、ｐ型ピラー領域１０８の上端付近のチャージバランスが徐々に崩れてしまい、長期信頼性が損なわれてしまう。従って、ｐ型ピラー領域１０８を、例えば、活性領域外の終端構造領域またはゲート引き出し配線領域においてｐ型ベース領域１０５と接続し、活性領域ではｐ型ピラー領域１０８とｐ型ベース領域１０５とを分離する構造とすることによって、オン抵抗の低減と長期信頼性の確保とを両立することが可能となる。
　＜実施の形態４＞
　図２８は、実施の形態４に係る半導体装置の上面レイアウトを模式的に示す平面図である。図２８に示すように、第１ゲート電極２０３および第２ゲート電極２０４は活性領域において交互に配置されている。活性領域に配設された複数の第１ゲート電極２０３は、上面レイアウトの中央付近で束ねられ（第１ゲート配線３０４に接続され）、第１ゲート電極パッド３０２に電気的に接続されている。また、活性領域に配設された複数の第２ゲート電極２０４は、活性領域の周辺で束ねられ（第２ゲート配線３０５に接続され）、第２ゲート電極パッド３０３に電気的に接続されている。後述するように、ｎ型ピラー領域１０７の上方に第１ゲート電極２０３を配設し、ｐ型ピラー領域１０８の上方に第２ゲート電極２０４を配設することによって、各々のゲートを個別に駆動することが可能となり、スイッチング損失の低減などに適したきめ細かな制御が可能となる。
　図２９は、実施の形態４に係る半導体装置の図２８におけるＡ１－Ａ２箇所の構造を模式的に示す断面図である。実施の形態４に係る半導体装置は、シリコン系半導体基板を用いて製造されたトレンチゲート型スーパージャンクションＩＧＢＴ素子である。実施の形態４に係る半導体装置が実施の形態１から３に係る半導体装置と異なる点は、異なる電圧を印加することができる２種類のゲートを備える点である。
　図２９に示すように、ｐ型ピラー領域１０８の上端は、ｐ型ピラー領域１０８の上方の第１主面側に選択的に設けられたｐ型ベース領域１０５と、ｎ型電荷保持領域１０６によって分離されている。ｐ型ベース領域１０５の表層に設けられた低抵抗なｎ型エミッタ領域１０３から、ｐ型ベース領域１０５を貫通してｎ型電荷保持領域１０６の一部に達するように、トレンチ溝２０１がｎ型ピラー領域１０７の上方に選択的に配列するよう形成されている。このトレンチ溝２０１内には、ゲート絶縁膜１０１を介してｎ型ピラー領域１０７に対向するように第１ゲート電極２０３が配設されている。
　また、ｐ型ベース領域１０５の表層に設けられた低抵抗なｎ型エミッタ領域１０３から、ｐ型ベース領域１０５を貫通してｎ型電荷保持領域１０６の一部に達するように、トレンチ溝２０１がｐ型ピラー領域１０８の上方に選択的に配列するよう形成されている。このトレンチ溝２０１内には、ゲート絶縁膜１０１を介してｐ型ピラー領域１０８に対向するように第２ゲート電極２０４が配設されている。
　図２８に示すように、第１ゲート電極２０３は半導体装置の活性領域を分割するように配設され、第２ゲート電極２０４は活性領域の外周から内側に配設されている。第１ゲート電極２０３は第１ゲート配線３０４に架設し、第２ゲート電極２０４は第２ゲート配線３０５に架設している。第１ゲート配線３０４および第２ゲート配線３０５は半導体装置の上面で引き回されて配設されており、第１ゲート配線３０４は第１ゲート電極パッド３０２に電気的に接続され、第２ゲート配線３０５は第２ゲート電極パッド３０３に電気的に接続されている。第１ゲート配線３０４および第２ゲート配線３０５は、ポリシリコンまたはアモルファスシリコンで形成してもよいが、ゲート信号の遅延をより低減するために、アルミニウムなどの金属配線材料で形成することが好ましい。
　図２８では、第１ゲート電極２０３が半導体装置の活性領域を分割するように活性領域内の第１ゲート配線３０４に架設され、第２ゲート電極２０４が半導体装置の周辺において第２ゲート配線３０５に架設されているレイアウトを例示しているが、第１ゲート電極２０３が半導体装置の周辺において第１ゲート配線３０４に架設され、第２ゲート電極２０４が活性領域内の第２ゲート配線３０５に架設されていてもよい。また、活性領域を分割するようなゲート配線のレイアウトではなく、活性領域の左右または上下から活性領域内に向けて、第１ゲート電極２０３と第２ゲート電極２０４とをそれぞれ交互に接続されるレイアウトでも同様の効果が期待できることは言うまでもない。
　図３０は、実施の形態４に係る半導体装置を駆動するための第１ゲート電圧および第２ゲート電圧のタイミングチャートを例示したグラフである。第１ゲート電極パッド３０２には第１ゲート電圧が印加され、第２ゲート電極パッド３０３には第２ゲート電圧が印加される。
　＜実施の形態４に係る半導体装置の動作＞
　実施形態４に係る半導体装置の動作について説明する。
　実施の形態４に係る半導体装置は、スーパージャンクション構造を構成するｎ型ピラー領域１０７およびｐ型ピラー領域１０８を含むドリフト層１０を備えている。
　エミッタ電極１００が接地され、コレクタ電極１１２に電源電圧が印加された状態において、第１ゲート電圧が第１主面に形成されたＭＯＳＦＥＴのゲート閾値電圧以下である場合、ｐ型ベース領域１０５とドリフト層１０との間に逆バイアスが印加された状態となり、コレクタ電極１１２とエミッタ電極１００との間は電流が遮断されたオフ状態となる。
　次に、第１ゲート電極２０３および第２ゲート電極２０４に対して、第１主面に形成されたＭＯＳＦＥＴのゲート閾値電圧を超える電圧を第１ゲート電圧および第２ゲート電圧として同時に印加すると、ｐ型ベース領域１０５におけるゲート絶縁膜１０１を介して第１ゲート電極２０３および第２ゲート電極２０４に接している部分にｎ型の反転層が形成される。そして、この反転層を介して、コレクタ電極１１２からエミッタ電極１００に電流が導通することによって、オフ状態からターンオンされたオン状態となる。
　このオン状態の半導体装置に流れる電流を再びオフ状態とするためには、まず、図３０に示すように、第２ゲート電極２０４に対してゼロバイアスまたは負バイアスを第２ゲート電圧として印加し、印加してからΔｔの時間が経過した後に、第１ゲート電極２０３に対してゼロバイアスまたは負バイアスを第１ゲート電圧として印加する。ゲート絶縁膜１０１を介して第１ゲート電極２０３および第２ゲート電極２０４のそれぞれに接するｐ型ベース領域１０５のＭＯＳ界面に生成されていたｎ型の反転層が消失すると、ｎ型エミッタ領域１０３からドリフト層１０への電子の供給が停止する。ドリフト層１０およびｎ型ボトム層１０９における蓄積キャリアは減衰し、ドリフト層１０中のｐ型ピラー領域１０８とｎ型ピラー領域１０７との間の空乏層はパンチスルーされ、コレクタ電極１１２とエミッタ電極１００と間の電圧が増加して、オフ状態となる。
　ここで、Δｔは、０．１マイクロ秒から１０マイクロ秒の間が好適である。
　＜実施の形態４に係る半導体装置の作用および効果＞
　実施形態４に係る半導体装置の作用および効果について説明する。
　半導体装置がターンオフする過程において、先にｐ型ピラー領域１０８の上方に設けられた第２ゲート電極２０４に対して、オフ信号を第２ゲート電圧として与える。すると、第２ゲート電極２０４に接するｐ型ベース領域１０５のＭＯＳ界面に生成されたｎ型の反転層が消失して、ゲート絶縁膜１０１を介して第２ゲート電極２０４に隣接するｎ型エミッタ領域１０３からの電子の供給が停止する。このとき、ゲート絶縁膜１０１を介して第２ゲート電極２０４に接するｎ型電荷保持領域１０６の部分にｐ型の反転層が形成される。すると、ｐ型ピラー領域１０８がｐ型エミッタ、ｎ型電荷保持領域１０６がｎ型ベース、ｐ型の反転層がｐ型コレクタとなるｐｎｐバイポーラトランジスタを構成する。このようなｐｎｐバイポーラトランジスタを構成することによって、ｐ型ピラー領域１０８の上部からｎ型電荷保持領域１０６およびｐ型の反転層を介して、ｐ型ベース領域１０５にホールが排出される。これにより、ドリフト層１０中に蓄積されたキャリアが排出され、ドリフト層１０中のｐ型ピラー領域１０８とｎ型ピラー領域１０７のｐｎ接合の間とｎ型ボトム層の一部の領域まで空乏層が伸びていく。ただし、この時点で、スーパージャンクション領域は完全には空乏化されていない。
　第２ゲート電極２０４に対して第２ゲート電圧としてオフ信号を与えた遅延時間Δｔの後に、第１ゲート電極２０３に対して第１ゲート電圧としてゼロバイアスまたは負バイアスを印加する。すると、ゲート絶縁膜１０１を介して第１ゲート電極２０３に接するｐ型ベース領域１０５のＭＯＳ界面に生成されたｎ型の反転層も消失するため、ｎ型エミッタ領域１０３からの電子の供給は全て停止する。このとき、先に第２ゲート電極２０４に対して第２ゲート電圧としてオフ信号を与えているため、ドリフト層１０を完全に空乏化するために必要な時間はΔｔの増加とともに短くなる。これをシミュレーションによって確認したところ、図３１に示すように、Δｔの増加とともに、ターンオフ損失Ｅｏｆｆは低減されてあるところで飽和する。一方、ｎ型ボトム層１０９にもキャリアが蓄積された状態で、第１ゲート電極２０３または第２ゲート電極２０４の何れかがオフしたタイミングでｎ型ボトム層１０９中に空乏層が侵入し、コレクタ・エミッタ間の電圧がピークに達することから、サージ電圧ＶｃｅｐはΔｔにほぼ影響しない。よって、Δｔ＞０とすることで、ターンオフ時のサージ電圧Ｖｃｅｐの上昇を招くことなく、ターンオフ損失Ｅｏｆｆを低減することが可能となる。
　＜実施の形態４の変形例＞
　図３２は、実施の形態４の変形例に係る半導体装置の構造を模式的に示す断面図である。図２９等と同一部分には同一の符号を付して説明を省略する。本変形例に係る半導体装置が実施の形態４に係る半導体装置と異なる点は、本変形例に係る半導体装置がプレーナゲート構造を有する点である。
　本変形例に係る半導体装置では、第１ゲート電極２０３に対して第１ゲート電圧としてオフ信号を与えるよりもΔｔの時間だけ早く、第２ゲート電極２０４に対して第２ゲート電圧としてオフ信号を与えると、第２ゲート電極２０４に接するｐ型ベース領域１０５のＭＯＳ界面に生成されたｎ型の反転層が消失して、ゲート絶縁膜１０１を介して第２ゲート電極２０４に隣接するｎ型エミッタ領域１０３からの電子の供給が停止する。このとき、ゲート絶縁膜１０１を介して第２ゲート電極２０４に接するｎ型電荷保持領域１０６の部分にｐ型の反転層が形成される。ｐ型の反転層はｐ型ベース領域１０５およびｐ型ピラー領域１０８の両方に接続されるため、ｐ型ピラー領域１０８およびｐ型の反転層を介して、ドリフト層１０中の蓄積キャリアがｐ型ベース領域１０５に接続されたエミッタ電極１００に排出される。そのため、第１ゲート電極２０３に対して第１ゲート電圧としてオフ信号を与えたときにドリフト層１０が完全に空乏化する時間が短縮される。従って、サージ電圧の上昇を招くことなく、ターンオフ損失を低減することが可能となる。
　なお、本開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
　本開示は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、限定的なものではない。例示されていない無数の変形例が想定され得るものと解される。
　１０　ドリフト層、１００　エミッタ電極、１０１　ゲート絶縁膜、１０２　ゲート電極、１０３　ｎ型エミッタ領域、１０４　ｐ型ボディコンタクト領域、１０５　ｐ型ベース領域、１０６　ｎ型電荷保持領域、１０７　ｎ型ピラー領域、１０８　ｐ型ピラー領域、１０９　ｎ型ボトム層、１１０　ｎ型バッファ層、１１１　ｐ型コレクタ層、１１２　コレクタ電極、１２１　ｎ型ＪＦＥＴ領域、１２２　ｐ型ピラー底部領域、１２３　ｐ型ピラー底部領域、１２４　ｎ型ＪＦＥＴ領域、２０１　トレンチ溝、２０２　ダミーゲート電極、２０３　第１ゲート電極、２０４　第２ゲート電極、３０２　第１ゲート電極パッド、３０３　第２ゲート電極パッド、３０４　第１ゲート配線、３０５　第２ゲート配線、４００　ｎ型シリコン単結晶基板、４０１　ｐ型ピラー領域用トレンチ溝、４０７　ｎ型トップエピタキシャル層、４０９　ｎ型ボトムエピタキシャル層、４１０　ハードマスク膜、４１１　オーバーグロース領域。

Claims (15)

  1. 　第１主面と、前記第１主面に対向する第２主面とを有する半導体装置であって、
    　前記第１主面および前記第２主面に対して平行な方向に交互に配置された第１導電型の第１ピラー領域および第２導電型の第２ピラー領域を含むドリフト層と、
    　前記ドリフト層の前記第１主面側に選択的に配置された第２導電型のベース領域と、
    　前記ベース領域に接するように配置されたゲート絶縁膜と、
    　前記ゲート絶縁膜を介して前記ベース領域に対向して配置されたゲート電極と、
    　前記ベース領域と前記第２ピラー領域との間に配置された第１導電型の電荷保持領域と、
    　前記ベース領域における前記第１主面側の表層に選択的に配置された第１導電型のエミッタ領域と、
    を備え、
    　前記第２ピラー領域における前記第２主面側の端部である下端は、前記第１ピラー領域における前記第２主面側の端部である下端よりも前記第２主面側に位置し、
    　前記第２ピラー領域における前記第１主面側の端部である上端の幅をｗｐ１、前記第２ピラー領域における前記第１ピラー領域の下端と同じ位置の幅をｗｐ２、および前記第２ピラー領域の下端の幅をｗｐ３とすると、ｗｐ３＞ｗｐ２かつｗｐ１＞ｗｐ２である、半導体装置。
  2. 　前記ドリフト層の前記第２主面側に配置された第１導電型のボトム層と、
    　前記ボトム層の前記第２主面側に配置された第１導電型のバッファ層と、
    　前記バッファ層の前記第２主面側に配置された前記第２導電型のコレクタ層と、
    をさらに備える、請求項１に記載の半導体装置。
  3. 　前記電荷保持領域は、前記第１主面および前記第２主面に対して平行な方向における前記ゲート電極の中心に対応する位置で分離されている、請求項１または２に記載の半導体装置。
  4. 　前記第１主面および前記第２主面に対して平行な方向において、前記電荷保持領域の幅は、前記ベース領域の幅よりも大きい、請求項３に記載の半導体装置。
  5. 　前記第２ピラー領域において、前記第１ピラー領域の下端と同じ位置から前記第２ピラー領域の下端までの領域に含まれる不純物濃度は、前記第２ピラー領域の上端から前記第１ピラー領域の下端と同じ位置までの領域に含まれる不純物濃度よりも高い、請求項１から４のいずれか１項に記載の半導体装置。
  6. 　前記第１ピラー領域の前記第２主面側であって前記第１ピラー領域の下端に接するように配置された第１導電型のＪＦＥＴ領域をさらに備え、
    　前記ＪＦＥＴ領域の不純物濃度は、前記第１ピラー領域の不純物濃度よりも高い、請求項５に記載の半導体装置。
  7. 　前記ゲート電極は、前記ベース領域を貫通して前記電荷保持領域に達している、請求項１、２、５、または６のいずれか１項に記載の半導体装置。
  8. 　前記第２ピラー領域は、前記ベース領域に接続されている、請求項１から７のいずれか１項に記載の半導体装置。
  9. 　前記第２ピラー領域は、前記ベース領域と部分的に分離している、請求項１から７のいずれか１項に記載の半導体装置。
  10. 　前記ゲート電極は、第１ゲート電極および第２ゲート電極を含み、
    　前記第１ゲート電極は、前記ゲート絶縁膜を介して前記第１ピラー領域に対向して配置され、
    　前記第２ゲート電極は、前記ゲート絶縁膜を介して前記第２ピラー領域に対向して配置されている、請求項７から９のいずれか１項に記載の半導体装置。
  11. 　請求項１０に記載の半導体装置に電流が導通しているオン状態から、電流が非導通のオフ状態に切り替える際に、前記第１ゲート電極にオフ信号を付与する前に、前記第２ゲート電極にオフ信号を付与する、半導体装置の制御方法。
  12. 　（ａ）半導体基板上に第１導電型のボトムエピタキシャル層を形成し、前記ボトムエピタキシャル層の表層に第１導電型のトップエピタキシャル層を形成した半導体ウエハを準備する工程と、
    　（ｂ）前記トップエピタキシャル層を貫通して前記ボトムエピタキシャル層に達するように第２ピラー領域用トレンチ溝を形成し、前記第２ピラー領域用トレンチ溝以外の前記トップエピタキシャル層を第１ピラー領域として形成する工程と、
    　（ｃ）前記第２ピラー領域用トレンチ溝に対して、第２導電型の不純物がドープされた材料を用いて埋め込みエピタキシャル成長を行うことによって第２ピラー領域を形成する工程と、
    　（ｄ）前記半導体ウエハの前記トップエピタキシャル層側の面である第１主面において、前記第１ピラー領域および前記第２ピラー領域が露出するように前記第１主面を平坦化する工程と、
    　（ｅ）前記第１ピラー領域を覆い、かつ前記第１ピラー領域から前記第２ピラー領域の一部に亘ってゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程と、
    　（ｆ）前記第１主面側からイオン注入することによって、前記第２ピラー領域の表層に第１導電型の電荷保持領域を形成する工程と、
    　（ｇ）熱拡散処理を行うことによって、前記電荷保持領域を前記ゲート電極の直下まで拡散させ、前記第２ピラー領域における前記第１主面に対向する第２主面側の端部を前記第１ピラー領域の直下まで拡散させる工程と、
    　（ｈ）前記第１主面側からイオン注入することによって、前記電荷保持領域の表層に第２導電型のベース領域を形成する工程と、
    を備え、
    　前記第２ピラー領域における前記第１主面側の端部である上端の幅をｗｐ１、前記第２ピラー領域における前記第１ピラー領域の下端と同じ位置の幅をｗｐ２、および前記第２ピラー領域の下端の幅をｗｐ３とすると、ｗｐ３＞ｗｐ２かつｗｐ１＞ｗｐ２である、半導体装置の製造方法。
  13. 　（ａ）半導体基板上に第１導電型のボトムエピタキシャル層を形成し、前記ボトムエピタキシャル層の表層に第１導電型のトップエピタキシャル層を形成した半導体ウエハを準備する工程と、
    　（ｂ）前記トップエピタキシャル層を貫通して前記ボトムエピタキシャル層に達するように第２ピラー領域用トレンチ溝を形成し、前記第２ピラー領域用トレンチ溝以外の前記トップエピタキシャル層を第１ピラー領域として形成する工程と、
    　（ｃ）前記第２ピラー領域用トレンチ溝に対して、第２導電型の不純物がドープされた材料を用いて埋め込みエピタキシャル成長を行うことによって第２ピラー領域を形成する工程と、
    　（ｄ）前記半導体ウエハの前記ボトムエピタキシャル層側の面である第１主面において、前記第１ピラー領域および前記第２ピラー領域が露出するように前記第１主面を平坦化する工程と、
    　（ｅ）前記第１主面側からイオン注入することによって、前記第１ピラー領域および前記第２ピラー領域の表層に第１導電型の電荷保持領域を形成する工程と、
    　（ｆ）前記第１主面側からイオン注入することによって、前記電荷保持領域の表層に第２導電型のベース領域を形成する工程と、
    　（ｇ）熱拡散処理を行うことによって、前記電荷保持領域および前記ベース領域を拡散させ、前記第２ピラー領域における前記第１主面に対向する第２主面側の端部を前記第１ピラー領域の直下まで拡散させる工程と、
    　（ｈ）前記ベース領域を貫通して前記電荷保持領域に達するようにゲート用トレンチ溝を形成し、前記ゲート用トレンチ溝の内壁にゲート絶縁膜を形成し、前記ゲート用トレンチ溝を埋めるようにゲート電極を形成する工程と、
    を備え、
    　前記第２ピラー領域における前記第１主面側の端部である上端の幅をｗｐ１、前記第２ピラー領域における前記第１ピラー領域の下端と同じ位置の幅をｗｐ２、および前記第２ピラー領域の下端の幅をｗｐ３とすると、ｗｐ３＞ｗｐ２かつｗｐ１＞ｗｐ２である、半導体装置の製造方法。
  14. 　（ｉ）前記第２主面側から前記半導体基板を全て取り除いて前記ボトムエピタキシャル層を露出させる工程と、
    　（ｊ）前記第２主面側からイオン注入することによって、前記ボトムエピタキシャル層の表層に第１導電型のバッファ層を形成する工程と、
    　（ｋ）前記第２主面側からイオン注入することによって、前記バッファ層の表層に第２導電型のコレクタ層を形成する工程と、
    　（ｌ）前記バッファ層および前記コレクタ層を活性化させる工程と、
    をさらに備える、請求項１２または１３に記載の半導体装置の製造方法。
  15. 　前記半導体基板は、ＣＺ（Czochralski）法、ＭＣＺ（Magnetic field Czochralski）法、またはＦＺ（Floating Zone）法を用いて形成された第１導電型の不純物がドープされた基板である、請求項１２から１４のいずれか１項に記載の半導体装置の製造方法。
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