WO2019103135A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2019103135A1
WO2019103135A1 PCT/JP2018/043340 JP2018043340W WO2019103135A1 WO 2019103135 A1 WO2019103135 A1 WO 2019103135A1 JP 2018043340 W JP2018043340 W JP 2018043340W WO 2019103135 A1 WO2019103135 A1 WO 2019103135A1
Authority
WO
WIPO (PCT)
Prior art keywords
trench
emitter
gate
layer
region
Prior art date
Application number
PCT/JP2018/043340
Other languages
English (en)
French (fr)
Inventor
旭紘 日笠
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Priority to CN201880075691.8A priority Critical patent/CN111373547A/zh
Priority to US16/765,797 priority patent/US11282952B2/en
Priority to DE112018006007.1T priority patent/DE112018006007T5/de
Priority to JP2019555390A priority patent/JPWO2019103135A1/ja
Publication of WO2019103135A1 publication Critical patent/WO2019103135A1/ja
Priority to US17/670,947 priority patent/US20220165878A1/en
Priority to JP2023058715A priority patent/JP2023082135A/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 discloses a semiconductor device provided with an IGBT (Insulated Gate Bipolar Transistor).
  • the semiconductor device includes a semiconductor substrate (semiconductor layer) having a main surface.
  • a trench is formed on the main surface of the semiconductor substrate.
  • a p-type body region is formed along the sidewall of the trench.
  • an n-type emitter region is formed along the sidewall of the trench.
  • a gate insulating layer is formed on the inner wall of the trench.
  • a gate electrode layer is embedded in the trench via the gate insulating layer.
  • a contact trench for exposing the emitter region is formed at an interval from the trench. Emitter electrodes (contact electrodes) are embedded in the contact grooves.
  • the contact electrode is formed spaced apart from the gate electrode so as not to be in contact with the gate electrode.
  • the distance between the gate electrode and the contact electrode is set in consideration of the dimensional tolerance of the contact electrode. Therefore, the distance between the gate electrode and the contact electrode can not be narrower than a predetermined value set according to the dimensional tolerance of the contact electrode.
  • One embodiment of the present invention provides a semiconductor device capable of alleviating the limitation of dimensional tolerance due to contact electrodes and contributing to miniaturization.
  • One embodiment of the present invention is a semiconductor layer having a main surface in which a trench is formed, and a body region of a first conductivity type formed along a sidewall of the trench in a surface layer portion of the main surface of the semiconductor layer.
  • An impurity region of a second conductivity type formed along a sidewall of the trench in a surface layer portion of the body region, a gate insulating layer formed on an inner wall of the trench, and embedded in the trench;
  • the gate electrode facing the body region and the impurity region, and the sidewall of the trench from inside the trench to the surface layer portion of the main surface of the semiconductor layer, and the body region and the impurity region
  • the contact electrode electrically connected to the Buried insulating fine said contact electrodes comprises insulating and layer, and to provide a semiconductor device.
  • this semiconductor device since it is not necessary to form the contact electrode at a distance from the gate electrode, it is possible to alleviate the restriction due to the dimensional tolerance of the contact electrode. Thus, a semiconductor device that can contribute to miniaturization can be provided.
  • FIG. 1 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional perspective view of FIG. 1 with the structure on the main surface of the semiconductor layer removed.
  • FIG. 3 is a cross-sectional perspective view of FIG. 2 with the emitter contact electrode layer removed.
  • FIG. 4 is a plan view of FIG. 3 as viewed from the main surface of the semiconductor layer.
  • FIG. 5 is a cross-sectional view taken along the line VV shown in FIG. 6 is a cross-sectional view taken along the line VI-VI shown in FIG.
  • FIG. 7 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the reference example, in which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 8 is a graph showing the current-voltage characteristics determined by simulation.
  • FIG. 9 is a graph showing the collector peak current obtained by simulation.
  • FIG. 10A is a cross-sectional perspective view for illustrating an example of a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 10B is a cross-sectional perspective view showing the process after FIG. 10A.
  • FIG. 10C is a cross-sectional perspective view showing the process after FIG. 10B.
  • FIG. 10D is a cross-sectional perspective view showing the process after FIG. 10C.
  • FIG. 10E is a cross-sectional perspective view showing the process after FIG. 10D.
  • FIG. 10F is a cross-sectional perspective view showing the process after FIG. 10E.
  • FIG. 10A is a cross-sectional perspective view for illustrating an example of a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 10B is a cross-sectional perspective view showing the process after FIG. 10A.
  • FIG. 10C is
  • FIG. 10G is a cross-sectional perspective view showing the process after FIG. 10F.
  • FIG. 10H is a cross-sectional perspective view showing the process after FIG. 10G.
  • FIG. 10I is a cross-sectional perspective view showing a step subsequent to FIG. 10H.
  • FIG. 10J is a cross-sectional perspective view showing a step subsequent to FIG. 101.
  • FIG. 10K is a cross-sectional perspective view showing the process after FIG. 10J.
  • FIG. 10L is a cross-sectional perspective view showing the process after FIG. 10K.
  • FIG. 10M is a cross-sectional perspective view showing the process after FIG. 10L.
  • FIG. 10N is a cross-sectional perspective view showing the process after FIG. 10M.
  • FIG. 10G is a cross-sectional perspective view showing the process after FIG. 10F.
  • FIG. 10H is a cross-sectional perspective view showing the process after FIG. 10G.
  • FIG. 10I is a cross-sectional
  • FIG. 11 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the second embodiment of the present invention from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 12 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the third embodiment of the present invention from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 13 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the fourth embodiment of the present invention from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 14 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the fifth embodiment of the present invention from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 15 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the sixth embodiment of the present invention from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 16 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the seventh embodiment of the present invention from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 17 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the eighth embodiment of the present invention from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 18 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the ninth embodiment of the present invention from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 19 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the tenth embodiment of the present invention from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 20 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the eleventh embodiment of the present invention from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 21 is a cross-sectional perspective view showing a partial region of the semiconductor device according to the twelfth embodiment of the present invention from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 22 is a cross-sectional perspective view showing a partial region of a semiconductor device according to a thirteenth embodiment of the present invention.
  • FIG. 23 is a cross-sectional perspective view showing a partial region of the semiconductor device shown in FIG. 22 from which the structure on the main surface of the semiconductor layer is removed.
  • FIG. 24 is a plan view of FIG.
  • FIG. 25 is a cross-sectional view taken along the line XXV-XXV shown in FIG.
  • FIG. 26 is a cross-sectional perspective view of a region corresponding to FIG. 22 and is a cross-sectional perspective view showing a partial region of the semiconductor device according to the fourteenth embodiment of the present invention.
  • FIG. 27 is a cross-sectional view of a region corresponding to FIG. 25 and a cross-sectional view of a portion of the semiconductor device shown in FIG.
  • FIG. 28 is a plan view of a region corresponding to FIG.
  • FIG. 29 is a cross-sectional view taken along the line XXIX-XXIX shown in FIG.
  • FIG. 30 is a cross-sectional view of a region corresponding to FIG. 29, and is a cross-sectional view showing a partial region of the semiconductor device according to the sixteenth embodiment of the present invention.
  • FIG. 31 is a cross-sectional view of a region corresponding to FIG. 29, and is a cross-sectional view showing a partial region of the semiconductor device according to the seventeenth embodiment of the present invention.
  • 32 is a cross-sectional view of a region corresponding to FIG.
  • FIG. 33 is a plan view of a portion corresponding to FIG. 2, showing a modified example of the semiconductor layer.
  • FIG. 34 is a plan view of a portion corresponding to FIG. 4, showing a modified example of the gate embedded insulating layer.
  • FIG. 35 is a plan view of a portion corresponding to FIG. 4, showing a modification of the emitter contact electrode layer.
  • FIG. 1 is a cross-sectional perspective view showing a partial region of a semiconductor device 1 according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional perspective view of FIG. 1 with the structure on the first major surface 3 of the semiconductor layer 2 removed.
  • FIG. 3 is a cross-sectional perspective view of FIG. 2 from which the emitter contact electrode layer 51 is removed.
  • FIG. 4 is a plan view of FIG. 3 as viewed from the first major surface 3 of the semiconductor layer 2.
  • FIG. 5 is a cross-sectional view taken along the line VV shown in FIG. 6 is a cross-sectional view taken along the line VI-VI shown in FIG. 5 and 6 also show the structure on the first major surface 3 of the semiconductor layer 2.
  • the semiconductor device 1 has a basic form provided with a trench gate type IGBT (Insulated Gate Bipolar Transistor) in this form.
  • IGBT Insulated Gate Bipolar Transistor
  • semiconductor device 1 includes an n ⁇ -type semiconductor layer 2.
  • the semiconductor layer 2 in this form is made of an n ⁇ -type silicon single crystal substrate.
  • the silicon single crystal substrate is formed using an n ⁇ -type silicon single crystal semiconductor wafer manufactured through the FZ (Floating Zone) method.
  • the semiconductor layer 2 has a first main surface 3 on one side and a second main surface 4 on the other side.
  • the thickness of the semiconductor layer 2 may be 50 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of the semiconductor layer 2 may be 50 ⁇ m to 100 ⁇ m, 100 ⁇ m to 150 ⁇ m, 150 ⁇ m to 200 ⁇ m, 200 ⁇ m to 250 ⁇ m, or 250 ⁇ m to 300 ⁇ m.
  • a p-type collector region 5 is formed in the surface layer portion of the second major surface 4.
  • an n-type charge storage region 6 is formed in the surface layer portion of the first main surface 3.
  • the charge storage region 6 is formed spaced apart from the collector region 5 on the first major surface 3 side.
  • an n ⁇ -type drift region 7 is formed in a region between the collector region 5 and the charge storage region 6.
  • Drift region 7 is formed of a region located between collector region 5 and charge storage region 6 in semiconductor layer 2.
  • a p-type body region 8 is formed in the surface layer portion of the charge storage region 6.
  • a plurality of trench gate electrode structures 10 and a plurality of trench emitter electrode structures 11 are formed at intervals in the surface layer portion of the first major surface 3.
  • FIGS. 1 to 6 only one trench gate electrode structure 10 and one trench emitter electrode structure 11 adjacent to each other are shown.
  • the structure of the semiconductor device 1 will be described focusing on the structures of the one trench gate electrode structure 10 and the one trench emitter electrode structure 11.
  • the trench gate electrode structure 10 and the trench emitter electrode structure 11 are formed to be spaced along any first direction X.
  • the trench gate electrode structure 10 and the trench emitter electrode structure 11 extend in a strip shape in a second direction Y intersecting the first direction X in plan view.
  • planar view refers to planar view as viewed from the normal direction Z of the first major surface 3 (hereinafter simply referred to as “normal direction Z”). More specifically, the second direction Y is a direction orthogonal to the first direction X. The first direction X and the second direction Y are also tangential directions of the first major surface 3.
  • the trench pitch P0 between the trench gate electrode structure 10 and the trench emitter electrode structure 11 may be 0.1 ⁇ m or more and less than 0.6 ⁇ m.
  • the trench pitch P0 is 0.1 to 0.2 ⁇ m, 0.2 to 0.3 ⁇ m, 0.3 to 0.4 ⁇ m, 0.4 to 0.5 ⁇ m, or 0.5 to 0.6 ⁇ m. It may be less than.
  • the trench pitch P0 is preferably 0.2 ⁇ m or more and 0.4 ⁇ m or less (for example, about 0.25 ⁇ m).
  • the trench gate electrode structure 10 includes a gate trench 12 (trench), a gate insulating layer 13, a gate electrode layer 14 (gate electrode), a plurality of gate buried holes 15 and a plurality of gate buried insulating layers 16 (buried insulating layers).
  • Gate trench 12 extends from first main surface 3 to body region 8 and charge storage region 6 to drift region 7.
  • the depth of the gate trench 12 may be 2.0 ⁇ m or more and 4.0 ⁇ m or less.
  • the depth of the gate trench 12 may be 2.0 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3.0 ⁇ m or less, 3.0 ⁇ m or more and 3.5 ⁇ m or less, or 3.5 ⁇ m or more and 4.0 ⁇ m or less .
  • the depth of the gate trench 12 is preferably 2.5 ⁇ m or more and 3.5 ⁇ m or less (for example, about 3.0 ⁇ m).
  • the width in the first direction of the gate trench 12 may be 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the first direction width of the gate trench 12 is 0.5 to 0.75 ⁇ m, 0.75 to 1.0 ⁇ m, 1.0 to 1.25 ⁇ m, or 1.25 to 1.5 ⁇ m. It is also good.
  • the first direction width of the gate trench 12 is preferably 0.5 ⁇ m or more and 1.0 ⁇ m or less (for example, about 0.75 ⁇ m).
  • the gate insulating layer 13 may contain silicon oxide.
  • the gate insulating layer 13 is formed in a film shape along the inner wall surface of the gate trench 12.
  • the gate insulating layer 13 defines a concave space in the gate trench 12.
  • the gate electrode layer 14 may include conductive polysilicon.
  • the gate electrode layer 14 is controlled by the gate voltage.
  • the gate electrode layer 14 is embedded in the gate trench 12 with the gate insulating layer 13 interposed therebetween. More specifically, gate electrode layer 14 is embedded in a concave space partitioned by gate insulating layer 13 in gate trench 12.
  • the upper end portion of the gate electrode layer 14 is located on the first major surface 3 side with respect to the bottom portion of the body region 8.
  • the plurality of gate embedding holes 15 are formed on the main surface of the gate electrode layer 14 at intervals along the second direction Y.
  • the upper end portion of the gate electrode layer 14 has a concavo-convex structure including the plurality of gate embedding holes 15.
  • the distance between the plurality of gate embedded holes 15 adjacent to each other may be more than 0 ⁇ m and 10 ⁇ m or less.
  • the distance between the plurality of gate buried holes 15 adjacent to each other is also the width in the second direction Y of the portion sandwiched by the two gate buried holes 15 adjacent to each other in the gate electrode layer 14.
  • the interval between the plurality of gate embedded holes 15 adjacent to each other may be more than 0 ⁇ m and 2 ⁇ m or less, 2 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 6 ⁇ m or less, 6 ⁇ m or more and 8 ⁇ m or less, or 8 ⁇ m or more and 10 ⁇ m or less.
  • each gate buried hole 15 is partitioned by the gate insulating layer 13 and the gate electrode layer 14 in this form.
  • the bottom wall of each gate embedding hole 15 is partitioned by the gate electrode layer 14.
  • the bottom wall of each gate embedding hole 15 is located in the region between the first major surface 3 and the bottom of the body region 8 in the normal direction Z.
  • each gate embedding hole 15 is formed in a tapered shape whose bottom area is smaller than the opening area.
  • the angle ⁇ between the main surface of the gate electrode layer 14 and the sidewall of the gate embedding hole 15 in the gate electrode layer 14 may be more than 90 ° and not more than 105 ° (for example, about 102 °).
  • the plurality of gate buried insulating layers 16 are buried in the surface layer portion of the gate electrode layer 14 in the gate trench 12. More specifically, the plurality of gate buried insulating layers 16 are respectively buried in the plurality of gate buried holes 15. Each gate buried insulating layer 16 is exposed from the opening of the gate trench 12.
  • the trench emitter electrode structure 11 includes an emitter trench 17 (second trench), an emitter insulating layer 18 (inner wall insulating layer), an emitter electrode layer 19 (buried electrode), an emitter buried hole 20 and an emitter buried insulating layer 21 (second buried insulation) Layer).
  • Emitter trench 17 penetrates from first main surface 3 to body region 8 and charge storage region 6 to reach drift region 7.
  • the depth of the emitter trench 17 may be 2.0 ⁇ m or more and 4.0 ⁇ m or less.
  • the depth of the emitter trench 17 may be 2.0 ⁇ m to 2.5 ⁇ m, 2.5 ⁇ m to 3.0 ⁇ m, 3.0 ⁇ m to 3.5 ⁇ m, or 3.5 ⁇ m to 4.0 ⁇ m. .
  • the depth of the emitter trench 17 is preferably 2.5 ⁇ m or more and 3.5 ⁇ m or less (for example, about 3.0 ⁇ m).
  • the depth of the emitter trench 17 is preferably approximately equal to the depth of the gate trench 12.
  • the first direction width of the emitter trench 17 may be 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the first direction width of the emitter trench 17 is 0.5 ⁇ m to 0.75 ⁇ m, 0.75 ⁇ m to 1.0 ⁇ m, 1.0 ⁇ m to 1.25 ⁇ m, or 1.25 ⁇ m to 1.5 ⁇ m. It is also good. It is preferable that the first direction width of the emitter trench 17 be 0.5 ⁇ m or more and 1.0 ⁇ m or less (for example, about 0.75 ⁇ m).
  • the first direction width of the emitter trench 17 is preferably substantially equal to the first direction width of the gate trench 12.
  • the emitter insulating layer 18 may contain silicon oxide. Emitter insulating layer 18 is formed in a film shape along the inner wall surface of emitter trench 17. Emitter insulating layer 18 defines a concave space in emitter trench 17.
  • Emitter electrode layer 19 may contain conductive polysilicon.
  • the emitter electrode layer 19 is controlled by the emitter voltage.
  • the emitter voltage has a voltage value less than the gate voltage.
  • the emitter voltage may be a reference voltage (e.g. ground voltage).
  • Emitter electrode layer 19 is embedded in emitter trench 17 with emitter insulating layer 18 interposed therebetween. More specifically, emitter electrode layer 19 is embedded in a concave space partitioned by emitter insulating layer 18 in emitter trench 17.
  • Emitter embedding hole 20 is formed to dig down substantially the entire main surface of emitter electrode layer 19 in this embodiment.
  • the emitter electrode layer 19 is embedded up to the middle in the depth direction of the concave space partitioned by the emitter insulating layer 18.
  • the side wall of the emitter buried hole 20 is partitioned by the emitter insulating layer 18 in this form.
  • the bottom wall of the emitter embedding hole 20 is partitioned by the emitter electrode layer 19.
  • the bottom wall of the emitter embedding hole 20 is located in a region between the first major surface 3 and the bottom of the body region 8 with respect to the normal direction Z. That is, the upper end portion of the emitter electrode layer 19 is located on the first major surface 3 side with respect to the bottom portion of the body region 8.
  • the depth of the emitter buried hole 20 may be approximately equal to the depth of the gate buried hole 15.
  • Emitter embedded insulating layer 21 is embedded in the surface portion of emitter electrode layer 19 in emitter trench 17. More specifically, the emitter buried insulating layer 21 is buried in the emitter buried hole 20. Thus, the emitter buried insulating layer 21 seals the emitter electrode layer 19. The emitter buried insulating layer 21 is exposed from the opening of the emitter trench 17.
  • an n + -type emitter region 25 (impurity region) is formed in a region along the side wall of the gate trench 12. More specifically, a plurality of emitter regions 25 are formed along the sidewall on one side of the gate trench 12 and the sidewall on the other side in the first direction X. The plurality of emitter regions 25 are each formed in a strip extending along the second direction Y. Emitter region 25 is in contact with the sidewall of gate trench 12. Emitter region 25 is also in contact with the sidewall of emitter trench 17.
  • the regions 7 are formed in this order.
  • a channel CH of the IGBT is formed in a region facing the gate electrode layer 14 with the gate insulating layer 13 in the body region 8.
  • a plurality of first contact holes 31 are formed in the surface layer portion of first main surface 3.
  • the plurality of first contact holes 31 are formed at intervals along the second direction Y.
  • the plurality of first contact holes 31 are respectively formed in a strip extending along the first direction X.
  • the second direction width of each first contact hole 31 is smaller than the second direction width of the gate trench 12.
  • the first direction width of each first contact hole 31 is larger than the first direction width of the gate trench 12.
  • each first contact hole 31 is drawn from the inward region of the corresponding gate buried insulating layer 16 through the sidewall of the gate trench 12 to the surface portion of the first major surface 3.
  • Each first contact hole 31 penetrates the side wall on one side and the side wall on the other side of the gate trench 12 from the inward region of the gate buried insulating layer 16 in the first direction X in this embodiment.
  • the second direction width of each first contact hole 31 is smaller than the second direction width of the corresponding gate embedded insulating layer 16.
  • Each first contact hole 31 further has a lead portion 32 drawn from the side wall of one side of the gate trench 12 toward the emitter trench 17.
  • Each lead portion 32 penetrates the side wall of the emitter trench 17 from the surface layer portion of the first main surface 3 and extends into the emitter trench 17.
  • Each lead-out portion 32 penetrates the sidewall on one side of the emitter trench 17 and the sidewall on the other side in the first direction X in this configuration.
  • Each first contact hole 31 has a first intersection region 33 intersecting with the gate electrode layer 14 in plan view. In the first intersection region 33, the side wall and bottom wall of each first contact hole 31 are partitioned by the gate embedded insulating layer 16.
  • Each first contact hole 31 has a second intersection region 34 that intersects the emitter electrode layer 19 in a plan view.
  • the side wall and the bottom wall of each first contact hole 31 are partitioned by the emitter buried insulating layer 21.
  • Each first contact hole 31 has a connection region 35 connecting the first intersection region 33 and the second intersection region 34 in the region between the gate trench 12 and the emitter trench 17 in a plan view.
  • connection region 35 the side wall and the bottom wall of each first contact hole 31 are partitioned by the semiconductor layer 2.
  • each first contact hole 31 are formed flush in the first intersection area 33, the second intersection area 34 and the connection area 35.
  • the bottom wall of each first contact hole 31 is formed flush in the first intersection area 33, the second intersection area 34 and the connection area 35.
  • each first contact hole 31 is formed in the region between the first major surface 3 and the bottom of the body region 8. More specifically, the bottom wall of each first contact hole 31 is formed in the region between the bottom of the body region 8 and the bottom of the emitter region 25.
  • the arrangement of the plurality of first contact holes 31 is arbitrary.
  • the plurality of first contact holes 31 may be formed at equal intervals along the second direction Y.
  • the plurality of first contact holes 31 may be formed at unequal intervals along the second direction Y.
  • a p + -type contact region 36 is formed in a region along the bottom wall of each first contact hole 31 in the body region 8.
  • the contact region 36 may be formed in the region along the bottom wall and the side wall of each first contact hole 31 in the body region 8.
  • the contact region 36 is formed in the body region 8 deeper than the emitter region 25 in the normal direction Z.
  • the contact region 36 has an exposed surface exposed from the bottom wall of the first contact hole 31.
  • An exposed surface of contact region 36 is formed in a region between first main surface 3 and the bottom of body region 8. More specifically, the exposed surface of contact region 36 is formed in the region between the bottom of body region 8 and the bottom of emitter region 25. More specifically, the exposed surface of contact region 36 is formed in the region between the upper surface of emitter electrode layer 19 and the bottom of emitter region 25.
  • FIGS. 1 to 3 show an example in which the contact region 36 is formed shallow on the bottom of the first contact hole 31 by one ion implantation.
  • the contact region 36 may be formed deeper by adjusting the number of ion implantations and the energy of the ion implantation.
  • an interlayer insulating layer 41 (insulating layer) is formed on the first major surface 3.
  • the interlayer insulating layer 41 covers the trench gate electrode structure 10 and the trench emitter electrode structure 11.
  • the interlayer insulating layer 41 covers the gate embedded insulating layer 16 exposed from the gate trench 12 and the emitter embedded insulating layer 21 exposed from the emitter trench 17.
  • the interlayer insulating layer 41 may include an oxide film (SiO 2 film) or a nitride film (SiN film).
  • the interlayer insulating layer 41 may have a stacked structure including an oxide film (SiO 2 film) and a nitride film (SiN film).
  • the oxide film (SiO 2 film) may include a BPSG (Boron Phosphorus Silicon Glass) film containing boron and phosphorus and / or a PSG (Phosphorus Silicon Glass) film containing phosphorus.
  • the interlayer insulating layer 41 may have a stacked structure including a BPSG film and a PSG film stacked in this order from the first major surface 3.
  • the thickness of the BPSG film may be 2000 ⁇ or more and 8000 ⁇ or less (eg, about 5000 ⁇ ).
  • the thickness of the PSG film may be 2000 ⁇ or more and 6000 ⁇ or less (eg, about 4000 ⁇ ).
  • a plurality of second contact holes 42 are formed in the interlayer insulating layer 41.
  • the plurality of second contact holes 42 respectively communicate with the corresponding first contact holes 31. That is, the plurality of second contact holes 42 are formed at intervals along the second direction Y, and are respectively formed in a strip shape extending along the first direction X.
  • the plurality of second contact holes 42 penetrate the interlayer insulating layer 41 and communicate with the corresponding first contact holes 31. Thus, the plurality of second contact holes 42 form one emitter contact hole 31, 42 with the corresponding first contact hole 31.
  • the second direction width of each second contact hole 42 may be equal to or greater than the second direction width of each first contact hole 31. That is, the second direction width of each second contact hole 42 may be equal to the second direction width of each first contact hole 31, or may exceed the second direction width of each first contact hole 31. .
  • the inner wall surface of each second contact hole 42 is the inner wall surface of the corresponding first contact hole 31. May be surrounded by
  • the arrangement of the plurality of second contact holes 42 is optional, and is adjusted according to the arrangement of the first contact holes 31.
  • the plurality of second contact holes 42 may be formed at equal intervals along the second direction Y.
  • the plurality of second contact holes 42 may be formed at unequal intervals along the second direction Y.
  • An emitter main surface electrode layer 43 as a first main surface electrode layer is formed on the interlayer insulating layer 41.
  • the emitter main surface electrode layer 43 enters the second contact hole 42 and the first contact hole 31 (that is, the emitter contact holes 31 and 42) from above the interlayer insulating layer 41.
  • the emitter main surface electrode layer 43 may have a stacked structure including the first electrode layer 44 and the second electrode layer 45 stacked in this order from the interlayer insulating layer 41 side.
  • the first electrode layer 44 forms a base layer of the second electrode layer 45.
  • the first electrode layer 44 is formed as a barrier electrode layer that suppresses the diffusion of the second electrode layer 45.
  • the first electrode layer 44 is formed in a film shape along the main surface of the interlayer insulating layer 41.
  • the first electrode layer 44 is in the emitter contact holes 31 and 42.
  • the first electrode layer 44 is formed in a film shape in the emitter contact holes 31 and 42.
  • the first electrode layer 44 defines a concave space in the emitter contact holes 31 and 42.
  • the first electrode layer 44 is connected to the body region 8, the emitter region 25 and the contact region 36 in the emitter contact holes 31 and 42.
  • the first electrode layer 44 may have a stacked structure including a titanium layer and a titanium nitride layer stacked in this order from the first major surface 3 side.
  • the first electrode layer 44 may have a single-layer structure including a titanium layer or a titanium nitride layer.
  • the second electrode layer 45 is formed in a film shape on the first electrode layer 44.
  • the second electrode layer 45 is in the concave space partitioned by the first electrode layer 44 in the emitter contact holes 31 and 42.
  • the second electrode layer 45 is electrically connected to the body region 8, the emitter region 25 and the contact region 36 via the first electrode layer 44.
  • the second electrode layer 45 may include a tungsten layer.
  • the portion of the emitter major surface electrode layer 43 which covers the major surface of the interlayer insulating layer 41 may be formed of a third electrode layer containing a conductive material different from that of the second electrode layer 45.
  • the third electrode layer is formed on the interlayer insulating layer 41 so as to cover the second electrode layer 45.
  • the third electrode layer may contain at least one of nickel, palladium, aluminum, copper, an aluminum alloy and a copper alloy.
  • the third electrode layer is made of at least one of an Al-Si-Cu (aluminum-silicon-copper) alloy, an Al-Si (aluminum-silicon) alloy and an Al-Cu (aluminum-copper) alloy as an example of an aluminum alloy. May be included respectively.
  • the third electrode layer is preferably made of a conductive material containing aluminum as a main component.
  • a plurality of emitter contact electrode layers 51 are formed by portions of the emitter main surface electrode layer 43 located in the plurality of first contact holes 31.
  • a structure is formed in which the plurality of emitter contact electrode layers 51 are embedded in the surface layer portion of the semiconductor layer 2.
  • the plurality of emitter contact electrode layers 51 respectively have an arrangement and a shape corresponding to the arrangement and the shape of the plurality of first contact holes 31. That is, the plurality of emitter contact electrode layers 51 are formed at intervals along the second direction Y, and are respectively formed in a strip extending along the first direction X.
  • the second direction width of each emitter contact electrode layer 51 is smaller than the second direction width of the gate trench 12.
  • the first direction width of each emitter contact electrode layer 51 is larger than the first direction width of the gate trench 12.
  • Each emitter contact electrode layer 51 is drawn from the inward region of the corresponding gate buried insulating layer 16 through the side wall of the gate trench 12 to the surface layer portion of the first major surface 3. Each emitter contact electrode layer 51 penetrates the side wall on one side and the other side of the gate trench 12 from the inward region of the gate buried insulating layer 16 in the first direction X in this embodiment.
  • the second direction width of each emitter contact electrode layer 51 is smaller than the second direction width of the corresponding gate embedded insulating layer 16.
  • Each emitter contact electrode layer 51 further includes a lead-out portion 52 drawn from the sidewall on one side of the gate trench 12 toward the emitter trench 17.
  • Each lead portion 52 penetrates the side wall of the emitter trench 17 from the surface layer portion of the first main surface 3 and reaches the inside of the emitter trench 17.
  • Each lead-out portion 52 penetrates the sidewall on one side and the sidewall on the other side of the emitter trench 17 in the first direction X in this configuration.
  • Each emitter contact electrode layer 51 has a first intersecting region 53 intersecting with the gate electrode layer 14 in a plan view. Each emitter contact electrode layer 51 is opposed to the gate electrode layer 14 with the gate embedded insulating layer 16 interposed therebetween in the first intersection region 53 in the normal direction Z and the second direction Y. Each emitter contact electrode layer 51 is insulated from the gate electrode layer 14 by the gate embedded insulating layer 16.
  • Each emitter contact electrode layer 51 has a second intersection region 54 intersecting with the emitter electrode layer 19 in plan view. In the second intersection region 54, each emitter contact electrode layer 51 faces the emitter electrode layer 19 with the emitter buried insulating layer 21 interposed therebetween in the normal direction Z. Each emitter contact electrode layer 51 is insulated from the emitter electrode layer 19 by the emitter embedded insulating layer 21.
  • Each emitter contact electrode layer 51 has a connection region 55 connecting the first intersection region 53 and the second intersection region 54 in the region between the gate trench 12 and the emitter trench 17 in plan view. In connection region 55, each emitter contact electrode layer 51 is connected to body region 8, emitter region 25 and contact region 36.
  • the thickness of gate embedded insulating layer 16 interposed between each emitter contact electrode layer 51 and gate electrode layer 14 is equal to that between each emitter contact electrode layer 51 and emitter electrode layer 19.
  • the thickness may be substantially equal to the thickness of the buried insulating layer 21.
  • a collector electrode layer 61 as a second main surface electrode layer is formed on the second main surface 4 of the semiconductor layer 2.
  • Collector electrode layer 61 is connected to collector region 5.
  • a gate main surface electrode layer having a structure similar to that of the emitter main surface electrode layer 43 may be formed on the interlayer insulating layer 41.
  • the gate main surface electrode layer may be electrically connected to gate electrode layer 14 through a gate contact hole formed in interlayer insulating layer 41.
  • FIG. 7 is a cross-sectional perspective view showing a partial region of the semiconductor device 62 according to the reference example, with the structure on the first major surface 3 removed.
  • the same reference numerals are assigned to the structure corresponding to the semiconductor device 1 and the description is omitted.
  • the semiconductor device 62 includes a contact hole 63 and an emitter contact electrode layer 64 instead of the first contact hole 31 and the emitter contact electrode layer 51.
  • the contact hole 63 is formed in a region between the gate trench 12 and the emitter trench 17 in the surface layer portion of the first main surface 3.
  • the contact hole 63 is formed spaced apart from the gate trench 12 and the emitter trench 17.
  • the contact holes 63 are formed in a strip shape extending along the second direction Y in plan view.
  • Emitter contact electrode layer 64 is embedded in contact hole 63.
  • the first direction width PA of the contact hole 63 exceeds 0.2 ⁇ m.
  • the pitch PB between the contact hole 63 and the gate trench 12 exceeds 0.2 ⁇ m.
  • the pitch PC between the contact hole 63 and the emitter trench 17 exceeds 0.2 ⁇ m. That is, the trench pitch PX between the gate trench 12 and the emitter trench 17 exceeds 0.6 ⁇ m.
  • the pitch PB and the pitch PC are generally set in consideration of the dimensional tolerance of the emitter contact electrode layer 64.
  • the trench pitch PX is set to a predetermined value exceeding 0.6 ⁇ m in accordance with the dimensional tolerance of the emitter contact electrode layer 64. Therefore, in the semiconductor device 62 according to the reference example, the trench pitch PX can not be less than 0.6 ⁇ m.
  • the emitter contact electrode layer 51 has a structure in which the gate electrode layer 14 intersects the gate buried insulating layer 16 in the surface layer portion of the first major surface 3.
  • the limitation due to the dimensional tolerance of the emitter contact electrode layer 51 can be relaxed.
  • the trench pitch P0 between the gate trench 12 and the emitter trench 17 can be narrowed.
  • the trench pitch P0 of 0.2 ⁇ m or more and 0.4 ⁇ m or less (for example, about 0.25 ⁇ m) can be realized.
  • the semiconductor device 1 that can contribute to miniaturization can be provided.
  • the gate trench 12 and the emitter trench 17 can be narrowed in pitch, the hole accumulation effect between the gate trench 12 and the emitter trench 17 can be enhanced. Thereby, the electrical characteristics shown in FIGS. 8 and 9 can be obtained.
  • FIG. 8 is a graph showing the current-voltage characteristics determined by simulation.
  • the vertical axis is the collector current IC [A]
  • the horizontal axis is the collector-emitter voltage VCE [V].
  • the first characteristic L1 and the second characteristic L2 are shown in FIG.
  • the first characteristic L1 indicates the characteristic of the semiconductor device 62 according to the reference example.
  • the second characteristic L2 indicates the characteristic of the semiconductor device 1. Both the first characteristic L1 and the second characteristic L2 show current-voltage characteristics when the collector-emitter voltage VCE is changed from 0V to 2V.
  • the collector-emitter voltage VCE when the collector current IC is 200A, 400A, 600A and 800A is 0.96V, 1.22V, 1 respectively. It was .42V and 1.61V.
  • collector-emitter voltage VCE when collector current IC is 200 A, 400 A, 600 A and 800 A is 0.86 V, 1.06 V, 1.22 V and 1 respectively. It was .37V.
  • the collector-emitter voltage VCE required for the rise can be reduced as compared to the semiconductor device 62 according to the reference example, so that the switching speed can be improved.
  • FIG. 9 is a graph in which the collector peak current ICP is obtained by simulation.
  • the vertical axis is the collector current IC [A]
  • the horizontal axis is the collector-emitter voltage VCE [V].
  • a first characteristic L11 and a second characteristic L12 are shown in FIG.
  • the first characteristic L11 indicates the current-voltage characteristic of the semiconductor device 62 according to the reference example.
  • the second characteristic L12 indicates the current-voltage characteristic of the semiconductor device 1. Both the first characteristic L11 and the second characteristic L12 show the characteristics when the collector-emitter voltage VCE is changed from 0V to 15V.
  • the collector peak current ICP exceeds 5000 A when the collector-emitter voltage VCE is 10 V or more and 15 V or less.
  • the collector peak current ICP is less than 5000 A (4500 A or more and less than 5000 A) when the collector-emitter voltage VCE is 10 V or more and 15 V or less.
  • the collector peak current ICP can be reduced as compared to the semiconductor device 62 according to the reference example, so that it has been found that the short circuit tolerance can be improved.
  • 10A to 10N are cross-sectional perspective views for describing an example of a method of manufacturing the semiconductor device 1.
  • 10A to 10N are cross-sectional perspective views of a portion corresponding to FIG.
  • n -- type semiconductor layer 2 is prepared.
  • a p-type collector region 5 and an n-type charge storage region 6 are formed.
  • Collector region 5 is formed by the introduction of a p-type impurity into second main surface 4 of semiconductor layer 2.
  • Collector region 5 may be formed in the surface layer portion of second main surface 4 of semiconductor layer 2 by an ion implantation method through an ion implantation mask (not shown).
  • the charge storage region 6 is formed by introducing an n-type impurity into the first major surface 3.
  • the charge storage region 6 may be formed in the surface layer portion of the first major surface 3 by ion implantation through an ion implantation mask (not shown).
  • a mask 71 having a predetermined pattern is formed on first main surface 3.
  • the mask 71 has a plurality of openings 72 which expose the regions where the gate trenches 12 and the emitter trenches 17 are to be formed.
  • unnecessary portions of semiconductor layer 2 are removed from first main surface 3.
  • the unnecessary portion of the semiconductor layer 2 may be removed by an etching method (for example, a wet etching method) through the mask 71. Thereby, the gate trench 12 and the emitter trench 17 are formed. Thereafter, the mask 71 is removed.
  • base insulating layer 73 serving as a base of gate insulating layer 13 and emitter insulating layer 18 is formed to cover first main surface 3.
  • Base insulating layer 73 may be formed by an oxidation method on first main surface 3.
  • the oxidation treatment method may be a thermal oxidation treatment method or a wet oxidation treatment method.
  • the base insulating layer 73 may contain silicon oxide.
  • the base insulating layer 73 may be formed by a chemical vapor deposition (CVD) method instead of the oxidation treatment method.
  • a first base conductive layer 74 serving as a base of gate electrode layer 14 and emitter electrode layer 19 is formed on first main surface 3.
  • the first base conductor layer 74 may be a conductive polysilicon layer.
  • the first base conductor layer 74 may be formed by a CVD method.
  • the CVD method may be LP-CVD (Low Pressure-CVD) method.
  • Unwanted portions of the first base conductor layer 74 are removed. Unwanted portions of the first base conductive layer 74 are removed at least until the base insulating layer 73 is exposed. Unwanted portions of the first base conductive layer 74 may be removed by an etching method (for example, a wet etching method).
  • Unnecessary portions of the first base conductive layer 74 are removed by etching (for example, wet etching) after the main surface of the first base conductive layer 74 is planarized by CMP (Chemical Mechanical Polishing). It is also good.
  • a mask 75 having a predetermined pattern is formed on first main surface 3.
  • the mask 75 has a plurality of openings 76 for exposing the area where the gate buried hole 15 and the emitter buried hole 20 are to be formed.
  • gate buried hole 15 and the emitter buried hole 20 may be separately formed through different masks (not shown). That is, the gate buried holes 15 and the emitter buried holes 20 having different depths may be formed.
  • a base insulating layer 77 to be a base of gate embedded insulating layer 16 and emitter embedded insulating layer 21 is formed on first main surface 3.
  • the base insulating layer 77 may contain silicon oxide.
  • the base insulating layer 77 may be formed by a CVD method.
  • the CVD method may be an LP-CVD method.
  • the portion of the insulating base layer 73 covering the first major surface 3 is also removed. Thereby, gate insulating layer 13 and emitter insulating layer 18 are formed. Also, thereby, the trench gate electrode structure 10 and the trench emitter electrode structure 11 are formed.
  • Body region 8 is formed by the introduction of a p-type impurity to first main surface 3.
  • Body region 8 may be formed in the surface layer portion of first main surface 3 by ion implantation through an ion implantation mask (not shown).
  • Emitter region 25 is formed by introducing an n-type impurity into first main surface 3.
  • Emitter region 25 may be formed in the surface layer portion of first main surface 3 by ion implantation through an ion implantation mask (not shown).
  • interlayer insulating layer 41 is formed on first main surface 3.
  • Interlayer insulating layer 41 is formed on first main surface 3 to cover trench gate electrode structure 10 and trench emitter electrode structure 11.
  • This step may include the step of forming a BPSG film (for example, 5000 ⁇ ) and a PSG film (for example, 4000 ⁇ ) in this order from the top of the first major surface 3 by the CVD method.
  • a mask 78 having a predetermined pattern is formed on interlayer insulating layer 41.
  • the mask 78 has a plurality of openings 79 for exposing areas where the first contact holes 31 and the second contact holes 42 are to be formed.
  • unnecessary portions of interlayer insulating layer 41, unnecessary portions of gate embedded insulating layer 16, and unnecessary portions of emitter embedded insulating layer 21 are removed.
  • Unwanted portions such as the interlayer insulating layer 41 may be removed by an etching method (for example, dry etching method) through the mask 78.
  • unnecessary portions such as the interlayer insulating layer 41 and the like are removed, unnecessary portions of the semiconductor layer 2 are removed. Unwanted portions of the semiconductor layer 2 may be removed by an etching method (eg, dry etching method) through the mask 78.
  • an etching method eg, dry etching method
  • the first contact hole 31 is formed in the first main surface 3, and the second contact hole 42 communicating with the first contact hole 31 is formed in the interlayer insulating layer 41. Thereafter, the mask 78 is removed.
  • a contact region 36 is formed in the surface layer portion of the first major surface 3. More specifically, contact region 36 is formed in the surface layer portion of body region 8 along the bottom wall of first contact hole 31. The contact region 36 may be formed in the region along the side wall and bottom wall of the first contact hole 31.
  • the contact region 36 is formed by the introduction of a p-type impurity into the first contact hole 31.
  • the contact region 36 may be introduced into the first contact hole 31 by ion implantation through an ion implantation mask (not shown). Thereby, the contact region 36 along the bottom wall of the first contact hole 31 is formed.
  • the contact region 36 may be formed by introducing a p-type impurity into the first major surface 3 in the process of FIG. 10J.
  • the contact region 36 may be formed in the surface layer portion of the first major surface 3 by ion implantation through an ion implantation mask (not shown). Also in this step, the contact region 36 along the bottom wall of the first contact hole 31 is formed.
  • an emitter main surface electrode layer 43 is formed on interlayer insulating layer 41.
  • This step includes the step of forming the first electrode layer 44 and the second electrode layer 45 on the interlayer insulating layer 41 in this order.
  • the step of forming the first electrode layer 44 includes the step of forming a titanium layer and a titanium nitride layer in this order on the interlayer insulating layer 41.
  • the titanium layer and the titanium nitride layer may be formed by sputtering or CVD, respectively.
  • the step of forming the second electrode layer 45 includes the step of forming a tungsten layer on the first electrode layer 44.
  • the tungsten layer may be formed by a CVD method.
  • the emitter main surface electrode layer 43 is formed on the interlayer insulating layer 41.
  • the emitter contact electrode layer 51 is formed by the portion of the emitter principal surface electrode layer 43 that has entered the first contact hole 31.
  • a collector electrode layer 61 is formed on the second major surface 4 of the semiconductor layer 2.
  • the semiconductor device 1 is formed through the steps including the above.
  • FIG. 11 is a cross-sectional perspective view showing a partial region of the semiconductor device 81 according to the second embodiment of the present invention from which the structure on the first major surface 3 is removed.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description is omitted.
  • each first contact hole 31 intersects only the gate trench 12 in a plan view in this configuration.
  • the lead portion 32 of each first contact hole 31 is formed spaced apart from the emitter trench 17. That is, the lead portion 32 does not reach the emitter trench 17.
  • Each emitter contact electrode layer 51 intersects only the gate trench 12 in plan view in this form.
  • the lead portion 52 of each emitter contact electrode layer 51 is formed at a distance from the emitter trench 17. That is, the lead portion 52 does not reach the emitter trench 17.
  • the semiconductor device 81 As described above, also by the semiconductor device 81, the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the semiconductor device 81 can be manufactured only by changing the layout of each mask in the method of manufacturing the semiconductor device 1.
  • FIG. 12 is a cross-sectional perspective view showing a partial region of a semiconductor device 91 according to the third embodiment of the present invention from which the structure on the first major surface 3 is removed.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description is omitted.
  • the plurality of first contact holes 31 include, in this embodiment, first contact holes 92A and first contact holes 92B.
  • the first contact hole 92A intersects only the gate trench 12 in plan view.
  • the first contact hole 92B intersects only the emitter trench 17 in a plan view.
  • the plurality of emitter contact electrode layers 51 include an emitter contact electrode layer 93A and an emitter contact electrode layer 93B.
  • Emitter contact electrode layer 93A is embedded in first contact hole 92A.
  • Emitter contact electrode layer 93A intersects only gate trench 12 in plan view.
  • Emitter contact electrode layer 93B is embedded in first contact hole 92B.
  • the emitter contact electrode layer 93B intersects only the emitter trench 17 in plan view.
  • the semiconductor device 91 As described above, also by the semiconductor device 91, the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the semiconductor device 91 can be manufactured only by changing the layout of each mask in the method of manufacturing the semiconductor device 1.
  • FIG. 13 is a cross-sectional perspective view showing a partial region of the semiconductor device 101 according to the fourth embodiment of the present invention from which the structure on the first major surface 3 is removed.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description is omitted.
  • semiconductor device 101 includes a trench emitter electrode structure 102 instead of trench emitter electrode structure 11.
  • the trench emitter electrode structure 102 has the same structure as the trench gate electrode structure 10.
  • the trench emitter electrode structure 102 includes an emitter trench 103, an emitter insulating layer 104, an emitter electrode layer 105, a plurality of emitter buried holes 106, and a plurality of emitter buried insulating layers 107.
  • Emitter trench 103, emitter insulating layer 104, emitter electrode layer 105, emitter embedded hole 106 and emitter embedded insulating layer 107 are respectively gate trench 12, gate insulating layer 13, gate electrode layer 14, gate embedded hole 15 and gate embedded insulation. It has the same structure as layer 16. A detailed description of the trench emitter electrode structure 102 is omitted.
  • Each first contact hole 31 has a first intersection region 108 intersecting with the gate electrode layer 14 in a plan view in this form.
  • the side wall and bottom wall of each first contact hole 31 are partitioned by the gate embedded insulating layer 16.
  • Each first contact hole 31 has a second intersection region 109 intersecting with the emitter electrode layer 105 in a plan view.
  • the side wall and the bottom wall of each first contact hole 31 are partitioned by the emitter buried insulating layer 107.
  • Each first contact hole 31 has a connection region 110 connecting the first intersection region 108 and the second intersection region 109 in a region between the gate trench 12 and the emitter trench 17 in plan view.
  • the connection region 110 the side wall and the bottom wall of each first contact hole 31 are partitioned by the semiconductor layer 2.
  • each first contact hole 31 The side walls of each first contact hole 31 are formed flush in the first intersection area 108, the second intersection area 109, and the connection area 110.
  • the bottom wall of each first contact hole 31 is formed flush in the first intersection area 108, the second intersection area 109 and the connection area 110.
  • Each emitter contact electrode layer 51 has a first intersecting region 111 intersecting with the gate electrode layer 14 in a plan view in this form. Each emitter contact electrode layer 51 is opposed to the gate electrode layer 14 with the gate embedded insulating layer 16 interposed therebetween in the first intersection region 111 in the normal direction Z and the second direction Y. Each emitter contact electrode layer 51 is insulated from the gate electrode layer 14 by the gate embedded insulating layer 16.
  • Each emitter contact electrode layer 51 has a second intersection region 112 intersecting with the emitter electrode layer 105 in plan view. In the second intersection region 112, each emitter contact electrode layer 51 is opposed to the emitter electrode layer 105 with the emitter buried insulating layer 107 interposed therebetween in the normal direction Z and the second direction Y. Each emitter contact electrode layer 51 is insulated from the emitter electrode layer 105 by the emitter embedded insulating layer 107.
  • Each emitter contact electrode layer 51 has a connection region 113 connecting the first intersection region 111 and the second intersection region 112 in the region between the gate trench 12 and the emitter trench 17 in plan view. In connection region 113, each emitter contact electrode layer 51 is connected to body region 8, emitter region 25 and contact region 36.
  • the semiconductor device 101 can be manufactured only by changing the layout of each mask in the method of manufacturing the semiconductor device 1.
  • FIG. 14 is a cross-sectional perspective view showing a partial region of the semiconductor device 121 according to the fifth embodiment of the present invention from which the structure on the first major surface 3 is removed.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 101, and the description thereof is omitted.
  • each first contact hole 31 intersects only the gate trench 12 in plan view in this configuration.
  • the lead portion 32 of each first contact hole 31 is formed spaced apart from the emitter trench 17. That is, the lead portion 32 does not reach the emitter trench 17.
  • Each emitter contact electrode layer 51 intersects only the gate trench 12 in plan view in this form.
  • the lead portion 52 of each emitter contact electrode layer 51 is formed at a distance from the emitter trench 17. That is, the lead portion 52 does not reach the emitter trench 17.
  • the trench emitter electrode structure 102 does not necessarily have to include the emitter buried hole 106 and the emitter buried insulating layer 107.
  • the semiconductor device 121 can be manufactured only by changing the layout of each mask in the method of manufacturing the semiconductor device 1.
  • FIG. 15 is a cross-sectional perspective view showing a partial region of the semiconductor device 131 according to the sixth embodiment of the present invention from which the structure on the first major surface 3 is removed.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 101, and the description thereof is omitted.
  • the plurality of first contact holes 31 in this form include a first contact hole 132A and a first contact hole 132B.
  • the first contact hole 132A intersects only the gate trench 12 in plan view.
  • the first contact hole 132B intersects only the emitter trench 17 in plan view.
  • the plurality of emitter contact electrode layers 51 include emitter contact electrode layer 133A and emitter contact electrode layer 133B.
  • the emitter contact electrode layer 133A is embedded in the first contact hole 132A.
  • the emitter contact electrode layer 133A intersects only the gate trench 12 in plan view.
  • the emitter contact electrode layer 133B is embedded in the first contact hole 132B.
  • the emitter contact electrode layer 133B intersects only the emitter trench 17 in plan view.
  • the semiconductor device 131 As described above, also by the semiconductor device 131, the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the semiconductor device 131 can be manufactured only by changing the layout of each mask in the method of manufacturing the semiconductor device 1.
  • FIG. 16 is a cross-sectional perspective view showing a partial region of the semiconductor device 141 according to the seventh embodiment of the present invention from which the structure on the first major surface 3 is removed.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description is omitted.
  • semiconductor device 141 includes a second trench gate electrode structure 142 instead of trench emitter electrode structure 11.
  • the second trench gate electrode structure 142 has the same structure as the trench gate electrode structure 10.
  • the second trench gate electrode structure 142 includes a second gate trench 143, a second gate insulating layer 144, a second gate electrode layer 145, a plurality of second gate buried holes 146, and a plurality of second gate burieds.
  • the insulating layer 147 is included.
  • the second gate electrode layer 145 has the same potential as the gate electrode layer 14.
  • the second gate trench 143, the second gate insulating layer 144, the second gate electrode layer 145, the second gate embedded hole 146 and the second gate embedded insulating layer 147 are respectively the gate trench 12, the gate insulating layer 13, and the gate electrode layer. 14 has the same structure as the gate buried hole 15 and the gate buried insulating layer 16. The specific description of the second trench gate electrode structure 142 is omitted.
  • an n + -type emitter region 25 is formed in a region along the sidewall of the second gate trench 143.
  • a plurality of emitter regions 25 are formed along the sidewall on one side and the sidewall on the other side of the second gate trench 143 in the first direction X.
  • the plurality of emitter regions 25 are each formed in a strip extending along the second direction Y.
  • Emitter region 25 formed along the sidewall of gate trench 12 is integrally formed with emitter region 25 formed along the sidewall of second gate trench 143 in this embodiment. That is, the emitter region 25 is shared by the gate trench 12 and the second gate trench 143 in the region between the gate trench 12 and the second gate trench 143.
  • Each first contact hole 31 has a first intersection region 148 which intersects the gate electrode layer 14 in a plan view.
  • first intersection region 148 the side wall and the bottom wall of each first contact hole 31 are partitioned by the gate embedded insulating layer 16.
  • Each first contact hole 31 has a second intersection region 149 that intersects the second gate electrode layer 145 in plan view.
  • the side wall and bottom wall of each first contact hole 31 are partitioned by the second gate buried insulating layer 147.
  • Each first contact hole 31 has a connection region 150 connecting the first crossing region 148 and the second crossing region 149 in the region between the gate trench 12 and the second gate trench 143 in a plan view.
  • the connection region 150 the side wall and the bottom wall of each first contact hole 31 are partitioned by the semiconductor layer 2.
  • the side walls of the respective first contact holes 31 are formed flush in the first intersection region 148, the second intersection region 149 and the connection region 150.
  • the bottom wall of each first contact hole 31 is formed flush in the first intersection region 148, the second intersection region 149 and the connection region 150.
  • Each emitter contact electrode layer 51 has a first intersecting region 151 which intersects with the gate electrode layer 14 in a plan view in this form. Each emitter contact electrode layer 51 is opposed to the gate electrode layer 14 with the gate embedded insulating layer 16 interposed therebetween in the normal direction Z and the second direction Y in the first intersection region 151. Each emitter contact electrode layer 51 is insulated from the gate electrode layer 14 by the gate embedded insulating layer 16.
  • Each emitter contact electrode layer 51 has a second intersection region 152 intersecting with the second gate electrode layer 145 in plan view. In the second intersection region 152, the emitter contact electrode layers 51 face the second gate electrode layer 145 with the second gate buried insulating layer 147 interposed therebetween in the normal direction Z and the second direction Y. Each emitter contact electrode layer 51 is insulated from the second gate electrode layer 145 by the second gate embedded insulating layer 147.
  • Each emitter contact electrode layer 51 has a connection region 153 connecting the first intersection region 151 and the second intersection region 152 in the region between the gate trench 12 and the second gate trench 143 in plan view. In connection region 153, each emitter contact electrode layer 51 is connected to body region 8, emitter region 25 and contact region 36.
  • the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the semiconductor device 141 can be manufactured only by changing the layout of each mask in the method of manufacturing the semiconductor device 1.
  • FIG. 17 is a cross-sectional perspective view showing a partial region of a semiconductor device 161 according to the eighth embodiment of the present invention from which the structure on the first major surface 3 is removed.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 141, and the description will be omitted.
  • the plurality of first contact holes 31 include, in this embodiment, first contact holes 162A and first contact holes 162B.
  • the first contact hole 162A intersects only the gate trench 12 in plan view.
  • the first contact hole 162B intersects only the second gate trench 143 in plan view.
  • the plurality of emitter contact electrode layers 51 in this embodiment include an emitter contact electrode layer 163A and an emitter contact electrode layer 163B.
  • the emitter contact electrode layer 163A is embedded in the first contact hole 162A.
  • the emitter contact electrode layer 163A intersects only the gate trench 12 in plan view.
  • the emitter contact electrode layer 163B is embedded in the first contact hole 162B.
  • the emitter contact electrode layer 163B intersects only the second gate trench 143 in plan view.
  • the semiconductor device 161 As described above, also by the semiconductor device 161, the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the semiconductor device 161 can be manufactured only by changing the layout of each mask in the method of manufacturing the semiconductor device 1.
  • FIG. 18 is a cross-sectional perspective view showing a partial region of a semiconductor device 171 according to a ninth embodiment of the present invention from which the structure on the first major surface 3 is removed.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description is omitted.
  • a plurality of trench gate electrode structures 10 are formed in this embodiment.
  • the plurality of trench gate electrode structures 10 include, in this embodiment, a first trench gate electrode structure 172 and a second trench gate electrode structure 173 spaced apart from one another.
  • the first trench gate electrode structure 172 and the second trench gate electrode structure 173 are formed at intervals along the first direction X.
  • the first trench gate electrode structure 172 and the second trench gate electrode structure 173 extend in a band shape along the second direction Y in plan view.
  • the trench pitch PT between the first trench gate electrode structure 172 and the second trench gate electrode structure 173 may be 1.6 ⁇ m or more and 4.8 ⁇ m or less.
  • the trench pitch PT may be 1.6 ⁇ m to 2.4 ⁇ m, 2.4 ⁇ m to 3.2 ⁇ m, 3.2 ⁇ m to 4.0 ⁇ m, or 4.0 ⁇ m to 4.8 ⁇ m.
  • the trench pitch PT is preferably 1.5 ⁇ m or more and 3.0 ⁇ m or less (eg, about 2.25 ⁇ m).
  • the first trench gate electrode structure 172 includes a first gate trench 174, a first gate insulating layer 175, a first gate electrode layer 176, a plurality of first gate buried holes 177, and a plurality of first gate buried insulating layers 178.
  • the first gate trench 174, the first gate insulating layer 175, the first gate electrode layer 176, the first gate buried hole 177, and the first gate buried insulating layer 178 respectively correspond to the gate trench 12 according to the first embodiment, and the gate insulation.
  • the structure is similar to that of the layer 13, the gate electrode layer 14, the gate buried hole 15 and the gate buried insulating layer 16.
  • a detailed description of the first trench gate electrode structure 172 will be omitted.
  • the second trench gate electrode structure 173 includes a second gate trench 184, a second gate insulating layer 185, a second gate electrode layer 186, a plurality of second gate buried holes 187, and a plurality of second gate buried insulating layers 188.
  • the second gate trench 184, the second gate insulating layer 185, the second gate electrode layer 186, the second gate buried hole 187, and the second gate buried insulating layer 188 respectively correspond to the gate trench 12 according to the first embodiment, and the gate insulation.
  • the structure is similar to that of the layer 13, the gate electrode layer 14, the gate buried hole 15 and the gate buried insulating layer 16.
  • the specific description of the second trench gate electrode structure 173 will be omitted.
  • a plurality of (two or more) trench emitter electrode structures 11 are formed in the region between the first trench gate electrode structure 172 and the second trench gate electrode structure 173 in the surface layer portion of the first major surface 3.
  • the plurality of trench emitter electrode structures 11 include, in this embodiment, a first trench emitter electrode structure 191 and a second trench emitter electrode structure 192 spaced apart from one another.
  • Only one trench emitter electrode structure may be formed in the region between the first trench gate electrode structure 172 and the second trench gate electrode structure 173.
  • four or more trench emitter electrode structures 11 may be formed in the region between the first trench gate electrode structure 172 and the second trench gate electrode structure 173.
  • the first trench emitter electrode structure 191 and the second trench emitter electrode structure 192 are formed at intervals along the first direction X.
  • the first trench emitter electrode structure 191 and the second trench emitter electrode structure 192 extend in a band shape along the second direction Y in plan view.
  • the first trench emitter electrode structure 191 includes a first emitter trench 193, a first emitter insulating layer 194, a first emitter electrode layer 195, a first emitter buried hole 196, and a first emitter buried insulating layer 197.
  • the first emitter trench 193, the first emitter insulating layer 194, the first emitter electrode layer 195, the first emitter buried hole 196 and the first emitter buried insulating layer 197 respectively correspond to the emitter trench 17 according to the first embodiment, the emitter insulation It has the same structure as the layer 18, the emitter electrode layer 19, the emitter buried hole 20 and the emitter buried insulating layer 21. A detailed description of the first trench emitter electrode structure 191 will be omitted.
  • the second trench emitter electrode structure 192 includes a second emitter trench 203, a second emitter insulating layer 204, a second emitter electrode layer 205, a second emitter buried hole 206 and a second emitter buried insulating layer 207.
  • the second emitter trench 203, the second emitter insulating layer 204, the second emitter electrode layer 205, the second emitter buried hole 206, and the second emitter buried insulating layer 207 respectively correspond to the emitter trench 17 according to the first embodiment, the emitter insulation It has the same structure as the layer 18, the emitter electrode layer 19, the emitter buried hole 20 and the emitter buried insulating layer 21.
  • the specific description of the second trench emitter electrode structure 192 is omitted.
  • the first trench pitch P1 between the first trench gate electrode structure 172 and the first trench emitter electrode structure 191 may be 0.1 ⁇ m to less than 0.6 ⁇ m.
  • the first trench pitch P1 is 0.1 ⁇ m to 0.2 ⁇ m, 0.2 ⁇ m to 0.3 ⁇ m, 0.3 ⁇ m to 0.4 ⁇ m, 0.4 ⁇ m to 0.5 ⁇ m, or 0.5 ⁇ m to 0 It may be less than 6 ⁇ m.
  • the first trench pitch P1 is preferably 0.2 ⁇ m or more and 0.4 ⁇ m or less (for example, about 0.25 ⁇ m).
  • the second trench pitch P2 between the first trench emitter electrode structure 191 and the second trench emitter electrode structure 192 may be 0.1 ⁇ m or more and less than 0.6 ⁇ m.
  • the second trench pitch P2 is 0.1 ⁇ m to 0.2 ⁇ m, 0.2 ⁇ m to 0.3 ⁇ m, 0.3 ⁇ m to 0.4 ⁇ m, 0.4 ⁇ m to 0.5 ⁇ m, or 0.5 ⁇ m to 0 It may be less than 6 ⁇ m.
  • the second trench pitch P2 is preferably 0.2 ⁇ m or more and 0.4 ⁇ m or less (for example, about 0.25 ⁇ m).
  • the third trench pitch P3 between the second trench gate electrode structure 173 and the second trench emitter electrode structure 192 may be 0.1 ⁇ m or more and less than 0.6 ⁇ m.
  • the third trench pitch P3 is 0.1 ⁇ m to 0.2 ⁇ m, 0.2 ⁇ m to 0.3 ⁇ m, 0.3 ⁇ m to 0.4 ⁇ m, 0.4 ⁇ m to 0.5 ⁇ m, or 0.5 ⁇ m to 0 It may be less than 6 ⁇ m.
  • the third trench pitch P3 is preferably 0.2 ⁇ m or more and 0.4 ⁇ m or less (for example, about 0.25 ⁇ m).
  • Emitter region 25 is not formed in a region between first trench emitter electrode structure 191 and second trench emitter electrode structure 192 in the surface layer portion of first main surface 3.
  • a p-type impurity region 208 is formed in the region between the first trench emitter electrode structure 191 and the second trench emitter electrode structure 192 in the surface layer portion of the first major surface 3.
  • Impurity region 208 is exposed from the side wall of first emitter trench 193 and the side wall of second emitter trench 203. Impurity region 208 is formed in the surface layer portion of charge storage region 6. Impurity region 208 is exposed from first main surface 3. Impurity region 208 is formed to a depth equal to that of body region 8. Impurity region 208 has a p-type impurity concentration equal to the p-type impurity concentration of body region 8. Impurity region 208 has an electrical property different from that of body region 8 in that it is not electrically connected to emitter region 25.
  • the plurality of first contact holes 31 are formed at intervals along the second direction Y in plan view, and extend in a band shape along the first direction X, respectively.
  • Each first contact hole 31 intersects with the first trench gate electrode structure 172, the first trench emitter electrode structure 191, the second trench emitter electrode structure 192, and the second trench gate electrode structure 173 in this embodiment.
  • the plurality of emitter contact electrode layers 51 are formed at intervals along the second direction Y in plan view, and extend in a band along the first direction X, respectively.
  • Each emitter contact electrode layer 51 intersects with the first trench gate electrode structure 172, the first trench emitter electrode structure 191, the second trench emitter electrode structure 192, and the second trench gate electrode structure 173 in this embodiment.
  • Each emitter contact electrode layer 51 is connected to the body region 8, the emitter region 25, the contact region 36 and the impurity region 208 at a portion in contact with the semiconductor layer 2.
  • the semiconductor device 171 As described above, also by the semiconductor device 171, the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the semiconductor device 171 can be manufactured only by changing the layout of each mask in the method of manufacturing the semiconductor device 1.
  • FIG. 19 is a cross-sectional perspective view showing a partial region of the semiconductor device 211 according to the tenth embodiment of the present invention from which the structure on the first major surface 3 is removed.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 171, and the description thereof is omitted.
  • the plurality of first contact holes 31 in this embodiment include a plurality of first contact holes 212A and a plurality of first contact holes 212B.
  • the plurality of first contact holes 212A are formed at intervals along the first gate trench 174 (second direction Y) in plan view.
  • Each of the plurality of first contact holes 212A intersects only the first gate trench 174 in a plan view.
  • the plurality of first contact holes 212B are formed at intervals along the second gate trench 184 (second direction Y) in plan view. In this embodiment, the plurality of first contact holes 212B are opposed to the corresponding first contact holes 212A along the first direction X. Each of the plurality of first contact holes 212A intersects only the second gate trench 184 in plan view.
  • the plurality of emitter contact electrode layers 51 includes a plurality of emitter contact electrode layers 213A and a plurality of emitter contact electrode layers 213B in this embodiment.
  • the plurality of emitter contact electrode layers 213A are respectively embedded in the corresponding first contact holes 212A.
  • the plurality of emitter contact electrode layers 213A are formed at intervals along the first gate trench 174 (second direction Y) in plan view.
  • the plurality of emitter contact electrode layers 213A intersect only the first gate trench 174 in plan view.
  • the plurality of emitter contact electrode layers 213B are respectively embedded in the corresponding first contact holes 212B.
  • the plurality of emitter contact electrode layers 213B are formed at intervals along the second gate trench 184 (second direction Y) in plan view.
  • the plurality of emitter contact electrode layers 213B intersect only the second gate trench 184 in plan view. That is, each emitter contact electrode layer 51 is not electrically connected to the impurity region 208 in this form. Impurity region 208 is formed in an electrically floating state.
  • the semiconductor device 211 As described above, also by the semiconductor device 211, the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the semiconductor device 211 can be manufactured only by changing the layout of each mask in the method of manufacturing the semiconductor device 1.
  • FIG. 20 is a cross-sectional perspective view showing a partial region of the semiconductor device 221 according to the eleventh embodiment of the present invention from which the structure on the first major surface 3 is removed.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 171 according to the ninth embodiment, and the description will be omitted.
  • the semiconductor device 171 described above the example in which the p-type collector region 5 is formed in the surface layer portion of the second main surface 4 has been described.
  • an n-type drain region 222 is formed in the surface layer portion of the second main surface 4 instead of the p-type collector region 5.
  • the semiconductor device 221 has a basic form including a trench gate type MISFET (Metal Insulator Semiconductor Field Effect Transistor).
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the semiconductor device 221 can be manufactured only by forming the n-type drain region 222 instead of the p-type collector region 5 in the method of manufacturing the semiconductor device 1 and changing the layout of each mask.
  • drain region 222 is formed can be applied to embodiments other than the ninth embodiment (semiconductor device 171).
  • drain region 222 is applied, "emitter” is read as “source” and “collector” is read as “drain”.
  • FIG. 21 is a cross-sectional perspective view showing a partial region of the semiconductor device 241 according to the twelfth embodiment of the present invention from which the structure on the first major surface 3 is removed.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 171, and the description thereof is omitted.
  • the semiconductor device 241 has a structure in which the semiconductor device 171 (see FIG. 18) according to the ninth embodiment is combined with the semiconductor device 141 (see FIG. 16) according to the seventh embodiment. That is, the semiconductor device 241 does not include the trench emitter electrode structure 11.
  • the semiconductor device 241 has a plurality of trench gate electrode structures 10.
  • the plurality of trench gate electrode structures 10 are formed at intervals along the first direction X. Each of the plurality of trench gate electrode structures 10 extends in a band shape along the second direction Y in plan view.
  • the trench pitch PG between the plurality of trench gate electrode structures 10 may be 0.1 ⁇ m or more and less than 0.6 ⁇ m.
  • Each trench pitch PG is 0.1 ⁇ m to 0.2 ⁇ m, 0.2 ⁇ m to 0.3 ⁇ m, 0.3 ⁇ m to 0.4 ⁇ m, 0.4 ⁇ m to 0.5 ⁇ m, or 0.5 ⁇ m to 0. It may be less than 6 ⁇ m.
  • Each trench pitch PG is preferably 0.2 ⁇ m or more and 0.4 ⁇ m or less (for example, about 0.25 ⁇ m).
  • the plurality of trench pitches PG may be formed to have the same value as each other or may be formed to different values.
  • the plurality of trench gate electrode structures 10 each include a gate trench 12, a gate insulating layer 13, a gate electrode layer 14, a plurality of gate buried holes 15, and a plurality of gate buried insulating layers 16.
  • the description of the gate trench 12, the gate insulating layer 13, the gate electrode layer 14, the plurality of gate buried holes 15, and the plurality of gate buried insulating layers 16 is omitted.
  • the plurality of first contact holes 31 are formed at intervals in the second direction Y in plan view, and extend in a band shape along the first direction X, respectively.
  • the plurality of first contact holes 31 intersect with the plurality of trench gate electrode structures 10 in plan view in this configuration.
  • the plurality of emitter contact electrode layers 51 are formed at intervals in the second direction Y in plan view, and extend in the shape of a band along the first direction X, respectively.
  • the plurality of emitter contact electrode layers 51 cross the plurality of trench gate electrode structures 10 in plan view in this form.
  • Each emitter contact electrode layer 51 is connected to the body region 8, the emitter region 25 and the contact region 36 at a portion in contact with the semiconductor layer 2.
  • the semiconductor device 241 can be manufactured only by changing the layout of each mask in the method of manufacturing the semiconductor device 1.
  • FIG. 22 is a cross-sectional perspective view showing a partial region of a semiconductor device 251 according to a thirteenth embodiment of the present invention.
  • FIG. 23 is a cross-sectional perspective view showing a partial region of semiconductor device 251 shown in FIG. 22 from which the structure on first main surface 3 is removed.
  • FIG. 24 is a plan view of FIG.
  • FIG. 25 is a cross-sectional view taken along the line XXV-XXV shown in FIG.
  • structures corresponding to the structures described for the semiconductor device 211 are assigned the same reference numerals and descriptions thereof will be omitted.
  • the plurality of first contact holes 31 includes a plurality of first contact holes 212A and a plurality of first contact holes 212B, as with the semiconductor device 211.
  • the bottom wall of each first contact hole 212 ⁇ / b> A in this form is raised toward the first main surface 3 and has an uneven shape sunk toward the second main surface 4. It is formed.
  • each first contact hole 212A includes a first region 252 formed in the first gate trench 174, and a second region 253 formed in the semiconductor layer 2.
  • first gate insulating layer 175 and a first gate embedded insulating layer 178 are partitioned by a first gate insulating layer 175 and a first gate embedded insulating layer 178.
  • the bottom wall of the first region 252 is located on the second major surface 4 side with respect to the first major surface 3 in the thickness direction of the semiconductor layer 2. More specifically, the bottom wall of the first region 252 is located in the region between the first major surface 3 and the bottom of the body region 8 in the thickness direction of the semiconductor layer 2.
  • the bottom wall of the first region 252 may be located on the same plane as the first major surface 3. That is, the first contact hole 212A not having the first region 252 may be formed.
  • the sidewall and bottom wall of the second region 253 are partitioned by the semiconductor layer 2 and the trench gate electrode structure 10 (first trench gate electrode structure 172).
  • the sidewalls of the second region 253 may be partitioned by the first gate insulating layer 175 and / or the first gate embedded insulating layer 178.
  • the bottom wall of the second region 253 is located in the region between the bottom wall of the first region 252 and the bottom of the body region 8 in the thickness direction of the semiconductor layer 2. More specifically, the bottom wall of the second region 253 is located in the region between the bottom of the emitter region 25 and the bottom of the body region 8 in the thickness direction of the semiconductor layer 2.
  • each first contact hole 212B in this form is formed into an uneven shape which is raised toward first main surface 3 and sunk toward second main surface 4 It is done. More specifically, each first contact hole 212 B includes a first region 254 formed in the second gate trench 184 and a second region 255 formed in the semiconductor layer 2.
  • the bottom wall of the first region 254 is located on the second major surface 4 side with respect to the first major surface 3 in the thickness direction of the semiconductor layer 2. More specifically, the bottom wall of the first region 254 is located in the region between the first major surface 3 and the bottom of the body region 8 in the thickness direction of the semiconductor layer 2. Of course, the bottom wall of the first region 254 may be located on the same plane as the first major surface 3. That is, the first contact hole 212B not having the first region 254 may be formed.
  • the sidewall and bottom wall of the second region 255 are partitioned by the semiconductor layer 2 and the trench gate electrode structure 10.
  • the sidewalls of the second region 255 may be partitioned by the second gate insulating layer 185 and / or the second gate embedded insulating layer 188.
  • the bottom wall of the second region 255 is located in the region between the bottom wall of the first region 254 and the bottom of the body region 8 in the thickness direction of the semiconductor layer 2. More specifically, the bottom wall of the second region 255 is located in the region between the bottom of the emitter region 25 and the bottom of the body region 8 in the thickness direction of the semiconductor layer 2.
  • the plurality of first contact holes 31 can be manufactured only by changing the layout of the masks and the etching conditions in the method of manufacturing the semiconductor device 1. That is, the plurality of first contact holes 31 are first contact holes with respect to the upper surface of the first gate buried insulating layer 178 (the second gate buried insulating layer 188) in the step of removing the semiconductor layer 2 (see FIG. 10M). It is formed by removing the unnecessary part of the semiconductor layer 2 so that the bottom wall of 31 may be located in the area
  • Emitter main surface electrode layer 43 includes a plurality of emitter contact electrode layers 51 and main surface electrode layer 256.
  • the plurality of emitter contact electrode layers 51 includes a plurality of emitter contact electrode layers 213A and a plurality of emitter contact electrode layers 213B.
  • the plurality of emitter contact electrode layers 213A are embedded in the corresponding first contact holes 212A.
  • Each emitter contact electrode layer 213A has an uneven portion which meshes with the first region 252 and the second region 253 in the corresponding first contact hole 212A.
  • Each emitter contact electrode layer 213A includes a first electrode layer 44 and a second electrode layer 45.
  • the first electrode layer 44 defines a concave first space SP1 in the first region 252.
  • the first electrode layer 44 further defines a concave second space SP2 in the second region 253.
  • the bottom wall of the first region 252 is located on the same plane as the first major surface 3, the first space SP1 is not formed, and only the second space SP2 is formed.
  • the second electrode layer 45 fills the first space SP1 and the second space SP2 in the first contact hole 212A. In this manner, each emitter contact electrode layer 213A having the concavo-convex portion meshing with the first region 252 and the second region 253 is formed.
  • the plurality of emitter contact electrode layers 213B are respectively embedded in the corresponding first contact holes 212B.
  • Each emitter contact electrode layer 213B has an uneven portion which meshes with the first region 254 and the second region 255 in the corresponding first contact hole 212B.
  • Each emitter contact electrode layer 213 B includes a first electrode layer 44 and a second electrode layer 45.
  • the first electrode layer 44 defines a concave first space SP3 in the first region 254.
  • the first electrode layer 44 further defines a concave second space SP4 in the second region 255.
  • the bottom wall of the first region 254 is located on the same plane as the first major surface 3, the first space SP3 is not formed, and only the second space SP4 is formed.
  • the second electrode layer 45 fills the first space SP3 and the second space SP4 in the first contact hole 212B. In this manner, each emitter contact electrode layer 213B having the concavo-convex portion meshing with the first region 254 and the second region 255 is formed.
  • the main surface electrode layer 256 covers the plurality of emitter contact electrode layers 51 on the interlayer insulating layer 41.
  • the main surface electrode layer 256 has a stacked structure including a first main surface electrode layer 257 and a second main surface electrode layer 258 stacked in this order from the interlayer insulating layer 41 side.
  • the first major surface electrode layer 257 forms an underlayer of the second major surface electrode layer 258.
  • the first major surface electrode layer 257 is formed as a barrier electrode layer that suppresses the diffusion of the second major surface electrode layer 258.
  • the first main surface electrode layer 257 is formed in a film shape along the main surface of the interlayer insulating layer 41, and covers the plurality of emitter contact electrode layers 51 collectively.
  • the first major surface electrode layer 257 is connected to the plurality of emitter contact electrode layers 51.
  • the first major surface electrode layer 257 may have a stacked structure including a titanium layer and a titanium nitride layer stacked in this order from the interlayer insulating layer 41 side.
  • the first major surface electrode layer 257 may have a single-layer structure including a titanium layer or a titanium nitride layer.
  • the second major surface electrode layer 258 is formed in a film shape on the first major surface electrode layer 257.
  • the second major surface electrode layer 258 is electrically connected to the plurality of emitter contact electrode layers 51 via the first electrode layer 44.
  • the second major surface electrode layer 258 may contain at least one of aluminum, copper, an aluminum alloy, and a copper alloy.
  • the second major surface electrode layer 258 is preferably made of a conductive material containing aluminum as a main component.
  • the second major surface electrode layer 258 is formed of an Al-Si-Cu (aluminum-silicon-copper) alloy, an Al-Si (aluminum-silicon) alloy and an Al-Cu (aluminum-copper) alloy as an example of an aluminum alloy.
  • the main surface electrode layer 256 is formed on the interlayer insulating layer 41 after embedding the plurality of emitter contact electrode layers 51 in the corresponding contact holes 31 respectively.
  • the step of forming the main surface electrode layer 256 includes the step of forming the first main surface electrode layer 257 and the second main surface electrode layer 258 in this order from the interlayer insulating layer 41 side.
  • the first major surface electrode layer 257 may be formed by sputtering.
  • the second major surface electrode layer 258 may be formed by a sputtering method, a vapor deposition method, a CVD method, or a plating method.
  • the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the structure of the semiconductor device 251 can be applied to embodiments other than the thirteenth embodiment.
  • FIG. 26 is a cross-sectional perspective view of a region corresponding to FIG. 22 and is a cross-sectional perspective view showing a partial region of a semiconductor device 261 according to a fourteenth embodiment of the present invention.
  • FIG. 27 is a cross-sectional view of a region corresponding to FIG. 25, and is a cross-sectional view of a portion of the semiconductor device 261 shown in FIG.
  • structures corresponding to the structures described for the semiconductor device 251 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • a plurality of emitter contact electrode layers 51 includes a plurality of emitter contact electrode layers 213A and a plurality of emitter contact electrode layers 213B.
  • Each emitter contact electrode layer 213A includes, in this embodiment, a first contact electrode layer 262 and a second contact electrode 263 which mainly include conductive materials different from each other.
  • the first contact electrode layer 262 mainly contains tungsten and is embedded in the first contact hole 212A.
  • the second contact electrode 263 mainly contains aluminum and is embedded in a second contact hole 42 communicating with the first contact hole 212A.
  • the first contact electrode layer 262 is embedded in the second region 253 of the first contact hole 212A.
  • the first contact electrode layer 262 is connected to the body region 8, the emitter region 25 and the contact region 36 in the second region 253.
  • the upper end portion of the first contact electrode layer 262 may be located on the same plane as the bottom wall of the first region 252, or may be located on the bottom side of the body region 8 with respect to the bottom wall of the first region 252. It may be
  • the first contact electrode layer 262 includes a first electrode layer 44 and a second electrode layer 45.
  • the first electrode layer 44 is formed in a film shape along the inner wall of the second region 253.
  • the first electrode layer 44 defines a concave space in the second region 253.
  • the first electrode layer 44 is connected to the body region 8, the emitter region 25 and the contact region 36.
  • the second electrode layer 45 is embedded in a concave space partitioned by the first electrode layer 44 in the second region 253.
  • the second electrode layer 45 is electrically connected to the body region 8, the emitter region 25 and the contact region 36 via the first electrode layer 44.
  • the second contact electrode 263 is formed using a part of the main surface electrode layer 256.
  • the main surface electrode layer 256 enters the second contact hole 42 from above the interlayer insulating layer 41 in this form. In this embodiment, the main surface electrode layer 256 also penetrates from the second contact hole 42 to the first contact hole 31 (first region 252). When the first region 252 is not formed in the first contact hole 212A, the main surface electrode layer 256 has a structure in which it is embedded only in the second contact hole 42.
  • the first main surface electrode layer 257 of the main surface electrode layer 256 is formed in a film shape along the main surface of the interlayer insulating layer 41 and the inner wall of the second contact hole 42.
  • the first major surface electrode layer 257 defines a concave space in the second contact hole 42.
  • the first major surface electrode layer 257 is connected to the first contact electrode layer 262 in the second contact hole 42.
  • the first major surface electrode layer 257 may be connected to the emitter region 25 in accordance with the position of the upper end portion of the first contact electrode layer 262.
  • the second main surface electrode layer 258 of the main surface electrode layer 256 is formed on the first main surface electrode layer 257.
  • the second major surface electrode layer 258 penetrates into the second contact hole 42 from above the interlayer insulating layer 41.
  • the second major surface electrode layer 258 fills the concave space partitioned by the first major surface electrode layer 257 in the second contact hole 42.
  • the second major surface electrode layer 258 is electrically connected to the first contact electrode layer 262 via the first major surface electrode layer 257.
  • the second contact electrode 263 is formed utilizing a part of the main surface electrode layer 256.
  • the second contact electrode 263 may be formed separately from the main surface electrode layer 256.
  • Each emitter contact electrode layer 213B includes, in this form, a first contact electrode layer 264 and a second contact electrode layer 265 which mainly include conductive materials different from each other.
  • the first contact electrode layer 264 and the second contact electrode layer 265 respectively have structures corresponding to the first contact electrode layer 262 and the second contact electrode 263. Specific descriptions of the first contact electrode layer 264 and the second contact electrode layer 265 will be omitted.
  • the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the structure of the semiconductor device 261 can be applied to embodiments other than the fourteenth embodiment.
  • FIG. 28 is a plan view of a region corresponding to FIG. 24, and is a plan view showing a partial region of a semiconductor device 271 according to a fifteenth embodiment of the present invention.
  • FIG. 29 is a cross-sectional view taken along the line XXIX-XXIX shown in FIG.
  • structures corresponding to the structures described for the semiconductor device 251 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • the plurality of first contact holes 212A each include a first side wall contact hole 272 and a second side wall contact hole 273 in this form.
  • the first sidewall contact hole 272 is formed on one sidewall side of the first gate trench 174.
  • the second sidewall contact hole 273 is formed on the other sidewall side of the first gate trench 174.
  • the plurality of first sidewall contact holes 272 are formed at intervals along the second direction Y. Each first sidewall contact hole 272 penetrates one sidewall from the inner side of the first gate trench 174 and is drawn to the surface layer portion of the first major surface 3 of the semiconductor layer 2.
  • each first sidewall contact hole 272 has one side wall of emitter trench 17 (second emitter trench 203) adjacent to one side wall of first gate trench 174. It penetrates and is drawn into the emitter trench 17.
  • Each first sidewall contact hole 272 does not necessarily have to be drawn into the emitter trench 17, and may be formed apart from the emitter trench 17.
  • Each first sidewall contact hole 272 has one end located in the first gate trench 174 and the other end located in the emitter trench 17 in the first direction X. One end of each first sidewall contact hole 272 is formed spaced apart from the other sidewall of the first gate trench 174. The other end of each first sidewall contact hole 272 is formed at a distance from the other sidewall of the emitter trench 17.
  • Each first side wall contact hole 272 is formed in a rectangular shape in plan view. Each first sidewall contact hole 272 is formed in a strip shape (rectangular shape) extending in the first direction X in a plan view in this configuration.
  • the width WX in the first direction X of each first sidewall contact hole 272 is more than 0 ⁇ m and not more than 1 ⁇ m.
  • the width WY of each first sidewall contact hole 272 in the second direction Y is more than 0 ⁇ m and not more than 1 ⁇ m.
  • the plurality of second sidewall contact holes 273 are formed at intervals along the second direction Y. Each second sidewall contact hole 273 faces the corresponding first sidewall contact hole 272 in the first direction X in this configuration.
  • Each second sidewall contact hole 273 is drawn from the inner side of the first gate trench 174 to the surface layer portion of the first major surface 3 of the semiconductor layer 2 through the other sidewall. Each second sidewall contact hole 273 penetrates one sidewall of the first emitter trench 193 in this configuration and is drawn into the first emitter trench 193. Each second sidewall contact hole 273 does not necessarily have to be drawn into the first emitter trench 193, and may be spaced apart from the first emitter trench 193.
  • Each second sidewall contact hole 273 has one end located in the first gate trench 174 and the other end located in the first emitter trench 193 in the first direction X. One end of each second sidewall contact hole 273 is formed spaced apart from one sidewall of the first gate trench 174. More specifically, one end of each second sidewall contact hole 273 is formed spaced apart from the first sidewall contact hole 272. The other end of each second sidewall contact hole 273 is formed spaced apart from the other sidewall of the first emitter trench 193.
  • Each second sidewall contact hole 273 is formed in a rectangular shape in plan view. Each second sidewall contact hole 273 is formed in a strip shape (rectangular shape) extending in the first direction X in a plan view in this configuration.
  • the width WX of each second sidewall contact hole 273 in the first direction X is more than 0 ⁇ m and not more than 1 ⁇ m.
  • the width WY of each second sidewall contact hole 273 in the second direction Y is more than 0 ⁇ m and not more than 1 ⁇ m.
  • each first sidewall contact hole 272 and one end of each second sidewall contact hole 273 are partitioned by the common first gate buried insulating layer 178 in the first gate trench 174. In a region between one end of each first side wall contact hole 272 and one end of each second side wall contact hole 273, a part of the first gate embedded insulating layer 178 is interposed.
  • the plurality of first contact holes 212B each include a first sidewall contact hole 274 and a second sidewall contact hole 275 in this configuration.
  • the first sidewall contact hole 274 is formed on one sidewall side of the second gate trench 184.
  • the second sidewall contact hole 275 is formed on the other sidewall side of the second gate trench 184.
  • the plurality of first sidewall contact holes 274 are formed at intervals along the second direction Y. Each first sidewall contact hole 274 penetrates one sidewall from the inside of the second gate trench 184 and is drawn out to the surface layer portion of the first major surface 3 of the semiconductor layer 2. Each first sidewall contact hole 274 penetrates one sidewall of the second emitter trench 203 in this configuration and is drawn into the second emitter trench 203. Each first sidewall contact hole 274 does not necessarily have to be drawn into the second emitter trench 203, and may be formed apart from the second emitter trench 203.
  • Each first sidewall contact hole 274 has one end located in the second gate trench 184 and the other end located in the second emitter trench 203 in the first direction X. One end of each first sidewall contact hole 274 is formed spaced apart from the other sidewall of the second gate trench 184. The other end of each first sidewall contact hole 274 is formed spaced apart from the other sidewall of the second emitter trench 203.
  • Each first sidewall contact hole 274 is formed in a rectangular shape in a plan view. Each first sidewall contact hole 274 is formed in a strip (rectangular shape) extending in the first direction X in a plan view in this configuration.
  • the width WX of each first sidewall contact hole 274 in the first direction X is more than 0 ⁇ m and not more than 1 ⁇ m.
  • the width WY in the second direction Y of each first sidewall contact hole 274 is more than 0 ⁇ m and not more than 1 ⁇ m.
  • the plurality of second sidewall contact holes 275 are formed at intervals along the second direction Y. Each second sidewall contact hole 275 is opposed to the corresponding first sidewall contact hole 274 along the first direction X in this configuration. The plurality of second sidewall contact holes 275 are drawn from the inner side of the second gate trench 184 to the surface layer portion of the first major surface 3 of the semiconductor layer 2 through the other sidewall.
  • each second sidewall contact hole 275 is one sidewall of the emitter trench 17 (first emitter trench 193) adjacent to the other sidewall of the second gate trench 184. It penetrates and is drawn into the emitter trench 17.
  • Each second sidewall contact hole 275 does not necessarily have to be drawn into the emitter trench 17, and may be formed away from the emitter trench 17.
  • Each second sidewall contact hole 275 has one end located in the second gate trench 184 and the other end located in the emitter trench 17 in the first direction X.
  • One end of each second sidewall contact hole 275 is formed spaced apart from one sidewall of the second gate trench 184. More specifically, one end of each second sidewall contact hole 275 is formed spaced apart from the first sidewall contact hole 274. The other end of each second sidewall contact hole 275 is formed spaced apart from the other sidewall of the emitter trench 17.
  • Each second sidewall contact hole 275 is formed in a rectangular shape in plan view. Each second sidewall contact hole 275 is formed in a strip shape (rectangular shape) extending in the first direction X in a plan view in this configuration.
  • the width WX in the first direction X of each second sidewall contact hole 275 is more than 0 ⁇ m and not more than 1 ⁇ m.
  • the width WY in the second direction Y of each second sidewall contact hole 275 is more than 0 ⁇ m and not more than 1 ⁇ m.
  • each first sidewall contact hole 274 and one end of each second sidewall contact hole 275 are partitioned by a common second gate buried insulating layer 188 in the second gate trench 184. In a region between one end of each first side wall contact hole 274 and one end of each second side wall contact hole 275, a part of the second gate embedded insulating layer 188 is interposed.
  • the plurality of second contact holes 42 communicate with corresponding first sidewall contact holes 272, second sidewall contact holes 273, first sidewall contact holes 274 and first sidewall contact holes 274 in a one-to-one correspondence relationship. There is. In the region between the two second contact holes 42 adjacent to each other on the first gate buried insulating layer 178, a part of the interlayer insulating layer 41 is interposed. In the region between the two second contact holes 42 adjacent to each other on the second gate buried insulating layer 188, a part of the interlayer insulating layer 41 is interposed.
  • the plurality of emitter contact electrode layers 51 include a plurality of emitter contact electrode layers 213A and a plurality of emitter contact electrode layers 213B.
  • the plurality of emitter contact electrode layers 213A are embedded in the plurality of first sidewall contact holes 272 and the plurality of second sidewall contact holes 273 in the same manner as the semiconductor device 251.
  • the plurality of emitter contact electrode layers 213 B are embedded in the plurality of first sidewall contact holes 274 and the plurality of second sidewall contact holes 275 in the same manner as the semiconductor device 251.
  • the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the first sidewall contact hole 272, the second sidewall contact hole 273, the first sidewall contact hole 274 and the second sidewall contact hole 275 respectively having the width WX of 1 ⁇ m or less and the width WY of 1 ⁇ m or less. Is formed.
  • the emitter contact electrode layer 51 (especially, the second electrode layer 45 containing tungsten) is suitably used for the first sidewall contact hole 272, the second sidewall contact hole 273, the first sidewall contact hole 274 and the second sidewall contact hole 275.
  • the structure of the semiconductor device 271 can be applied to embodiments other than the fifteenth embodiment.
  • FIG. 30 is a cross-sectional view of a region corresponding to FIG. 29, and is a cross-sectional view showing a partial region of a semiconductor device 281 according to a sixteenth embodiment of the present invention.
  • structures corresponding to the structures described for the semiconductor device 271 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • first sidewall contact hole 272 is a region between trench gate electrode structure 10 and trench emitter electrode structure 11 adjacent to each other in the surface layer portion of first main surface 3 of semiconductor layer 2. Is formed.
  • the first sidewall contact hole 272 is partitioned by the semiconductor layer 2, the trench gate electrode structure 10 and the trench emitter electrode structure 11.
  • One end of the first sidewall contact hole 272 may be partitioned by the first gate insulating layer 175 and / or the first gate embedded insulating layer 178.
  • One end of the first sidewall contact hole 272 may be formed spaced apart from the trench gate electrode structure 10. That is, one end of the first sidewall contact hole 272 may be opposed to the trench gate electrode structure 10 with a part of the semiconductor layer 2 interposed therebetween.
  • the other end portion of the first sidewall contact hole 272 is the emitter insulating layer 18 and / or the emitter embedded insulating layer 21 (the second emitter insulating layer 204 and / or the second emitter embedded insulating It may be partitioned by the layer 207).
  • the other end of the first sidewall contact hole 272 may be formed spaced apart from the trench emitter electrode structure 11. That is, the other end of the first sidewall contact hole 272 may be opposed to the trench emitter electrode structure 11 with a part of the semiconductor layer 2 interposed therebetween.
  • the second sidewall contact hole 273 is formed in the region between the trench gate electrode structure 10 and the trench emitter electrode structure 11 adjacent to each other in the surface layer portion of the first main surface 3 of the semiconductor layer 2 in this embodiment.
  • the second sidewall contact hole 273 is partitioned by the semiconductor layer 2, the trench gate electrode structure 10 and the trench emitter electrode structure 11.
  • One end of the second sidewall contact hole 273 may be partitioned by the first gate insulating layer 175 and / or the first gate embedded insulating layer 178.
  • One end of the second sidewall contact hole 273 may be formed spaced apart from the trench gate electrode structure 10. That is, one end of the first sidewall contact hole 272 may be opposed to the trench gate electrode structure 10 with a part of the semiconductor layer 2 interposed therebetween.
  • the other end of the second sidewall contact hole 273 may be partitioned by the first emitter insulating layer 194 and / or the first emitter buried insulating layer 197.
  • the other end of the second sidewall contact hole 273 may be formed spaced apart from the trench emitter electrode structure 11. That is, the other end of the first sidewall contact hole 272 may be opposed to the trench emitter electrode structure 11 with a part of the semiconductor layer 2 interposed therebetween.
  • the first sidewall contact hole 274 and the second sidewall contact hole 275 are respectively formed in the same manner as the first sidewall contact hole 272 and the second sidewall contact hole 273. Specific descriptions of the first sidewall contact hole 274 and the second sidewall contact hole 275 will be omitted.
  • the plurality of second contact holes 42 communicate with corresponding first sidewall contact holes 272, second sidewall contact holes 273, first sidewall contact holes 274 and first sidewall contact holes 274 in a one-to-one correspondence relationship. There is.
  • the opening width of each second contact hole 42 exceeds the opening width of the corresponding first sidewall contact hole 272, second sidewall contact hole 273, first sidewall contact hole 274 and first sidewall contact hole 274.
  • Each second contact hole 42 exposes a portion of the corresponding trench gate electrode structure 10 and a portion of the corresponding trench emitter electrode structure 11.
  • the sidewall of each second contact hole 42 is located above the corresponding trench gate electrode structure 10 and the corresponding trench emitter electrode structure 11.
  • the semiconductor device 281 can be manufactured only by changing the layout of the masks and the etching conditions in the method of manufacturing the semiconductor device 271.
  • the structure of the semiconductor device 281 can be applied to embodiments other than the sixteenth embodiment.
  • FIG. 31 is a cross-sectional view of a region corresponding to FIG. 29, and is a cross-sectional view showing a partial region of a semiconductor device 291 according to a seventeenth embodiment of the present invention.
  • the semiconductor device 291 has a structure in which the structure of the semiconductor device 261 (see FIG. 26) is combined with the semiconductor device 271 (see FIG. 29).
  • each emitter contact electrode layer 213A includes the first contact electrode layer 262 and the second contact electrode 263 which mainly include conductive materials different from each other.
  • the first contact electrode layer 262 mainly contains tungsten and is embedded in the first contact hole 212A.
  • the second contact electrode 263 mainly contains aluminum and is embedded in a second contact hole 42 communicating with the first contact hole 212A.
  • each emitter contact electrode layer 213B includes, in this embodiment, a first contact electrode layer 264 and a second contact electrode layer 265 that mainly include conductive materials different from each other.
  • the first contact electrode layer 264 and the second contact electrode layer 265 respectively have structures corresponding to the first contact electrode layer 262 and the second contact electrode 263.
  • the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the structure of the semiconductor device 291 can be applied to embodiments other than the seventeenth embodiment.
  • FIG. 32 is a cross-sectional view of a region corresponding to FIG. 29, and is a cross-sectional view showing a partial region of a semiconductor device 301 according to the eighteenth embodiment of the present invention.
  • the semiconductor device 301 has a structure in which the structure of the semiconductor device 261 (see FIG. 26) is combined with the semiconductor device 281 (see FIG. 30).
  • each emitter contact electrode layer 213A includes the first contact electrode layer 262 and the second contact electrode 263 which mainly include conductive materials different from each other.
  • the first contact electrode layer 262 mainly contains tungsten and is embedded in the first contact hole 212A.
  • the second contact electrode 263 mainly contains aluminum and is embedded in a second contact hole 42 communicating with the first contact hole 212A.
  • each emitter contact electrode layer 213B includes, in this embodiment, a first contact electrode layer 264 and a second contact electrode layer 265 that mainly include conductive materials different from each other.
  • the first contact electrode layer 264 and the second contact electrode layer 265 respectively have structures corresponding to the first contact electrode layer 262 and the second contact electrode 263.
  • the same effects as the effects described for the semiconductor device 1 can be obtained.
  • the structure of the semiconductor device 301 can be applied to embodiments other than the eighteenth embodiment.
  • FIG. 33 is a plan view of a portion corresponding to FIG. 2 and is a view showing a modified example of the semiconductor layer 2.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description is omitted.
  • the structure described below is also applicable to the second to eighteenth embodiments.
  • semiconductor layer 2 is replaced with a silicon single crystal substrate, and is made of a p-type semiconductor substrate 2A made of silicon and an n -- type epitaxial layer 2B made of silicon formed on semiconductor substrate 2A. And may have a laminated structure.
  • the second major surface 4 of the semiconductor layer 2 is formed by the p-type semiconductor substrate 2A.
  • the first major surface 3 is formed by the n ⁇ -type epitaxial layer 2B.
  • the p-type semiconductor substrate 2A corresponds to the collector region 5.
  • the n ⁇ -type epitaxial layer 2 B corresponds to the drift region 7.
  • the semiconductor layer 2 has a laminated structure including an n-type semiconductor substrate 2A made of silicon and an n -- type epitaxial layer 2B made of silicon formed on the semiconductor substrate 2A instead of a silicon single crystal substrate. May be included.
  • the n-type semiconductor substrate 2A forms a second major surface 4 of the semiconductor layer 2.
  • the first major surface 3 is formed by the n ⁇ -type epitaxial layer 2B.
  • the n-type semiconductor substrate 2A corresponds to the drain region.
  • the n ⁇ -type epitaxial layer 2 B corresponds to the drift region 7.
  • FIG. 34 is a plan view of a portion corresponding to FIG. 4 and is a view showing a modified example of the gate embedded insulating layer 16.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description is omitted.
  • the structure described below is also applicable to the second to eighteenth embodiments.
  • Gate buried hole 15 has a first direction width larger than the first direction width of gate trench 12 in this example.
  • the side surface on one side and the side surface on the other side of the gate embedding hole 15 are located in the region outside the gate trench 12, and the semiconductor layer 2 is exposed.
  • the gate buried insulating layer 16 is buried in the gate buried hole 15 having such a structure. Therefore, the gate embedded insulating layer 16 has a first direction width larger than the first direction width of the gate trench 12.
  • the side surface on one side and the side surface on the other side of the gate embedded insulating layer 16 are located in the region outside the gate trench 12 and in contact with the semiconductor layer 2.
  • the first contact hole 31 and the emitter contact electrode layer 51 intersect the gate buried insulating layer 16 in plan view.
  • emitter contact electrode layer 51 having the structure shown in FIG. 35 may be employed.
  • FIG. 35 is a plan view of a portion corresponding to FIG. 4 and is a view showing a modification of emitter contact electrode layer 51.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description is omitted.
  • the structure described below is also applicable to the second to eighteenth embodiments.
  • the plurality of gate buried holes 15 include, in this example, a gate buried hole 231A and a gate buried hole 231B.
  • the gate embedding holes 231A and the gate embedding holes 231B are formed at intervals along the gate trench 12 (second direction Y).
  • the gate embedded hole 231A is formed spaced apart from the sidewall on the other side of the gate trench 12 in the first direction X, and is formed to be close to the sidewall on the one side of the gate trench 12. A part of the gate electrode layer 14 intervenes in a region between the gate embedding hole 231A and the other side wall of the gate trench 12. The side wall of the gate embedding hole 231A is partitioned by the gate insulating layer 13 and the gate electrode layer 14 in this example.
  • the gate embedding hole 231 B is formed spaced apart from the sidewall on one side of the gate trench 12 in the first direction X, and formed close to the sidewall on the other side of the gate trench 12. A part of the gate electrode layer 14 intervenes in the region between the gate embedding hole 231 B and the sidewall on one side of the gate trench 12.
  • the side wall of the gate embedding hole 231B is partitioned by the gate insulating layer 13 and the gate electrode layer 14 in this example.
  • Gate buried insulating layer 16 includes, in this example, gate buried insulating layer 232A and gate buried insulating layer 232B.
  • the gate buried insulating layer 232A is buried in the gate buried hole 231A.
  • the gate buried insulating layer 232B is buried in the gate buried hole 231B.
  • the plurality of first contact holes 31 in this example include a first contact hole 233A and a first contact hole 233B.
  • the first contact holes 233A and the first contact holes 233B are formed in the gate trench 12 at intervals along the (second direction Y).
  • the first contact hole 233A penetrates only the side wall on one side of the gate trench 12 in the first direction X from the inward region of the gate buried insulating layer 232A.
  • the first contact hole 233A is formed spaced apart from the sidewall on the other side of the gate trench 12.
  • the first contact hole 233B penetrates only the side wall on the other side of the gate trench 12 from the inward region of the gate embedded insulating layer 232B in the first direction X.
  • the first contact hole 233 B is formed spaced apart from the sidewall on one side of the gate trench 12.
  • the plurality of emitter contact electrode layers 51 include an emitter contact electrode layer 234A and an emitter contact electrode layer 234B in this example.
  • Emitter contact electrode layer 234A is embedded in first contact hole 233A. Therefore, the emitter contact electrode layer 234A penetrates only the side wall on one side of the gate trench 12 from the inward region of the gate embedded insulating layer 232A in the first direction X.
  • Emitter contact electrode layer 234 ⁇ / b> A is formed spaced apart from the sidewall on the other side of gate trench 12.
  • the emitter contact electrode layer 234B is embedded in the first contact hole 233B. Therefore, the emitter contact electrode layer 234B penetrates only the side wall on one side of the gate trench 12 from the inward region of the gate buried insulating layer 232B in the first direction X. Emitter contact electrode layer 234 B is formed spaced apart from the sidewall on one side of gate trench 12.
  • the structure as shown in FIG. 35 can be manufactured only by changing the layout of each mask in the method of manufacturing the semiconductor device 1.
  • the p-type portion may be n-type
  • the n-type portion may be p-type
  • the semiconductor layer 2 consists of a silicon single crystal
  • the semiconductor layer 2 may contain SiC.
  • the semiconductor layer 2 may be made of SiC single crystal.
  • first to eighteenth embodiments can be combined in any aspect and any form therebetween. That is, a form in which the features shown in the first to eighteenth embodiments are combined in any aspect and any form may be adopted.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半導体装置は、トレンチが形成された主面を有する半導体層と、前記半導体層の前記主面の表層部において前記トレンチの側壁に沿って形成された第１導電型のボディ領域と、前記ボディ領域の表層部において前記トレンチの側壁に沿って形成された第２導電型の不純物領域と、前記トレンチの内壁に形成されたゲート絶縁層と、前記トレンチに埋め込まれ、前記ゲート絶縁層を挟んで前記ボディ領域および前記不純物領域と対向するゲート電極と、前記トレンチ内から前記トレンチの側壁を貫通して前記半導体層の前記主面の表層部に引き出され、前記ボディ領域および前記不純物領域に電気的に接続されたコンタクト電極と、前記トレンチ内において前記ゲート電極および前記コンタクト電極の間に介在し、前記ゲート電極および前記コンタクト電極を絶縁する埋め込み絶縁層と、を含む。

Description

半導体装置
　本発明は、半導体装置に関する。
　特許文献１には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えた半導体装置が開示されている。この半導体装置は、主面を有する半導体基板（半導体層）を含む。半導体基板の主面には、トレンチが形成されている。半導体基板の主面の表層部には、トレンチの側壁に沿ってｐ型のボディ領域が形成されている。ボディ領域の表層部には、トレンチの側壁に沿ってｎ型のエミッタ領域（不純物領域）が形成されている。
　トレンチの内壁には、ゲート絶縁層が形成されている。トレンチ内には、ゲート絶縁層を介してゲート電極層が埋め込まれている。半導体基板の主面には、トレンチから間隔を空けてエミッタ領域を露出させるコンタクト溝が形成されている。このコンタクト溝には、エミッタ電極（コンタクト電極）が埋め込まれている。
特開２０１６－２２５５６６号公報
　ゲート電極およびコンタクト電極が半導体層の表層部に埋め込まれた構造では、コンタクト電極は、ゲート電極に接触しないようにゲート電極から間隔を空けて形成される。ゲート電極およびコンタクト電極の間の距離は、コンタクト電極の寸法公差を考慮して設定される。そのため、ゲート電極およびコンタクト電極の間の距離は、コンタクト電極の寸法公差に応じて設定された所定値よりも狭めることができない。半導体装置の微細化は、この種の問題によって妨げられている。
　本発明の一実施形態は、コンタクト電極による寸法公差の制限を緩和し、微細化に寄与できる半導体装置を提供する。
　本発明の一実施形態は、トレンチが形成された主面を有する半導体層と、前記半導体層の前記主面の表層部において前記トレンチの側壁に沿って形成された第１導電型のボディ領域と、前記ボディ領域の表層部において前記トレンチの側壁に沿って形成された第２導電型の不純物領域と、前記トレンチの内壁に形成されたゲート絶縁層と、前記トレンチに埋め込まれ、前記ゲート絶縁層を挟んで前記ボディ領域および前記不純物領域と対向するゲート電極と、前記トレンチ内から前記トレンチの側壁を貫通して前記半導体層の前記主面の表層部に引き出され、前記ボディ領域および前記不純物領域に電気的に接続されたコンタクト電極と、前記トレンチ内において前記ゲート電極および前記コンタクト電極の間に介在し、前記ゲート電極および前記コンタクト電極を絶縁する埋め込み絶縁層と、を含む、半導体装置を提供する。
　この半導体装置によれば、ゲート電極から間隔を空けてコンタクト電極を形成しなくて済むから、コンタクト電極の寸法公差による制限を緩和できる。よって、微細化に寄与できる半導体装置を提供できる。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置の一部の領域を示す断面斜視図である。 図２は、図１から半導体層の主面の上の構造を取り除いた断面斜視図である。 図３は、図２からエミッタコンタクト電極層を取り除いた断面斜視図である。 図４は、図３を半導体層の主面から見た平面図である。 図５は、図４に示すV-V線に沿う断面図である。 図６は、図４に示すVI-VI線に沿う断面図である。 図７は、参考例に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図８は、電流－電圧特性をシミュレーションによって求めたグラフである。 図９は、コレクタピーク電流をシミュレーションによって求めたグラフである。 図１０Ａは、図１に示す半導体装置の製造方法の一例を説明するための断面斜視図である。 図１０Ｂは、図１０Ａの後の工程を示す断面斜視図である。 図１０Ｃは、図１０Ｂの後の工程を示す断面斜視図である。 図１０Ｄは、図１０Ｃの後の工程を示す断面斜視図である。 図１０Ｅは、図１０Ｄの後の工程を示す断面斜視図である。 図１０Ｆは、図１０Ｅの後の工程を示す断面斜視図である。 図１０Ｇは、図１０Ｆの後の工程を示す断面斜視図である。 図１０Ｈは、図１０Ｇの後の工程を示す断面斜視図である。 図１０Ｉは、図１０Ｈの後の工程を示す断面斜視図である。 図１０Ｊは、図１０Ｉの後の工程を示す断面斜視図である。 図１０Ｋは、図１０Ｊの後の工程を示す断面斜視図である。 図１０Ｌは、図１０Ｋの後の工程を示す断面斜視図である。 図１０Ｍは、図１０Ｌの後の工程を示す断面斜視図である。 図１０Ｎは、図１０Ｍの後の工程を示す断面斜視図である。 図１１は、本発明の第２実施形態に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図１２は、本発明の第３実施形態に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図１３は、本発明の第４実施形態に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図１４は、本発明の第５実施形態に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図１５は、本発明の第６実施形態に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図１６は、本発明の第７実施形態に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図１７は、本発明の第８実施形態に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図１８は、本発明の第９実施形態に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図１９は、本発明の第１０実施形態に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図２０は、本発明の第１１実施形態に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図２１は、本発明の第１２実施形態に係る半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図２２は、本発明の第１３実施形態に係る半導体装置の一部の領域を示す断面斜視図である。 図２３は、図２２に示す半導体装置の一部の領域を示す断面斜視図であって、半導体層の主面の上の構造を取り除いた図である。 図２４は、図２３の平面図である。 図２５は、図２４に示すXXV-XXV線に沿う断面図である。 図２６は、図２２に対応する領域の断面斜視図であって、本発明の第１４実施形態に係る半導体装置の一部の領域を示す断面斜視図である。 図２７は、図２５に対応する領域の断面図であって、図２６に示す半導体装置の一部の領域の断面図である。 図２８は、図２４に対応する領域の平面図であって、本発明の第１５実施形態に係る半導体装置の一部の領域を示す平面図である。 図２９は、図２８に示すXXIX-XXIX線に沿う断面図である。 図３０は、図２９に対応する領域の断面図であって、本発明の第１６実施形態に係る半導体装置の一部の領域を示す断面図である。 図３１は、図２９に対応する領域の断面図であって、本発明の第１７実施形態に係る半導体装置の一部の領域を示す断面図である。 図３２は、図２９に対応する領域の断面図であって、本発明の第１８実施形態に係る半導体装置の一部の領域を示す断面図である。 図３３は、図２に対応する部分の平面図であって、半導体層の変形例を示す図である。 図３４は、図４に対応する部分の平面図であって、ゲート埋め込み絶縁層の変形例を示す図である。 図３５は、図４に対応する部分の平面図であって、エミッタコンタクト電極層の変形例を示す図である。
　図１は、本発明の第１実施形態に係る半導体装置１の一部の領域を示す断面斜視図である。図２は、図１から半導体層２の第１主面３の上の構造を取り除いた断面斜視図である。図３は、図２からエミッタコンタクト電極層５１を取り除いた断面斜視図である。
　図４は、図３を半導体層２の第１主面３から見た平面図である。図５は、図４に示すV-V線に沿う断面図である。図６は、図４に示すVI-VI線に沿う断面図である。図５および図６では、半導体層２の第１主面３の上の構造も図示している。
　半導体装置１は、この形態では、トレンチゲート型のＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えた基本形態を有している。図１～図６を参照して、半導体装置１は、ｎ－型の半導体層２を含む。半導体層２は、この形態では、ｎ－型のシリコン単結晶基板からなる。シリコン単結晶基板は、ＦＺ（Floating Zone）法を経て製造されたｎ－型のシリコン単結晶の半導体ウエハを用いて形成されている。
　半導体層２は、一方側の第１主面３および他方側の第２主面４を有している。半導体層２の厚さは、５０μｍ以上３００μｍ以下であってもよい。半導体層２の厚さは、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、または、２５０μｍ以上３００μｍ以下であってもよい。
　第２主面４の表層部には、ｐ型のコレクタ領域５が形成されている。第１主面３の表層部には、ｎ型の電荷蓄積領域６が形成されている。電荷蓄積領域６は、コレクタ領域５に対して第１主面３側に間隔を空けて形成されている。
　半導体層２においてコレクタ領域５および電荷蓄積領域６の間の領域には、ｎ－型のドリフト領域７が形成されている。ドリフト領域７は、半導体層２においてコレクタ領域５および電荷蓄積領域６の間に位置する領域によって形成されている。電荷蓄積領域６の表層部には、ｐ型のボディ領域８が形成されている。第１主面３の表層部には、複数のトレンチゲート電極構造１０および複数のトレンチエミッタ電極構造１１が間隔を空けて形成されている。
　図１～図６では、互いに隣り合う１つのトレンチゲート電極構造１０および１つのトレンチエミッタ電極構造１１だけが示されている。以下では、これら１つのトレンチゲート電極構造１０および１つのトレンチエミッタ電極構造１１の構造に着目して半導体装置１の構造について説明する。
　トレンチゲート電極構造１０およびトレンチエミッタ電極構造１１は、任意の第１方向Ｘに沿って間隔を空けて形成されている。トレンチゲート電極構造１０およびトレンチエミッタ電極構造１１は、平面視において、第１方向Ｘに交差する第２方向Ｙに沿って帯状に延びている。
　平面視とは、より具体的には、第１主面３の法線方向Ｚ（以下、単に「法線方向Ｚ」という。）から見た平面視のことをいう。第２方向Ｙは、より具体的には、第１方向Ｘに直交する方向である。第１方向Ｘおよび第２方向Ｙは、第１主面３の接線方向でもある。
　トレンチゲート電極構造１０およびトレンチエミッタ電極構造１１の間のトレンチピッチＰ０は、０．１μｍ以上０．６μｍ未満であってもよい。トレンチピッチＰ０は、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、０．４μｍ以上０．５μｍ以下、または、０．５μｍ以上０．６μｍ未満であってもよい。トレンチピッチＰ０は、０．２μｍ以上０．４μｍ以下（たとえば０．２５μｍ程度）であることが好ましい。
　トレンチゲート電極構造１０は、ゲートトレンチ１２（トレンチ）、ゲート絶縁層１３、ゲート電極層１４（ゲート電極）、複数のゲート埋め込み孔１５および複数のゲート埋め込み絶縁層１６（埋め込み絶縁層）を含む。ゲートトレンチ１２は、第１主面３からボディ領域８および電荷蓄積領域６を貫通してドリフト領域７に至る。
　ゲートトレンチ１２の深さは、２．０μｍ以上４．０μｍ以下であってもよい。ゲートトレンチ１２の深さは、２．０μｍ以上２．５μｍ以下、２．５μｍ以上３．０μｍ以下、３．０μｍ以上３．５μｍ以下、または、３．５μｍ以上４．０μｍ以下であってもよい。ゲートトレンチ１２の深さは、２．５μｍ以上３．５μｍ以下（たとえば３．０μｍ程度）であることが好ましい。
　ゲートトレンチ１２の第１方向幅は、０．５μｍ以上１．５μｍ以下であってもよい。ゲートトレンチ１２の第１方向幅は、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１．０μｍ以下、１．０μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。ゲートトレンチ１２の第１方向幅は、０．５μｍ以上１．０μｍ以下（たとえば０．７５μｍ程度）であることが好ましい。
　ゲート絶縁層１３は、酸化シリコンを含んでいてもよい。ゲート絶縁層１３は、ゲートトレンチ１２の内壁面に沿って膜状に形成されている。ゲート絶縁層１３は、ゲートトレンチ１２内において凹状の空間を区画している。
　ゲート電極層１４は、導電性のポリシリコンを含んでいてもよい。ゲート電極層１４は、ゲート電圧によって制御される。ゲート電極層１４は、ゲート絶縁層１３を挟んでゲートトレンチ１２に埋め込まれている。ゲート電極層１４は、より具体的には、ゲートトレンチ１２内においてゲート絶縁層１３によって区画された凹状の空間に埋め込まれている。ゲート電極層１４の上端部は、ボディ領域８の底部に対して第１主面３側に位置している。
　複数のゲート埋め込み孔１５は、この形態では、第２方向Ｙに沿って間隔を空けてゲート電極層１４の主面に形成されている。これにより、ゲート電極層１４の上端部は、複数のゲート埋め込み孔１５を含む凹凸構造を有している。
　互いに隣り合う複数のゲート埋め込み孔１５の間隔は、０μｍを超えて１０μｍ以下であってもよい。互いに隣り合う複数のゲート埋め込み孔１５の間隔は、ゲート電極層１４において互いに隣り合う２つのゲート埋め込み孔１５によって挟まれた部分の第２方向Ｙの幅でもある。互いに隣り合う複数のゲート埋め込み孔１５の間隔は、０μｍを超えて２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。
　各ゲート埋め込み孔１５の側壁は、この形態では、ゲート絶縁層１３およびゲート電極層１４によって区画されている。各ゲート埋め込み孔１５の底壁は、ゲート電極層１４によって区画されている。各ゲート埋め込み孔１５の底壁は、法線方向Ｚに関して、第１主面３およびボディ領域８の底部の間の領域に位置している。
　図６を参照して、各ゲート埋め込み孔１５は、底面積が開口面積よりも小さいテーパ形状に形成されている。ゲート電極層１４の主面およびゲート埋め込み孔１５の側壁がゲート電極層１４内において成す角度θは、９０°を超えて１０５°以下（たとえば１０２°程度）であってもよい。
　複数のゲート埋め込み絶縁層１６は、ゲートトレンチ１２内においてゲート電極層１４の表層部にそれぞれ埋め込まれている。複数のゲート埋め込み絶縁層１６は、より具体的には、複数のゲート埋め込み孔１５にそれぞれ埋め込まれている。各ゲート埋め込み絶縁層１６は、ゲートトレンチ１２の開口から露出している。
　トレンチエミッタ電極構造１１は、エミッタトレンチ１７（第２トレンチ）、エミッタ絶縁層１８（内壁絶縁層）、エミッタ電極層１９（埋め込み電極）、エミッタ埋め込み孔２０およびエミッタ埋め込み絶縁層２１（第２埋め込み絶縁層）を含む。エミッタトレンチ１７は、第１主面３からボディ領域８および電荷蓄積領域６を貫通してドリフト領域７に至る。
　エミッタトレンチ１７の深さは、２．０μｍ以上４．０μｍ以下であってもよい。エミッタトレンチ１７の深さは、２．０μｍ以上２．５μｍ以下、２．５μｍ以上３．０μｍ以下、３．０μｍ以上３．５μｍ以下、または、３．５μｍ以上４．０μｍ以下であってもよい。エミッタトレンチ１７の深さは、２．５μｍ以上３．５μｍ以下（たとえば３．０μｍ程度）であることが好ましい。エミッタトレンチ１７の深さは、ゲートトレンチ１２の深さとほぼ等しいことが好ましい。
　エミッタトレンチ１７の第１方向幅は、０．５μｍ以上１．５μｍ以下であってもよい。エミッタトレンチ１７の第１方向幅は、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１．０μｍ以下、１．０μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。エミッタトレンチ１７の第１方向幅は、０．５μｍ以上１．０μｍ以下（たとえば０．７５μｍ程度）であることが好ましい。エミッタトレンチ１７の第１方向幅は、ゲートトレンチ１２の第１方向幅とほぼ等しいことが好ましい。
　エミッタ絶縁層１８は、酸化シリコンを含んでいてもよい。エミッタ絶縁層１８は、エミッタトレンチ１７の内壁面に沿って膜状に形成されている。エミッタ絶縁層１８は、エミッタトレンチ１７内において凹状の空間を区画している。
　エミッタ電極層１９は、導電性のポリシリコンを含んでいてもよい。エミッタ電極層１９は、エミッタ電圧によって制御される。エミッタ電圧は、ゲート電圧未満の電圧値を有している。エミッタ電圧は、基準電圧（たとえばグランド電圧）であってもよい。
　エミッタ電極層１９は、エミッタ絶縁層１８を挟んでエミッタトレンチ１７に埋め込まれている。エミッタ電極層１９は、より具体的には、エミッタトレンチ１７内においてエミッタ絶縁層１８によって区画された凹状の空間に埋め込まれている。
　エミッタ埋め込み孔２０は、この形態では、エミッタ電極層１９の主面のほぼ全面を掘り下げるように形成されている。換言すると、エミッタ電極層１９は、エミッタ絶縁層１８によって区画された凹状の空間の深さ方向途中部まで埋め込まれている。
　エミッタ埋め込み孔２０の側壁は、この形態では、エミッタ絶縁層１８によって区画されている。エミッタ埋め込み孔２０の底壁は、エミッタ電極層１９によって区画されている。エミッタ埋め込み孔２０の底壁は、法線方向Ｚに関して、第１主面３およびボディ領域８の底部の間の領域に位置している。つまり、エミッタ電極層１９の上端部は、ボディ領域８の底部に対して第１主面３側に位置している。法線方向Ｚに関して、エミッタ埋め込み孔２０の深さは、ゲート埋め込み孔１５の深さにほぼ等しくてもよい。
　エミッタ埋め込み絶縁層２１は、エミッタトレンチ１７内においてエミッタ電極層１９の表層部に埋め込まれている。エミッタ埋め込み絶縁層２１は、より具体的には、エミッタ埋め込み孔２０に埋め込まれている。これにより、エミッタ埋め込み絶縁層２１は、エミッタ電極層１９を封止している。エミッタ埋め込み絶縁層２１は、エミッタトレンチ１７の開口から露出している。
　ボディ領域８の表層部においてゲートトレンチ１２の側壁に沿う領域には、ｎ＋型のエミッタ領域２５（不純物領域）が形成されている。エミッタ領域２５は、より具体的には、第１方向Ｘに関して、ゲートトレンチ１２の一方側の側壁および他方側の側壁に沿って複数形成されている。複数のエミッタ領域２５は、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。エミッタ領域２５は、ゲートトレンチ１２の側壁に接している。エミッタ領域２５は、エミッタトレンチ１７の側壁にも接している。
　第１主面３の表層部においてゲートトレンチ１２の側壁に沿う領域には、第１主面３から第２主面４側に向けて、エミッタ領域２５、ボディ領域８、電荷蓄積領域６およびドリフト領域７がこの順に形成されている。ボディ領域８においてゲート絶縁層１３を挟んでゲート電極層１４と対向する領域にＩＧＢＴのチャネルＣＨが形成されている。
　図３および図４を参照して、第１主面３の表層部には、複数の第１コンタクト孔３１が形成されている。複数の第１コンタクト孔３１は、第２方向Ｙに沿って間隔を空けて形成されている。複数の第１コンタクト孔３１は、第１方向Ｘに沿って延びる帯状にそれぞれ形成されている。各第１コンタクト孔３１の第２方向幅は、ゲートトレンチ１２の第２方向幅よりも小さい。各第１コンタクト孔３１の第１方向幅は、ゲートトレンチ１２の第１方向幅よりも大きい。
　各第１コンタクト孔３１は、より具体的には、対応するゲート埋め込み絶縁層１６の内方領域からゲートトレンチ１２の側壁を貫通して第１主面３の表層部に引き出されている。各第１コンタクト孔３１は、この形態では、第１方向Ｘに関して、ゲート埋め込み絶縁層１６の内方領域からゲートトレンチ１２の一方側の側壁および他方側の側壁を貫通している。各第１コンタクト孔３１の第２方向幅は、対応するゲート埋め込み絶縁層１６の第２方向幅よりも小さい。
　各第１コンタクト孔３１は、さらに、ゲートトレンチ１２の一方側の側壁からエミッタトレンチ１７に向けて引き出された引き出し部３２を有している。各引き出し部３２は、第１主面３の表層部からエミッタトレンチ１７の側壁を貫通し、エミッタトレンチ１７内に至る。各引き出し部３２は、この形態では、第１方向Ｘに関して、エミッタトレンチ１７の一方側の側壁および他方側の側壁を貫通している。
　各第１コンタクト孔３１は、平面視においてゲート電極層１４と交差する第１交差領域３３を有している。第１交差領域３３において、各第１コンタクト孔３１の側壁および底壁は、ゲート埋め込み絶縁層１６によって区画されている。
　各第１コンタクト孔３１は、平面視においてエミッタ電極層１９と交差する第２交差領域３４を有している。第２交差領域３４において、各第１コンタクト孔３１の側壁および底壁は、エミッタ埋め込み絶縁層２１によって区画されている。
　各第１コンタクト孔３１は、平面視においてゲートトレンチ１２およびエミッタトレンチ１７の間の領域において第１交差領域３３および第２交差領域３４を接続する接続領域３５を有している。接続領域３５において、各第１コンタクト孔３１の側壁および底壁は、半導体層２によって区画されている。
　各第１コンタクト孔３１の側壁は、第１交差領域３３、第２交差領域３４および接続領域３５において面一に形成されている。各第１コンタクト孔３１の底壁は、第１交差領域３３、第２交差領域３４および接続領域３５において面一に形成されている。
　各第１コンタクト孔３１の底壁は、第１主面３およびボディ領域８の底部の間の領域に形成されている。各第１コンタクト孔３１の底壁は、より具体的には、ボディ領域８の底部およびエミッタ領域２５の底部の間の領域に形成されている。
　複数の第１コンタクト孔３１の配置は、任意である。複数の第１コンタクト孔３１は、第２方向Ｙに沿って等間隔に形成されていてもよい。複数の第１コンタクト孔３１は、第２方向Ｙに沿って不等間隔に形成されていてもよい。
　ボディ領域８において各第１コンタクト孔３１の底壁に沿う領域には、ｐ＋型のコンタクト領域３６が形成されている。コンタクト領域３６は、ボディ領域８において各第１コンタクト孔３１の底壁および側壁に沿う領域に形成されていてもよい。コンタクト領域３６は、法線方向Ｚに関して、ボディ領域８においてエミッタ領域２５よりも深い領域に形成されている。
　コンタクト領域３６は、第１コンタクト孔３１の底壁から露出した露出面を有している。コンタクト領域３６の露出面は、第１主面３およびボディ領域８の底部の間の領域に形成されている。コンタクト領域３６の露出面は、より具体的には、ボディ領域８の底部およびエミッタ領域２５の底部の間の領域に形成されている。コンタクト領域３６の露出面は、さらに具体的には、エミッタ電極層１９の上面およびエミッタ領域２５の底部の間の領域に形成されている。
　図１～図３では、コンタクト領域３６が、１回のイオン注入によって第１コンタクト孔３１の底面に浅く形成された例が示されている。しかし、コンタクト領域３６は、イオン注入の回数やイオン注入のエネルギを調整することにより、より深く形成されてもよい。
　図１を再度参照して、第１主面３の上には、層間絶縁層４１（絶縁層）が形成されている。層間絶縁層４１は、トレンチゲート電極構造１０およびトレンチエミッタ電極構造１１を被覆している。層間絶縁層４１は、ゲートトレンチ１２から露出するゲート埋め込み絶縁層１６、および、エミッタトレンチ１７から露出するエミッタ埋め込み絶縁層２１を被覆している。
　層間絶縁層４１は、酸化膜（ＳｉＯ２膜）または窒化膜（ＳｉＮ膜）を含んでいてもよい。層間絶縁層４１は、酸化膜（ＳｉＯ２膜）および窒化膜（ＳｉＮ膜）を含む積層構造を有していてもよい。酸化膜（ＳｉＯ２膜）は、ボロンおよびリンを含有するＢＰＳＧ（Boron Phosphorus Silicon Glass）膜、および／または、リンを含有するＰＳＧ（Phosphorus Silicon Glass）膜を含んでいてもよい。
　層間絶縁層４１は、第１主面３からこの順に積層されたＢＰＳＧ膜およびＰＳＧ膜を含む積層構造を有していてもよい。ＢＰＳＧ膜の厚さは、２０００Å以上８０００Å以下（たとえば５０００Å程度）であってもよい。ＰＳＧ膜の厚さ、２０００Å以上６０００Å以下（たとえば４０００Å程度）であってもよい。
　層間絶縁層４１には、複数の第２コンタクト孔４２が形成されている。複数の第２コンタクト孔４２は、対応する第１コンタクト孔３１にそれぞれ連通している。つまり、複数の第２コンタクト孔４２は、第２方向Ｙに沿って間隔を空けて形成され、第１方向Ｘに沿って延びる帯状にそれぞれ形成されている。
　複数の第２コンタクト孔４２は、層間絶縁層４１を貫通し、対応する第１コンタクト孔３１にそれぞれ連通している。これにより、複数の第２コンタクト孔４２は、対応する第１コンタクト孔３１との間で一つのエミッタコンタクト孔３１，４２を形成している。
　各第２コンタクト孔４２の第２方向幅は、各第１コンタクト孔３１の第２方向幅以上であってもよい。つまり、各第２コンタクト孔４２の第２方向幅は、各第１コンタクト孔３１の第２方向幅と等しくてもよいし、各第１コンタクト孔３１の第２方向幅を超えていてもよい。各第２コンタクト孔４２の第２方向幅が各第１コンタクト孔３１の第２方向幅を超えている場合、各第２コンタクト孔４２の内壁面は、対応する第１コンタクト孔３１の内壁面を取り囲んでいてもよい。
　複数の第２コンタクト孔４２の配置は、任意であり、第１コンタクト孔３１の配置に応じて調整される。複数の第２コンタクト孔４２は、第２方向Ｙに沿って等間隔に形成されていてもよい。複数の第２コンタクト孔４２は、第２方向Ｙに沿って不等間隔に形成されていてもよい。
　層間絶縁層４１の上には、第１主面電極層としてのエミッタ主面電極層４３が形成されている。エミッタ主面電極層４３は、層間絶縁層４１の上から第２コンタクト孔４２および第１コンタクト孔３１（つまり、エミッタコンタクト孔３１，４２）に入り込んでいる。
　エミッタ主面電極層４３は、層間絶縁層４１側からこの順に積層された第１電極層４４および第２電極層４５を含む積層構造を有していてもよい。第１電極層４４は、第２電極層４５の下地層を成す。第１電極層４４は、第２電極層４５の拡散を抑制するバリア電極層として形成されている。
　第１電極層４４は、層間絶縁層４１の主面に沿って膜状に形成されている。第１電極層４４は、エミッタコンタクト孔３１，４２内に入り込んでいる。第１電極層４４は、エミッタコンタクト孔３１，４２内において膜状に形成されている。第１電極層４４は、エミッタコンタクト孔３１，４２内において、凹状の空間を区画している。第１電極層４４は、エミッタコンタクト孔３１，４２内において、ボディ領域８、エミッタ領域２５およびコンタクト領域３６に接続されている。
　第１電極層４４は、第１主面３側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。第１電極層４４は、チタン層または窒化チタン層を含む単層構造を有していてもよい。
　第２電極層４５は、第１電極層４４の上に膜状に形成されている。第２電極層４５は、エミッタコンタクト孔３１，４２内において第１電極層４４によって区画された凹状の空間に入り込んでいる。第２電極層４５は、第１電極層４４を介して、ボディ領域８、エミッタ領域２５およびコンタクト領域３６に電気的に接続されている。第２電極層４５は、タングステン層を含んでいてもよい。
　エミッタ主面電極層４３において層間絶縁層４１の主面を被覆する部分は、第２電極層４５とは異なる導電材料を含む第３電極層によって形成されていてもよい。この場合、第３電極層は、第２電極層４５を被覆するように層間絶縁層４１の上に形成される。
　第３電極層は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第３電極層は、アルミニウム合金の一例としてのＡｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金およびＡｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種をそれぞれ含んでいてもよい。第３電極層は、アルミニウムを主たる成分に含む導電材料からなることが好ましい。
　この形態では、エミッタ主面電極層４３において複数の第１コンタクト孔３１内に位置する部分によって、複数のエミッタコンタクト電極層５１（コンタクト電極）が形成されている。これにより、図１～図６を参照して、複数のエミッタコンタクト電極層５１が、半導体層２の表層部に埋め込まれた構造が形成されている。
　複数のエミッタコンタクト電極層５１は、複数の第１コンタクト孔３１の配列および形状に対応した配列および形状をそれぞれ有している。つまり、複数のエミッタコンタクト電極層５１は、第２方向Ｙに沿って間隔を空けて形成され、第１方向Ｘに沿って延びる帯状にそれぞれ形成されている。
　各エミッタコンタクト電極層５１の第２方向幅は、ゲートトレンチ１２の第２方向幅よりも小さい。各エミッタコンタクト電極層５１の第１方向幅は、ゲートトレンチ１２の第１方向幅よりも大きい。
　各エミッタコンタクト電極層５１は、対応するゲート埋め込み絶縁層１６の内方領域からゲートトレンチ１２の側壁を貫通して第１主面３の表層部に引き出されている。各エミッタコンタクト電極層５１は、この形態では、第１方向Ｘに関して、ゲート埋め込み絶縁層１６の内方領域からゲートトレンチ１２の一方側の側壁および他方側の側壁を貫通している。各エミッタコンタクト電極層５１の第２方向幅は、対応するゲート埋め込み絶縁層１６の第２方向幅よりも小さい。
　各エミッタコンタクト電極層５１は、さらに、ゲートトレンチ１２の一方側の側壁からエミッタトレンチ１７に向けて引き出された引き出し部５２を有している。各引き出し部５２は、第１主面３の表層部からエミッタトレンチ１７の側壁を貫通し、エミッタトレンチ１７内に至る。各引き出し部５２は、この形態では、第１方向Ｘに関して、エミッタトレンチ１７の一方側の側壁および他方側の側壁を貫通している。
　各エミッタコンタクト電極層５１は、平面視においてゲート電極層１４と交差する第１交差領域５３を有している。各エミッタコンタクト電極層５１は、第１交差領域５３において、法線方向Ｚおよび第２方向Ｙに関して、ゲート埋め込み絶縁層１６を挟んでゲート電極層１４と対向している。各エミッタコンタクト電極層５１は、ゲート埋め込み絶縁層１６によってゲート電極層１４から絶縁されている。
　各エミッタコンタクト電極層５１は、平面視においてエミッタ電極層１９と交差する第２交差領域５４を有している。第２交差領域５４において、各エミッタコンタクト電極層５１は、法線方向Ｚに関して、エミッタ埋め込み絶縁層２１を挟んでエミッタ電極層１９と対向している。各エミッタコンタクト電極層５１は、エミッタ埋め込み絶縁層２１によってエミッタ電極層１９から絶縁されている。
　各エミッタコンタクト電極層５１は、平面視においてゲートトレンチ１２およびエミッタトレンチ１７の間の領域において第１交差領域５３および第２交差領域５４を接続する接続領域５５を有している。接続領域５５において、各エミッタコンタクト電極層５１は、ボディ領域８、エミッタ領域２５およびコンタクト領域３６に接続されている。
　図５を参照して、各エミッタコンタクト電極層５１およびゲート電極層１４の間に介在するゲート埋め込み絶縁層１６の厚さは、各エミッタコンタクト電極層５１およびエミッタ電極層１９の間に介在するエミッタ埋め込み絶縁層２１の厚さとほぼ等しくてもよい。
　半導体層２の第２主面４の上には、第２主面電極層としてのコレクタ電極層６１が形成されている。コレクタ電極層６１は、コレクタ領域５に接続されている。図示はしないが、層間絶縁層４１の上には、エミッタ主面電極層４３と同様の構造を有するゲート主面電極層が形成されていてもよい。ゲート主面電極層は、層間絶縁層４１に形成されたゲートコンタクト孔を介してゲート電極層１４に電気的に接続されていてもよい。
　図７は、参考例に係る半導体装置６２の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。参考例に係る半導体装置６２において、半導体装置１に対応する構造については、同一の参照符号を付して説明を省略する。
　参考例に係る半導体装置６２は、第１コンタクト孔３１およびエミッタコンタクト電極層５１に代えて、コンタクト孔６３およびエミッタコンタクト電極層６４を含む。コンタクト孔６３は、第１主面３の表層部において、ゲートトレンチ１２およびエミッタトレンチ１７の間の領域に形成されている。
　コンタクト孔６３は、ゲートトレンチ１２およびエミッタトレンチ１７から間隔を空けて形成されている。コンタクト孔６３は、平面視において、第２方向Ｙに沿って延びる帯状に形成されている。エミッタコンタクト電極層６４は、コンタクト孔６３に埋め込まれている。
　コンタクト孔６３の第１方向幅ＰＡは、０．２μｍを超えている。コンタクト孔６３およびゲートトレンチ１２の間のピッチＰＢは、０．２μｍを超えている。コンタクト孔６３およびエミッタトレンチ１７の間のピッチＰＣは、０．２μｍを超えている。つまり、ゲートトレンチ１２およびエミッタトレンチ１７の間のトレンチピッチＰＸは、０．６μｍを超えている。
　ピッチＰＢおよびピッチＰＣは、概してエミッタコンタクト電極層６４の寸法公差を考慮して設定される。参考例に係る半導体装置６２では、トレンチピッチＰＸが、エミッタコンタクト電極層６４の寸法公差に応じて、０．６μｍを超える所定値に設定されている。したがって、参考例に係る半導体装置６２では、トレンチピッチＰＸを０．６μｍ未満にすることはできない。
　つまり、トレンチピッチＰＸの狭ピッチ化は、前記寸法公差によって妨げられている。そのため、ゲートトレンチ１２およびエミッタトレンチ１７の間におけるホール蓄積効果を高めることができない。その結果、スイッチング速度や耐圧等の電気的特性が制限される。
　これに対して、半導体装置１では、エミッタコンタクト電極層５１が、第１主面３の表層部においてゲート埋め込み絶縁層１６を挟んでゲート電極層１４に交差した構造を有している。これにより、ゲート電極層１４から間隔を空けてエミッタコンタクト電極層５１を形成しなくて済むから、エミッタコンタクト電極層５１の寸法公差による制限を緩和できる。その結果、ゲートトレンチ１２およびエミッタトレンチ１７の間のトレンチピッチＰ０を狭めることができる。
　半導体装置１によれば、０．２μｍ以上０．４μｍ以下（たとえば０．２５μｍ程度）のトレンチピッチＰ０を実現できる。これにより、ゲートトレンチ１２およびエミッタトレンチ１７の狭ピッチ化を図ることができるから、微細化に寄与できる半導体装置１を提供できる。
　また、ゲートトレンチ１２およびエミッタトレンチ１７の狭ピッチ化を図ることができるから、ゲートトレンチ１２およびエミッタトレンチ１７の間のホール蓄積効果を高めることができる。これにより、図８および図９に示す電気的特性を得ることができる。
　図８は、電流－電圧特性をシミュレーションによって求めたグラフである。図８において、縦軸はコレクタ電流ＩＣ［Ａ］であり、横軸はコレクタ・エミッタ電圧ＶＣＥ［Ｖ］である。
　図８には、第１特性Ｌ１および第２特性Ｌ２が示されている。第１特性Ｌ１は、参考例に係る半導体装置６２の特性を示している。第２特性Ｌ２は、半導体装置１の特性を示している。第１特性Ｌ１および第２特性Ｌ２は、いずれも、コレクタ・エミッタ電圧ＶＣＥを０Ｖから２Ｖまで変化させた時の電流－電圧特性を示している。
　第１特性Ｌ１を参照して、参考例に係る半導体装置６２では、コレクタ電流ＩＣが２００Ａ、４００Ａ、６００Ａおよび８００Ａの時のコレクタ・エミッタ電圧ＶＣＥは、それぞれ、０．９６Ｖ、１．２２Ｖ、１．４２Ｖおよび１．６１Ｖであった。
　第２特性Ｌ２を参照して、半導体装置１では、コレクタ電流ＩＣが２００Ａ、４００Ａ、６００Ａおよび８００Ａの時のコレクタ・エミッタ電圧ＶＣＥは、それぞれ、０．８６Ｖ、１．０６Ｖ、１．２２Ｖおよび１．３７Ｖであった。
　以上のように、半導体装置１によれば、参考例に係る半導体装置６２と比べて立ち上がりに必要なコレクタ・エミッタ電圧ＶＣＥを低減できるから、スイッチング速度を向上できることが分かった。
　図９は、コレクタピーク電流ＩＣＰをシミュレーションによって求めたグラフである。図９において、縦軸はコレクタ電流ＩＣ［Ａ］であり、横軸はコレクタ・エミッタ電圧ＶＣＥ［Ｖ］である。
　図９には、第１特性Ｌ１１および第２特性Ｌ１２が示されている。第１特性Ｌ１１は、参考例に係る半導体装置６２の電流－電圧特性を示している。第２特性Ｌ１２は、半導体装置１の電流－電圧特性を示している。第１特性Ｌ１１および第２特性Ｌ１２は、いずれも、コレクタ・エミッタ電圧ＶＣＥを０Ｖから１５Ｖまで変化させた時の特性を示している。
　第１特性Ｌ１１を参照して、参考例に係る半導体装置６２では、コレクタ・エミッタ電圧ＶＣＥが１０Ｖ以上１５Ｖ以下の時のコレクタピーク電流ＩＣＰが５０００Ａを超えていた。
　第２特性Ｌ１２を参照して、半導体装置１では、コレクタ・エミッタ電圧ＶＣＥが１０Ｖ以上１５Ｖ以下の時のコレクタピーク電流ＩＣＰが５０００Ａ未満（４５００Ａ以上５０００Ａ未満）であった。
　以上のように、半導体装置１によれば、参考例に係る半導体装置６２と比べてコレクタピーク電流ＩＣＰを低減できるから、短絡耐量を向上できることが分かった。
　図１０Ａ～図１０Ｎは、半導体装置１の製造方法の一例を説明するための断面斜視図である。図１０Ａ～図１０Ｎは、図１に対応する部分の断面斜視図である。
　図１０Ａを参照して、まず、ｎ－型の半導体層２が用意される。次に、半導体層２内に、ｐ型のコレクタ領域５およびｎ型の電荷蓄積領域６が形成される。コレクタ領域５は、半導体層２の第２主面４に対するｐ型不純物の導入によって形成される。コレクタ領域５は、イオン注入マスク（図示せず）を介するイオン注入法によって半導体層２の第２主面４の表層部に形成されてもよい。
　電荷蓄積領域６は、第１主面３に対するｎ型不純物の導入によって形成される。電荷蓄積領域６は、イオン注入マスク（図示せず）を介するイオン注入法によって第１主面３の表層部に形成されてもよい。
　次に、図１０Ｂを参照して、所定パターンを有するマスク７１が、第１主面３の上に形成される。マスク７１は、ゲートトレンチ１２およびエミッタトレンチ１７を形成すべき領域を露出させる複数の開口７２を有している。
　次に、図１０Ｃを参照して、半導体層２の不要な部分が、第１主面３から除去される。半導体層２の不要な部分は、マスク７１を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。これにより、ゲートトレンチ１２およびエミッタトレンチ１７が形成される。その後、マスク７１は除去される。
　次に、図１０Ｄを参照して、ゲート絶縁層１３およびエミッタ絶縁層１８のベースとなるベース絶縁層７３が、第１主面３を被覆するように形成される。ベース絶縁層７３は、第１主面３に対する酸化処理法によって形成されてもよい。
　酸化処理法は、熱酸化処理法またはウェット酸化処理法であってもよい。ベース絶縁層７３は、酸化シリコンを含んでいてもよい。ベース絶縁層７３は、酸化処理法に代えてＣＶＤ（chemical vapor deposition）法によって形成されてもよい。
　次に、図１０Ｅを参照して、ゲート電極層１４およびエミッタ電極層１９のベースとなる第１ベース導電体層７４が、第１主面３の上に形成される。第１ベース導電体層７４は、導電性のポリシリコン層であってもよい。第１ベース導電体層７４は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＬＰ－ＣＶＤ（Low Pressure-CVD）法であってもよい。
　次に、第１ベース導電体層７４の不要な部分が除去される。第１ベース導電体層７４の不要な部分は、少なくともベース絶縁層７３が露出するまで除去される。第１ベース導電体層７４の不要な部分は、エッチング法（たとえばウエットエッチング法）によって除去されてもよい。
　第１ベース導電体層７４の不要な部分は、第１ベース導電体層７４の主面がＣＭＰ（Chemical Mechanical Polishing）法によって平坦化された後に、エッチング法（たとえばウエットエッチング法）によって除去されてもよい。
　次に、図１０Ｆを参照して、所定パターンを有するマスク７５が、第１主面３の上に形成される。マスク７５は、ゲート埋め込み孔１５およびエミッタ埋め込み孔２０を形成すべき領域を露出させる複数の開口７６を有している。
　次に、ゲート電極層１４の不要な部分およびエミッタ電極層１９の不要な部分が除去される。ゲート電極層１４の不要な部分およびエミッタ電極層１９の不要な部分は、マスク７５を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。これにより、ゲート埋め込み孔１５およびエミッタ埋め込み孔２０が形成される。
　その後、図１０Ｇを参照して、マスク７５が除去される。ゲート埋め込み孔１５およびエミッタ埋め込み孔２０は、異なるマスク（図示せず）を介して別々に形成されてもよい。すなわち、互いに異なる深さを有するゲート埋め込み孔１５およびエミッタ埋め込み孔２０が形成されてもよい。
　次に、図１０Ｈを参照して、ゲート埋め込み絶縁層１６およびエミッタ埋め込み絶縁層２１のベースとなるベース絶縁層７７が、第１主面３の上に形成される。ベース絶縁層７７は、酸化シリコンを含んでいてもよい。ベース絶縁層７７は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＬＰ－ＣＶＤ法であってもよい。
　次に、図１０Ｉを参照して、ベース絶縁層７７の不要な部分が除去される。ベース絶縁層７３の不要な部分は、エッチング法（たとえばウエットエッチング法）によって除去されてもよい。これにより、ゲート埋め込み絶縁層１６およびエミッタ埋め込み絶縁層２１が形成される。
　この工程では、ベース絶縁層７３において第１主面３を被覆する部分も除去される。これにより、ゲート絶縁層１３およびエミッタ絶縁層１８が形成される。また、これにより、トレンチゲート電極構造１０およびトレンチエミッタ電極構造１１が形成される。
　次に、図１０Ｊを参照して、半導体層２内にｐ型のボディ領域８およびｎ＋型のエミッタ領域２５が形成される。ボディ領域８は、第１主面３に対するｐ型不純物の導入によって形成される。ボディ領域８は、イオン注入マスク（図示せず）を介するイオン注入法によって第１主面３の表層部に形成されてもよい。
　エミッタ領域２５は、第１主面３に対するｎ型不純物の導入によって形成される。エミッタ領域２５は、イオン注入マスク（図示せず）を介するイオン注入法によって第１主面３の表層部に形成されてもよい。
　次に、図１０Ｋを参照して、第１主面３の上に、層間絶縁層４１が形成される。層間絶縁層４１は、トレンチゲート電極構造１０およびトレンチエミッタ電極構造１１を被覆するように第１主面３の上に形成される。この工程は、ＣＶＤ法によって、ＢＰＳＧ膜（たとえば５０００Å）およびＰＳＧ膜（たとえば４０００Å）を第１主面３の上からこの順に形成する工程を含んでいてもよい。
　次に、図１０Ｌを参照して、所定パターンを有するマスク７８が、層間絶縁層４１の上に形成される。マスク７８は、第１コンタクト孔３１および第２コンタクト孔４２を形成すべき領域を露出させる複数の開口７９を有している。
　次に、図１０Ｍを参照して、層間絶縁層４１の不要な部分、ゲート埋め込み絶縁層１６の不要な部分およびエミッタ埋め込み絶縁層２１の不要な部分が除去される。層間絶縁層４１等の不要な部分は、マスク７８を介するエッチング法（たとえばドライエッチング法）によって除去されてもよい。
　さらに、この工程では、層間絶縁層４１等の不要な部分が除去された後、半導体層２の不要な部分が除去される。半導体層２の不要な部分は、マスク７８を介するエッチング法（たとえばドライエッチング法）によって除去されてもよい。
　これにより、第１主面３に第１コンタクト孔３１が形成され、層間絶縁層４１に第１コンタクト孔３１に連通する第２コンタクト孔４２が形成される。その後、マスク７８は除去される。
　次に、コンタクト領域３６が、第１主面３の表層部に形成される。コンタクト領域３６は、より具体的には、ボディ領域８の表層部において第１コンタクト孔３１の底壁に沿う領域に形成される。コンタクト領域３６は、第１コンタクト孔３１の側壁および底壁に沿う領域に形成されてもよい。
　コンタクト領域３６は、第１コンタクト孔３１に対するｐ型不純物の導入によって形成される。コンタクト領域３６は、イオン注入マスク（図示せず）を介するイオン注入法によって第１コンタクト孔３１に導入されてもよい。これにより、第１コンタクト孔３１の底壁に沿うコンタクト領域３６が形成される。
　コンタクト領域３６は、図１０Ｊの工程において第１主面３に対するｐ型不純物の導入によって形成されてもよい。この場合、コンタクト領域３６は、イオン注入マスク（図示せず）を介するイオン注入法によって第１主面３の表層部に形成されてもよい。この工程によっても、第１コンタクト孔３１の底壁に沿うコンタクト領域３６が形成される。
　次に、図１０Ｎを参照して、エミッタ主面電極層４３が、層間絶縁層４１の上に形成される。この工程は、第１電極層４４および第２電極層４５を、層間絶縁層４１の上にこの順に形成する工程を含む。
　第１電極層４４を形成する工程は、層間絶縁層４１の上に、チタン層および窒化チタン層をこの順に形成する工程を含む。チタン層および窒化チタン層は、スパッタ法やＣＶＤ法によってそれぞれ形成されてもよい。第２電極層４５を形成する工程は、第１電極層４４の上にタングステン層を形成する工程を含む。タングステン層は、ＣＶＤ法によって形成されてもよい。
　これにより、層間絶縁層４１の上にエミッタ主面電極層４３が形成される。そして、エミッタ主面電極層４３において第１コンタクト孔３１に入り込んだ部分によって、エミッタコンタクト電極層５１が形成される。また、半導体層２の第２主面４に、コレクタ電極層６１が形成される。以上を含む工程を経て、半導体装置１が形成される。
　図１１は、本発明の第２実施形態に係る半導体装置８１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１１を参照して、各第１コンタクト孔３１は、この形態では、平面視においてゲートトレンチ１２だけに交差している。各第１コンタクト孔３１の引き出し部３２は、エミッタトレンチ１７から間隔を空けて形成されている。つまり、引き出し部３２は、エミッタトレンチ１７に至らない。
　各エミッタコンタクト電極層５１は、この形態では、平面視においてゲートトレンチ１２だけに交差している。各エミッタコンタクト電極層５１の引き出し部５２は、エミッタトレンチ１７から間隔を空けて形成されている。つまり、引き出し部５２は、エミッタトレンチ１７に至らない。
　以上、半導体装置８１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置８１は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　図１２は、本発明の第３実施形態に係る半導体装置９１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１２を参照して、複数の第１コンタクト孔３１は、この形態では、第１コンタクト孔９２Ａおよび第１コンタクト孔９２Ｂを含む。第１コンタクト孔９２Ａは、平面視においてゲートトレンチ１２だけに交差している。第１コンタクト孔９２Ｂは、平面視においてエミッタトレンチ１７だけに交差している。
　複数のエミッタコンタクト電極層５１は、この形態では、エミッタコンタクト電極層９３Ａおよびエミッタコンタクト電極層９３Ｂを含む。エミッタコンタクト電極層９３Ａは、第１コンタクト孔９２Ａに埋め込まれている。エミッタコンタクト電極層９３Ａは、平面視においてゲートトレンチ１２だけに交差している。エミッタコンタクト電極層９３Ｂは、第１コンタクト孔９２Ｂに埋め込まれている。エミッタコンタクト電極層９３Ｂは、平面視においてエミッタトレンチ１７だけに交差している。
　以上、半導体装置９１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置９１は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　図１３は、本発明の第４実施形態に係る半導体装置１０１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１３を参照して、この形態では、半導体装置１０１は、トレンチエミッタ電極構造１１に代えてトレンチエミッタ電極構造１０２を含む。トレンチエミッタ電極構造１０２は、トレンチゲート電極構造１０と同様の構造を有している。
　トレンチエミッタ電極構造１０２は、より具体的には、エミッタトレンチ１０３、エミッタ絶縁層１０４、エミッタ電極層１０５、複数のエミッタ埋め込み孔１０６および複数のエミッタ埋め込み絶縁層１０７を含む。
　エミッタトレンチ１０３、エミッタ絶縁層１０４、エミッタ電極層１０５、エミッタ埋め込み孔１０６およびエミッタ埋め込み絶縁層１０７は、それぞれ、ゲートトレンチ１２、ゲート絶縁層１３、ゲート電極層１４、ゲート埋め込み孔１５およびゲート埋め込み絶縁層１６と同様の構造を有している。トレンチエミッタ電極構造１０２についての具体的な説明は省略する。
　各第１コンタクト孔３１は、この形態では、平面視においてゲート電極層１４と交差する第１交差領域１０８を有している。第１交差領域１０８において、各第１コンタクト孔３１の側壁および底壁は、ゲート埋め込み絶縁層１６によって区画されている。
　各第１コンタクト孔３１は、平面視においてエミッタ電極層１０５と交差する第２交差領域１０９を有している。第２交差領域１０９において、各第１コンタクト孔３１の側壁および底壁は、エミッタ埋め込み絶縁層１０７によって区画されている。
　各第１コンタクト孔３１は、平面視においてゲートトレンチ１２およびエミッタトレンチ１７の間の領域において第１交差領域１０８および第２交差領域１０９を接続する接続領域１１０を有している。接続領域１１０において、各第１コンタクト孔３１の側壁および底壁は、半導体層２によって区画されている。
　各第１コンタクト孔３１の側壁は、第１交差領域１０８、第２交差領域１０９および接続領域１１０において面一に形成されている。各第１コンタクト孔３１の底壁は、第１交差領域１０８、第２交差領域１０９および接続領域１１０において面一に形成されている。
　各エミッタコンタクト電極層５１は、この形態では、平面視においてゲート電極層１４と交差する第１交差領域１１１を有している。各エミッタコンタクト電極層５１は、第１交差領域１１１において、法線方向Ｚおよび第２方向Ｙに関して、ゲート埋め込み絶縁層１６を挟んでゲート電極層１４と対向している。各エミッタコンタクト電極層５１は、ゲート埋め込み絶縁層１６によってゲート電極層１４から絶縁されている。
　各エミッタコンタクト電極層５１は、平面視においてエミッタ電極層１０５と交差する第２交差領域１１２を有している。第２交差領域１１２において、各エミッタコンタクト電極層５１は、法線方向Ｚおよび第２方向Ｙに関して、エミッタ埋め込み絶縁層１０７を挟んでエミッタ電極層１０５と対向している。各エミッタコンタクト電極層５１は、エミッタ埋め込み絶縁層１０７によってエミッタ電極層１０５から絶縁されている。
　各エミッタコンタクト電極層５１は、平面視においてゲートトレンチ１２およびエミッタトレンチ１７の間の領域において第１交差領域１１１および第２交差領域１１２を接続する接続領域１１３を有している。接続領域１１３において、各エミッタコンタクト電極層５１は、ボディ領域８、エミッタ領域２５およびコンタクト領域３６に接続されている。
　以上、半導体装置１０１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置１０１は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　図１４は、本発明の第５実施形態に係る半導体装置１２１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１４を参照して、各第１コンタクト孔３１は、この形態では、平面視においてゲートトレンチ１２だけに交差している。各第１コンタクト孔３１の引き出し部３２は、エミッタトレンチ１７から間隔を空けて形成されている。つまり、引き出し部３２は、エミッタトレンチ１７に至らない。
　各エミッタコンタクト電極層５１は、この形態では、平面視においてゲートトレンチ１２だけに交差している。各エミッタコンタクト電極層５１の引き出し部５２は、エミッタトレンチ１７から間隔を空けて形成されている。つまり、引き出し部５２は、エミッタトレンチ１７に至らない。
　このような形態の場合、図１４に示されるように、トレンチエミッタ電極構造１０２は、必ずしも、エミッタ埋め込み孔１０６およびエミッタ埋め込み絶縁層１０７を含む必要はない。
　以上、半導体装置１２１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置１２１は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　図１５は、本発明の第６実施形態に係る半導体装置１３１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１５を参照して、複数の第１コンタクト孔３１は、この形態では、第１コンタクト孔１３２Ａおよび第１コンタクト孔１３２Ｂを含む。第１コンタクト孔１３２Ａは、平面視においてゲートトレンチ１２だけに交差している。第１コンタクト孔１３２Ｂは、平面視においてエミッタトレンチ１７だけに交差している。
　複数のエミッタコンタクト電極層５１は、この形態では、エミッタコンタクト電極層１３３Ａおよびエミッタコンタクト電極層１３３Ｂを含む。エミッタコンタクト電極層１３３Ａは、第１コンタクト孔１３２Ａに埋め込まれている。エミッタコンタクト電極層１３３Ａは、平面視においてゲートトレンチ１２だけに交差している。エミッタコンタクト電極層１３３Ｂは、第１コンタクト孔１３２Ｂに埋め込まれている。エミッタコンタクト電極層１３３Ｂは、平面視においてエミッタトレンチ１７だけに交差している。
　以上、半導体装置１３１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置１３１は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　図１６は、本発明の第７実施形態に係る半導体装置１４１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１６を参照して、この形態では、半導体装置１４１は、トレンチエミッタ電極構造１１に代えて第２トレンチゲート電極構造１４２を含む。第２トレンチゲート電極構造１４２は、トレンチゲート電極構造１０と同様の構造を有している。
　第２トレンチゲート電極構造１４２は、より具体的には、第２ゲートトレンチ１４３、第２ゲート絶縁層１４４、第２ゲート電極層１４５、複数の第２ゲート埋め込み孔１４６および複数の第２ゲート埋め込み絶縁層１４７を含む。第２ゲート電極層１４５は、ゲート電極層１４と同電位を成している。
　第２ゲートトレンチ１４３、第２ゲート絶縁層１４４、第２ゲート電極層１４５、第２ゲート埋め込み孔１４６および第２ゲート埋め込み絶縁層１４７は、それぞれ、ゲートトレンチ１２、ゲート絶縁層１３、ゲート電極層１４、ゲート埋め込み孔１５およびゲート埋め込み絶縁層１６と同様の構造を有している。第２トレンチゲート電極構造１４２についての具体的な説明は省略する。
　ボディ領域８の表層部において第２ゲートトレンチ１４３の側壁に沿う領域には、ｎ＋型のエミッタ領域２５が形成されている。エミッタ領域２５は、第１方向Ｘに関して、第２ゲートトレンチ１４３の一方側の側壁および他方側の側壁に沿って複数形成されている。複数のエミッタ領域２５は、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。
　ゲートトレンチ１２の側壁に沿って形成されたエミッタ領域２５は、この形態では、第２ゲートトレンチ１４３の側壁に沿って形成されたエミッタ領域２５と一体的に形成されている。つまり、エミッタ領域２５は、ゲートトレンチ１２および第２ゲートトレンチ１４３の間の領域において、ゲートトレンチ１２および第２ゲートトレンチ１４３によって共有されている。
　各第１コンタクト孔３１は、平面視においてゲート電極層１４と交差する第１交差領域１４８を有している。第１交差領域１４８において、各第１コンタクト孔３１の側壁および底壁は、ゲート埋め込み絶縁層１６によって区画されている。
　各第１コンタクト孔３１は、平面視において第２ゲート電極層１４５と交差する第２交差領域１４９を有している。第２交差領域１４９において、各第１コンタクト孔３１の側壁および底壁は、第２ゲート埋め込み絶縁層１４７によって区画されている。
　各第１コンタクト孔３１は、平面視においてゲートトレンチ１２および第２ゲートトレンチ１４３の間の領域において第１交差領域１４８および第２交差領域１４９を接続する接続領域１５０を有している。接続領域１５０において、各第１コンタクト孔３１の側壁および底壁は、半導体層２によって区画されている。
　各第１コンタクト孔３１の側壁は、第１交差領域１４８、第２交差領域１４９および接続領域１５０において面一に形成されている。各第１コンタクト孔３１の底壁は、第１交差領域１４８、第２交差領域１４９および接続領域１５０において面一に形成されている。
　各エミッタコンタクト電極層５１は、この形態では、平面視においてゲート電極層１４と交差する第１交差領域１５１を有している。各エミッタコンタクト電極層５１は、第１交差領域１５１において、法線方向Ｚおよび第２方向Ｙに関して、ゲート埋め込み絶縁層１６を挟んでゲート電極層１４と対向している。各エミッタコンタクト電極層５１は、ゲート埋め込み絶縁層１６によってゲート電極層１４から絶縁されている。
　各エミッタコンタクト電極層５１は、平面視において第２ゲート電極層１４５と交差する第２交差領域１５２を有している。第２交差領域１５２において、各エミッタコンタクト電極層５１は、法線方向Ｚおよび第２方向Ｙに関して、第２ゲート埋め込み絶縁層１４７を挟んで第２ゲート電極層１４５と対向している。各エミッタコンタクト電極層５１は、第２ゲート埋め込み絶縁層１４７によって第２ゲート電極層１４５から絶縁されている。
　各エミッタコンタクト電極層５１は、平面視においてゲートトレンチ１２および第２ゲートトレンチ１４３の間の領域において第１交差領域１５１および第２交差領域１５２を接続する接続領域１５３を有している。接続領域１５３において、各エミッタコンタクト電極層５１は、ボディ領域８、エミッタ領域２５およびコンタクト領域３６に接続されている。
　以上、半導体装置１４１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置１４１は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　図１７は、本発明の第８実施形態に係る半導体装置１６１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。以下では、半導体装置１４１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１７を参照して、複数の第１コンタクト孔３１は、この形態では、第１コンタクト孔１６２Ａおよび第１コンタクト孔１６２Ｂを含む。第１コンタクト孔１６２Ａは、平面視においてゲートトレンチ１２だけに交差している。第１コンタクト孔１６２Ｂは、平面視において第２ゲートトレンチ１４３だけに交差している。
　複数のエミッタコンタクト電極層５１は、この形態では、エミッタコンタクト電極層１６３Ａおよびエミッタコンタクト電極層１６３Ｂを含む。エミッタコンタクト電極層１６３Ａは、第１コンタクト孔１６２Ａに埋め込まれている。エミッタコンタクト電極層１６３Ａは、平面視においてゲートトレンチ１２だけに交差している。エミッタコンタクト電極層１６３Ｂは、第１コンタクト孔１６２Ｂに埋め込まれている。エミッタコンタクト電極層１６３Ｂは、平面視において第２ゲートトレンチ１４３だけに交差している。
　以上、半導体装置１６１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置１６１は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　図１８は、本発明の第９実施形態に係る半導体装置１７１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１８を参照して、第１主面３の表層部には、この形態では、複数のトレンチゲート電極構造１０が形成されている。複数のトレンチゲート電極構造１０は、この形態では、互いに間隔を空けて形成された第１トレンチゲート電極構造１７２および第２トレンチゲート電極構造１７３を含む。
　第１トレンチゲート電極構造１７２および第２トレンチゲート電極構造１７３は、第１方向Ｘに沿って間隔を空けて形成されている。第１トレンチゲート電極構造１７２および第２トレンチゲート電極構造１７３は、平面視において第２方向Ｙに沿って帯状に延びている。
　第１トレンチゲート電極構造１７２および第２トレンチゲート電極構造１７３の間のトレンチピッチＰＴは、１．６μｍ以上４．８μｍ以下であってもよい。トレンチピッチＰＴは、１．６μｍ以上２．４μｍ以下、２．４μｍ以上３．２μｍ以下、３．２μｍ以上４．０μｍ以下、または、４．０μｍ以上４．８μｍ以下であってもよい。トレンチピッチＰＴは、１．５μｍ以上３．０μｍ以下（たとえば２．２５μｍ程度）であることが好ましい。
　第１トレンチゲート電極構造１７２は、第１ゲートトレンチ１７４、第１ゲート絶縁層１７５、第１ゲート電極層１７６、複数の第１ゲート埋め込み孔１７７および複数の第１ゲート埋め込み絶縁層１７８を含む。
　第１ゲートトレンチ１７４、第１ゲート絶縁層１７５、第１ゲート電極層１７６、第１ゲート埋め込み孔１７７および第１ゲート埋め込み絶縁層１７８は、それぞれ、第１実施形態に係るゲートトレンチ１２、ゲート絶縁層１３、ゲート電極層１４、ゲート埋め込み孔１５およびゲート埋め込み絶縁層１６と同様の構造を有している。第１トレンチゲート電極構造１７２についての具体的な説明は省略する。
　第２トレンチゲート電極構造１７３は、第２ゲートトレンチ１８４、第２ゲート絶縁層１８５、第２ゲート電極層１８６、複数の第２ゲート埋め込み孔１８７および複数の第２ゲート埋め込み絶縁層１８８を含む。
　第２ゲートトレンチ１８４、第２ゲート絶縁層１８５、第２ゲート電極層１８６、第２ゲート埋め込み孔１８７および第２ゲート埋め込み絶縁層１８８は、それぞれ、第１実施形態に係るゲートトレンチ１２、ゲート絶縁層１３、ゲート電極層１４、ゲート埋め込み孔１５およびゲート埋め込み絶縁層１６と同様の構造を有している。第２トレンチゲート電極構造１７３についての具体的な説明は省略する。
　第１主面３の表層部において第１トレンチゲート電極構造１７２および第２トレンチゲート電極構造１７３の間の領域には、複数（２つ以上）のトレンチエミッタ電極構造１１が形成されている。複数のトレンチエミッタ電極構造１１は、この形態では、互いに間隔を空けて形成された第１トレンチエミッタ電極構造１９１および第２トレンチエミッタ電極構造１９２を含む。
　第１トレンチゲート電極構造１７２および第２トレンチゲート電極構造１７３の間の領域には、１つのトレンチエミッタ電極構造だけが形成されていてもよい。また、第１トレンチゲート電極構造１７２および第２トレンチゲート電極構造１７３の間の領域には、４つ以上のトレンチエミッタ電極構造１１が形成されていてもよい。
　第１トレンチエミッタ電極構造１９１および第２トレンチエミッタ電極構造１９２は、第１方向Ｘに沿って間隔を空けて形成されている。第１トレンチエミッタ電極構造１９１および第２トレンチエミッタ電極構造１９２は、平面視において第２方向Ｙに沿って帯状に延びている。
　第１トレンチエミッタ電極構造１９１は、第１エミッタトレンチ１９３、第１エミッタ絶縁層１９４、第１エミッタ電極層１９５、第１エミッタ埋め込み孔１９６および第１エミッタ埋め込み絶縁層１９７を含む。
　第１エミッタトレンチ１９３、第１エミッタ絶縁層１９４、第１エミッタ電極層１９５、第１エミッタ埋め込み孔１９６および第１エミッタ埋め込み絶縁層１９７は、それぞれ、第１実施形態に係るエミッタトレンチ１７、エミッタ絶縁層１８、エミッタ電極層１９、エミッタ埋め込み孔２０およびエミッタ埋め込み絶縁層２１と同様の構造を有している。第１トレンチエミッタ電極構造１９１についての具体的な説明は省略する。
　第２トレンチエミッタ電極構造１９２は、第２エミッタトレンチ２０３、第２エミッタ絶縁層２０４、第２エミッタ電極層２０５、第２エミッタ埋め込み孔２０６および第２エミッタ埋め込み絶縁層２０７を含む。
　第２エミッタトレンチ２０３、第２エミッタ絶縁層２０４、第２エミッタ電極層２０５、第２エミッタ埋め込み孔２０６および第２エミッタ埋め込み絶縁層２０７は、それぞれ、第１実施形態に係るエミッタトレンチ１７、エミッタ絶縁層１８、エミッタ電極層１９、エミッタ埋め込み孔２０およびエミッタ埋め込み絶縁層２１と同様の構造を有している。第２トレンチエミッタ電極構造１９２についての具体的な説明は省略する。
　第１トレンチゲート電極構造１７２および第１トレンチエミッタ電極構造１９１の間の第１トレンチピッチＰ１は、０．１μｍ以上０．６μｍ未満であってもよい。第１トレンチピッチＰ１は、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、０．４μｍ以上０．５μｍ以下、または、０．５μｍ以上０．６μｍ未満であってもよい。第１トレンチピッチＰ１は、０．２μｍ以上０．４μｍ以下（たとえば０．２５μｍ程度）であることが好ましい。
　第１トレンチエミッタ電極構造１９１および第２トレンチエミッタ電極構造１９２の間の第２トレンチピッチＰ２は、０．１μｍ以上０．６μｍ未満であってもよい。第２トレンチピッチＰ２は、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、０．４μｍ以上０．５μｍ以下、または、０．５μｍ以上０．６μｍ未満であってもよい。第２トレンチピッチＰ２は、０．２μｍ以上０．４μｍ以下（たとえば０．２５μｍ程度）であることが好ましい。
　第２トレンチゲート電極構造１７３および第２トレンチエミッタ電極構造１９２の間の第３トレンチピッチＰ３は、０．１μｍ以上０．６μｍ未満であってもよい。第３トレンチピッチＰ３は、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、０．４μｍ以上０．５μｍ以下、または、０．５μｍ以上０．６μｍ未満であってもよい。第３トレンチピッチＰ３は、０．２μｍ以上０．４μｍ以下（たとえば０．２５μｍ程度）であることが好ましい。
　第１主面３の表層部において第１トレンチエミッタ電極構造１９１および第２トレンチエミッタ電極構造１９２の間の領域には、エミッタ領域２５は形成されていない。第１主面３の表層部において第１トレンチエミッタ電極構造１９１および第２トレンチエミッタ電極構造１９２の間の領域には、ｐ型の不純物領域２０８が形成されている。
　不純物領域２０８は、第１エミッタトレンチ１９３の側壁および第２エミッタトレンチ２０３の側壁から露出している。不純物領域２０８は、電荷蓄積領域６の表層部に形成されている。不純物領域２０８は、第１主面３から露出している。不純物領域２０８は、ボディ領域８と等しい深さに形成されている。不純物領域２０８は、ボディ領域８のｐ型不純物濃度と等しいｐ型不純物濃度を有している。不純物領域２０８は、エミッタ領域２５に電気的に接続されていない点においてボディ領域８とは異なる電気的性質を有している。
　複数の第１コンタクト孔３１は、この形態では、平面視において、第２方向Ｙに沿って間隔を空けて形成され、第１方向Ｘに沿って帯状にそれぞれ延びている。各第１コンタクト孔３１は、この形態では、第１トレンチゲート電極構造１７２、第１トレンチエミッタ電極構造１９１、第２トレンチエミッタ電極構造１９２および第２トレンチゲート電極構造１７３に交差している。
　複数のエミッタコンタクト電極層５１は、この形態では、平面視において、第２方向Ｙに沿って間隔を空けて形成され、第１方向Ｘに沿って帯状にそれぞれ延びている。各エミッタコンタクト電極層５１は、この形態では、第１トレンチゲート電極構造１７２、第１トレンチエミッタ電極構造１９１、第２トレンチエミッタ電極構造１９２および第２トレンチゲート電極構造１７３に交差している。各エミッタコンタクト電極層５１は、半導体層２に接する部分において、ボディ領域８、エミッタ領域２５、コンタクト領域３６および不純物領域２０８に接続されている。
　以上、半導体装置１７１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置１７１は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　図１９は、本発明の第１０実施形態に係る半導体装置２１１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。以下では、半導体装置１７１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１９を参照して、複数の第１コンタクト孔３１は、この形態では、複数の第１コンタクト孔２１２Ａおよび複数の第１コンタクト孔２１２Ｂを含む。複数の第１コンタクト孔２１２Ａは、平面視において第１ゲートトレンチ１７４（第２方向Ｙ）に沿って間隔を空けて形成されている。複数の第１コンタクト孔２１２Ａは、それぞれ、平面視において第１ゲートトレンチ１７４だけに交差している。
　複数の第１コンタクト孔２１２Ｂは、平面視において第２ゲートトレンチ１８４（第２方向Ｙ）に沿って間隔を空けて形成されている。複数の第１コンタクト孔２１２Ｂは、この形態では、第１方向Ｘに沿って対応する第１コンタクト孔２１２Ａに対向している。複数の第１コンタクト孔２１２Ａは、それぞれ、平面視において第２ゲートトレンチ１８４だけに交差している。
　複数のエミッタコンタクト電極層５１は、この形態では、複数のエミッタコンタクト電極層２１３Ａおよび複数のエミッタコンタクト電極層２１３Ｂを含む。複数のエミッタコンタクト電極層２１３Ａは、それぞれ、対応する第１コンタクト孔２１２Ａに埋め込まれている。複数のエミッタコンタクト電極層２１３Ａは、平面視において第１ゲートトレンチ１７４（第２方向Ｙ）に沿って間隔を空けて形成されている。複数のエミッタコンタクト電極層２１３Ａは、平面視において第１ゲートトレンチ１７４だけに交差している。
　複数のエミッタコンタクト電極層２１３Ｂは、それぞれ、対応する第１コンタクト孔２１２Ｂに埋め込まれている。複数のエミッタコンタクト電極層２１３Ｂは、平面視において第２ゲートトレンチ１８４（第２方向Ｙ）に沿って間隔を空けて形成されている。複数のエミッタコンタクト電極層２１３Ｂは、平面視において第２ゲートトレンチ１８４だけに交差している。つまり、各エミッタコンタクト電極層５１は、この形態では、不純物領域２０８に電気的に接続されていない。不純物領域２０８は、電気的に浮遊状態に形成されている。
　以上、半導体装置２１１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置２１１は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　図２０は、本発明の第１１実施形態に係る半導体装置２２１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。以下では、第９実施形態に係る半導体装置１７１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　前述の半導体装置１７１では、第２主面４の表層部に、ｐ型のコレクタ領域５が形成されている例について説明した。これに対して、半導体装置２２１では、第２主面４の表層部に、ｐ型のコレクタ領域５に代えてｎ型のドレイン領域２２２が形成されている。
　これにより、半導体装置２２１は、トレンチゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた基本形態を有している。前述の半導体装置１７１の説明は、「エミッタ」を「ソース」と読み替え、「コレクタ」を「ドレイン」と読み替えて、半導体装置２２１の説明に準用される。
　以上、半導体装置２２１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置２２１は、半導体装置１の製造方法において、ｐ型のコレクタ領域５に代えてｎ型のドレイン領域２２２を形成すると共に、各マスクのレイアウトを変更するだけで製造できる。
　むろん、ドレイン領域２２２が形成された構造は、第９実施形態（半導体装置１７１）以外の実施形態にも適用できる。この場合、ドレイン領域２２２が適用された実施形態では、「エミッタ」が「ソース」と読み替えられ、「コレクタ」が「ドレイン」と読み替えられる。
　図２１は、本発明の第１２実施形態に係る半導体装置２４１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。以下では、半導体装置１７１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　半導体装置２４１は、第９実施形態に係る半導体装置１７１（図１８参照）に第７実施形態に係る半導体装置１４１（図１６参照）が組み合わされた構造を有している。すなわち、半導体装置２４１は、トレンチエミッタ電極構造１１を備えていない。半導体装置２４１は、複数のトレンチゲート電極構造１０を有している。
　複数のトレンチゲート電極構造１０は、第１方向Ｘに沿って間隔を空けて形成されている。複数のトレンチゲート電極構造１０は、それぞれ、平面視において第２方向Ｙに沿って帯状に延びている。
　複数のトレンチゲート電極構造１０の間のトレンチピッチＰＧは、０．１μｍ以上０．６μｍ未満であってもよい。各トレンチピッチＰＧは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、０．４μｍ以上０．５μｍ以下、または、０．５μｍ以上０．６μｍ未満であってもよい。各トレンチピッチＰＧは、０．２μｍ以上０．４μｍ以下（たとえば０．２５μｍ程度）であることが好ましい。複数のトレンチピッチＰＧは、互いに等しい値に形成されていてもよいし、異なる値に形成されていてもよい。
　複数のトレンチゲート電極構造１０は、ゲートトレンチ１２、ゲート絶縁層１３、ゲート電極層１４、複数のゲート埋め込み孔１５および複数のゲート埋め込み絶縁層１６をそれぞれ含む。ゲートトレンチ１２、ゲート絶縁層１３、ゲート電極層１４、複数のゲート埋め込み孔１５および複数のゲート埋め込み絶縁層１６についての説明は省略する。
　複数の第１コンタクト孔３１は、この形態では、平面視において第２方向Ｙに沿って間隔を空けて形成され、第１方向Ｘに沿って帯状にそれぞれ延びている。複数の第１コンタクト孔３１は、この形態では、平面視において複数のトレンチゲート電極構造１０に交差している。
　複数のエミッタコンタクト電極層５１は、この形態では、平面視において第２方向Ｙに沿って間隔を空けて形成され、第１方向Ｘに沿って帯状にそれぞれ延びている。複数のエミッタコンタクト電極層５１は、この形態では、平面視において複数のトレンチゲート電極構造１０に交差している。各エミッタコンタクト電極層５１は、半導体層２と接する部分においてボディ領域８、エミッタ領域２５およびコンタクト領域３６に接続されている。
　以上、半導体装置２４１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置２４１は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　図２２は、本発明の第１３実施形態に係る半導体装置２５１の一部の領域を示す断面斜視図である。図２３は、図２２に示す半導体装置２５１の一部の領域を示す断面斜視図であって、第１主面３の上の構造を取り除いた図である。図２４は、図２３の平面図である。図２５は、図２４に示すXXV-XXV線に沿う断面図である。以下では、半導体装置２１１（図１９参照）に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図２２～図２５を参照して、複数の第１コンタクト孔３１は、半導体装置２１１と同様に、複数の第１コンタクト孔２１２Ａおよび複数の第１コンタクト孔２１２Ｂを含む。図２５を参照して、各第１コンタクト孔２１２Ａの底壁は、この形態では、第１主面３に向かって隆起し、第２主面４に向かって沈下した凹凸状（uneven shape）に形成されている。各第１コンタクト孔２１２Ａは、より具体的には、第１ゲートトレンチ１７４内に形成された第１領域２５２、および、半導体層２内に形成された第２領域２５３を含む。
　第１領域２５２の側壁および底壁は、第１ゲート絶縁層１７５および第１ゲート埋め込み絶縁層１７８によって区画されている。第１領域２５２の底壁は、半導体層２の厚さ方向に関して、第１主面３に対して第２主面４側に位置している。第１領域２５２の底壁は、より具体的には、半導体層２の厚さ方向に関して、第１主面３およびボディ領域８の底部の間の領域に位置している。むろん、第１領域２５２の底壁は、第１主面３と同一平面上に位置していてもよい。つまり、第１領域２５２を有さない第１コンタクト孔２１２Ａが形成されてもよい。
　第２領域２５３の側壁および底壁は、半導体層２およびトレンチゲート電極構造１０（第１トレンチゲート電極構造１７２）によって区画されている。第２領域２５３の側壁は、第１ゲート絶縁層１７５および／または第１ゲート埋め込み絶縁層１７８によって区画されていてもよい。第２領域２５３の底壁は、半導体層２の厚さ方向に関して、第１領域２５２の底壁およびボディ領域８の底部の間の領域に位置している。第２領域２５３の底壁は、より具体的には、半導体層２の厚さ方向に関して、エミッタ領域２５の底部およびボディ領域８の底部の間の領域に位置している。
　図２５を参照して、第１コンタクト孔２１２Ｂの底壁は、この形態では、第１主面３に向かって隆起し、第２主面４に向かって沈下した凹凸状（uneven shape）に形成されている。各第１コンタクト孔２１２Ｂは、より具体的には、第２ゲートトレンチ１８４内に形成された第１領域２５４、および、半導体層２内に形成された第２領域２５５を含む。
　第１領域２５４の側壁および底壁は、第２ゲート絶縁層１８５および第２ゲート埋め込み絶縁層１８８によって区画されている。第１領域２５４の底壁は、半導体層２の厚さ方向に関して、第１主面３に対して第２主面４側に位置している。第１領域２５４の底壁は、より具体的には、半導体層２の厚さ方向に関して、第１主面３およびボディ領域８の底部の間の領域に位置している。むろん、第１領域２５４の底壁は、第１主面３と同一平面上に位置していてもよい。つまり、第１領域２５４を有さない第１コンタクト孔２１２Ｂが形成されてもよい。
　第２領域２５５の側壁および底壁は、半導体層２およびトレンチゲート電極構造１０によって区画されている。第２領域２５５の側壁は、第２ゲート絶縁層１８５および／または第２ゲート埋め込み絶縁層１８８によって区画されていてもよい。第２領域２５５の底壁は、半導体層２の厚さ方向に関して、第１領域２５４の底壁およびボディ領域８の底部の間の領域に位置している。第２領域２５５の底壁は、より具体的には、半導体層２の厚さ方向に関して、エミッタ領域２５の底部およびボディ領域８の底部の間の領域に位置している。
　この形態に係る複数の第１コンタクト孔３１は、半導体装置１の製造方法において、各マスクのレイアウトやエッチング条件を変更するだけで製造できる。すなわち、複数の第１コンタクト孔３１は、半導体層２の除去工程時（図１０Ｍ参照）に、第１ゲート埋め込み絶縁層１７８（第２ゲート埋め込み絶縁層１８８）の上面に対して第１コンタクト孔３１の底壁が第２主面４側の領域に位置するように半導体層２の不要な部分を除去することによって形成される。この時、第２領域２５３を区画すべき第１ゲート絶縁層１７５の一部または全部はエッチング法によって消失してもよい。また、第２領域２５５を区画すべき第２ゲート絶縁層１８５の一部または全部はエッチング法によって消失してもよい。
　エミッタ主面電極層４３は、複数のエミッタコンタクト電極層５１および主面電極層２５６を含む。複数のエミッタコンタクト電極層５１は、複数のエミッタコンタクト電極層２１３Ａおよび複数のエミッタコンタクト電極層２１３Ｂを含む。
　複数のエミッタコンタクト電極層２１３Ａは、対応する第１コンタクト孔２１２Ａにそれぞれ埋め込まれている。各エミッタコンタクト電極層２１３Ａは、対応する第１コンタクト孔２１２Ａ内において第１領域２５２および第２領域２５３に噛み合う凹凸部（uneven portion）を有している。
　各エミッタコンタクト電極層２１３Ａは、第１電極層４４および第２電極層４５を含む。第１電極層４４は、第１領域２５２内において凹状の第１空間ＳＰ１を区画している。第１電極層４４は、さらに、第２領域２５３内において凹状の第２空間ＳＰ２を区画している。第１領域２５２の底壁が第１主面３と同一平面上に位置している場合、第１空間ＳＰ１は形成されず、第２空間ＳＰ２だけが形成される。
　第２電極層４５は、第１コンタクト孔２１２Ａ内において第１空間ＳＰ１および第２空間ＳＰ２を埋めている。このようにして、第１領域２５２および第２領域２５３に噛み合う凹凸部を有する各エミッタコンタクト電極層２１３Ａが形成されている。
　複数のエミッタコンタクト電極層２１３Ｂは、対応する第１コンタクト孔２１２Ｂにそれぞれ埋め込まれている。各エミッタコンタクト電極層２１３Ｂは、対応する第１コンタクト孔２１２Ｂ内において第１領域２５４および第２領域２５５に噛み合う凹凸部（uneven portion）を有している。
　各エミッタコンタクト電極層２１３Ｂは、第１電極層４４および第２電極層４５を含む。第１電極層４４は、第１領域２５４内において凹状の第１空間ＳＰ３を区画している。第１電極層４４は、さらに、第２領域２５５内において凹状の第２空間ＳＰ４を区画している。第１領域２５４の底壁が第１主面３と同一平面上に位置している場合、第１空間ＳＰ３は形成されず、第２空間ＳＰ４だけが形成される。
　第２電極層４５は、第１コンタクト孔２１２Ｂ内において第１空間ＳＰ３および第２空間ＳＰ４を埋めている。このようにして、第１領域２５４および第２領域２５５に噛み合う凹凸部を有する各エミッタコンタクト電極層２１３Ｂが形成されている。
　主面電極層２５６は、層間絶縁層４１の上において複数のエミッタコンタクト電極層５１を被覆している。主面電極層２５６は、層間絶縁層４１側からこの順に積層された第１主面電極層２５７および第２主面電極層２５８を含む積層構造を有している。
　第１主面電極層２５７は、第２主面電極層２５８の下地層を成す。第１主面電極層２５７は、第２主面電極層２５８の拡散を抑制するバリア電極層として形成されている。第１主面電極層２５７は、層間絶縁層４１の主面に沿って膜状に形成され、複数のエミッタコンタクト電極層５１を一括して被覆している。第１主面電極層２５７は、複数のエミッタコンタクト電極層５１に接続されている。
　第１主面電極層２５７は、層間絶縁層４１側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。第１主面電極層２５７は、チタン層または窒化チタン層を含む単層構造を有していてもよい。
　第２主面電極層２５８は、第１主面電極層２５７の上に膜状に形成されている。第２主面電極層２５８は、第１電極層４４を介して複数のエミッタコンタクト電極層５１に電気的に接続されている。
　第２主面電極層２５８は、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２主面電極層２５８は、アルミニウムを主たる成分に含む導電材料からなることが好ましい。第２主面電極層２５８は、アルミニウム合金の一例としてのＡｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金およびＡｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種をそれぞれ含んでいてもよい。
　主面電極層２５６は、対応するコンタクト孔３１に複数のエミッタコンタクト電極層５１をそれぞれ埋め込んだ後、層間絶縁層４１の上に形成される。主面電極層２５６の形成工程は、第１主面電極層２５７および第２主面電極層２５８を層間絶縁層４１側からこの順に形成する工程を含む。第１主面電極層２５７は、スパッタ法によって形成されてもよい。第２主面電極層２５８は、スパッタ法、蒸着法、ＣＶＤ法またはめっき法によって形成されてもよい。
　以上、半導体装置２５１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。むろん、半導体装置２５１の構造は、第１３実施形態以外の実施形態にも適用できる。
　図２６は、図２２に対応する領域の断面斜視図であって、本発明の第１４実施形態に係る半導体装置２６１の一部の領域を示す断面斜視図である。図２７は、図２５に対応する領域の断面図であって、図２６に示す半導体装置２６１の一部の領域の断面図である。以下では、半導体装置２５１（図２２参照）に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図２６および図２７を参照して、複数のエミッタコンタクト電極層５１は、複数のエミッタコンタクト電極層２１３Ａおよび複数のエミッタコンタクト電極層２１３Ｂを含む。各エミッタコンタクト電極層２１３Ａは、この形態では、互いに異なる導電材料を主たる構成に含む第１コンタクト電極層２６２および第２コンタクト電極２６３を含む。
　第１コンタクト電極層２６２は、タングステンを主たる構成に含み、第１コンタクト孔２１２Ａに埋め込まれている。第２コンタクト電極２６３は、アルミニウムを主たる構成に含み、第１コンタクト孔２１２Ａに連通する第２コンタクト孔４２に埋め込まれている。
　第１コンタクト電極層２６２は、より具体的には、第１コンタクト孔２１２Ａの第２領域２５３に埋め込まれている。第１コンタクト電極層２６２は、第２領域２５３において、ボディ領域８、エミッタ領域２５およびコンタクト領域３６に接続されている。
　第１コンタクト電極層２６２の上端部は、第１領域２５２の底壁と同一平面上に位置していてもよいし、第１領域２５２の底壁に対してボディ領域８の底部側に位置していてもよい。
　第１コンタクト電極層２６２は、第１電極層４４および第２電極層４５を含む。第１電極層４４は、第２領域２５３の内壁に沿って膜状に形成されている。第１電極層４４は、第２領域２５３内において、凹状の空間を区画している。第１電極層４４は、ボディ領域８、エミッタ領域２５およびコンタクト領域３６に接続されている。
　第２電極層４５は、第２領域２５３において第１電極層４４によって区画された凹状の空間に埋め込まれている。第２電極層４５は、第１電極層４４を介して、ボディ領域８、エミッタ領域２５およびコンタクト領域３６に電気的に接続されている。
　第２コンタクト電極２６３は、主面電極層２５６の一部を利用して形成されている。主面電極層２５６は、この形態では、層間絶縁層４１の上から第２コンタクト孔４２に入り込んでいる。主面電極層２５６は、この形態では、第２コンタクト孔４２から第１コンタクト孔３１（第１領域２５２）にも入り込んでいる。第１コンタクト孔２１２Ａに第１領域２５２が形成されていない場合、主面電極層２５６は、第２コンタクト孔４２だけに埋め込まれた構造となる。
　主面電極層２５６の第１主面電極層２５７は、より具体的には、層間絶縁層４１の主面および第２コンタクト孔４２の内壁に沿って膜状に形成されている。第１主面電極層２５７は、第２コンタクト孔４２内において凹状の空間を区画している。第１主面電極層２５７は、第２コンタクト孔４２内において第１コンタクト電極層２６２に接続されている。第１主面電極層２５７は、第１コンタクト電極層２６２の上端部の位置に応じて、エミッタ領域２５に接続されていてもよい。
　主面電極層２５６の第２主面電極層２５８は、第１主面電極層２５７の上に形成されている。第２主面電極層２５８は、層間絶縁層４１の上から第２コンタクト孔４２に入り込んでいる。第２主面電極層２５８は、第２コンタクト孔４２内において第１主面電極層２５７によって区画された凹状の空間を埋めている。第２主面電極層２５８は、第１主面電極層２５７を介して第１コンタクト電極層２６２に電気的に接続されている。
　このようにして、第２コンタクト電極２６３が、主面電極層２５６の一部を利用して形成されている。むろん、第２コンタクト電極２６３は、主面電極層２５６とは別体として形成されていてもよい。
　各エミッタコンタクト電極層２１３Ｂは、この形態では、互いに異なる導電材料を主たる構成に含む第１コンタクト電極層２６４および第２コンタクト電極層２６５を含む。第１コンタクト電極層２６４および第２コンタクト電極層２６５は、第１コンタクト電極層２６２および第２コンタクト電極２６３に対応した構造をそれぞれ有している。第１コンタクト電極層２６４および第２コンタクト電極層２６５についての具体的な説明は省略される。
　以上、半導体装置２６１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。むろん、半導体装置２６１の構造は、第１４実施形態以外の実施形態にも適用できる。
　図２８は、図２４に対応する領域の平面図であって、本発明の第１５実施形態に係る半導体装置２７１の一部の領域を示す平面図である。図２９は、図２８に示すXXIX-XXIX線に沿う断面図である。以下では、半導体装置２５１（図２２参照）に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図２８および図２９を参照して、複数の第１コンタクト孔２１２Ａは、この形態では、第１側壁コンタクト孔２７２および第２側壁コンタクト孔２７３をそれぞれ含む。第１側壁コンタクト孔２７２は、第１ゲートトレンチ１７４の一方の側壁側に形成されている。第２側壁コンタクト孔２７３は、第１ゲートトレンチ１７４の他方の側壁側に形成されている。
　複数の第１側壁コンタクト孔２７２は、第２方向Ｙに沿って間隔を空けて形成されている。各第１側壁コンタクト孔２７２は、第１ゲートトレンチ１７４の内方から一方の側壁を貫通して半導体層２の第１主面３の表層部に引き出されている。
　具体的な図示は省略されるが、各第１側壁コンタクト孔２７２は、この形態では、第１ゲートトレンチ１７４の一方の側壁に隣り合うエミッタトレンチ１７（第２エミッタトレンチ２０３）の一方の側壁を貫通し、エミッタトレンチ１７内に引き出されている。各第１側壁コンタクト孔２７２は、必ずしもエミッタトレンチ１７内に引き出される必要はなく、エミッタトレンチ１７から間隔を空けて形成されていてもよい。
　各第１側壁コンタクト孔２７２は、第１方向Ｘに関して、第１ゲートトレンチ１７４内に位置する一端部、および、エミッタトレンチ１７内に位置する他端部を有している。各第１側壁コンタクト孔２７２の一端部は、第１ゲートトレンチ１７４の他方の側壁から間隔を空けて形成されている。各第１側壁コンタクト孔２７２の他端部は、エミッタトレンチ１７の他方の側壁から間隔を空けて形成されている。
　各第１側壁コンタクト孔２７２は、平面視において四角形状に形成されている。各第１側壁コンタクト孔２７２は、この形態では、平面視において第１方向Ｘに沿って延びる帯状（長方形状）に形成されている。各第１側壁コンタクト孔２７２の第１方向Ｘの幅ＷＸは、０μｍを超えて１μｍ以下である。各第１側壁コンタクト孔２７２の第２方向Ｙの幅ＷＹは、０μｍを超えて１μｍ以下である。
　複数の第２側壁コンタクト孔２７３は、第２方向Ｙに沿って間隔を空けて形成されている。各第２側壁コンタクト孔２７３は、この形態では、第１方向Ｘに沿って対応する第１側壁コンタクト孔２７２に対向している。
　各第２側壁コンタクト孔２７３は、第１ゲートトレンチ１７４の内方から他方の側壁を貫通して半導体層２の第１主面３の表層部にそれぞれ引き出されている。各第２側壁コンタクト孔２７３は、この形態では、第１エミッタトレンチ１９３の一方の側壁を貫通し、第１エミッタトレンチ１９３内に引き出されている。各第２側壁コンタクト孔２７３は、必ずしも第１エミッタトレンチ１９３内に引き出される必要はなく、第１エミッタトレンチ１９３から間隔を空けて形成されていてもよい。
　各第２側壁コンタクト孔２７３は、第１方向Ｘに関して、第１ゲートトレンチ１７４内に位置する一端部、および、第１エミッタトレンチ１９３内に位置する他端部を有している。各第２側壁コンタクト孔２７３の一端部は、第１ゲートトレンチ１７４の一方の側壁から間隔を空けて形成されている。各第２側壁コンタクト孔２７３の一端部は、より具体的には、第１側壁コンタクト孔２７２から間隔を空けて形成されている。各第２側壁コンタクト孔２７３の他端部は、第１エミッタトレンチ１９３の他方の側壁から間隔を空けて形成されている。
　各第２側壁コンタクト孔２７３は、平面視において四角形状に形成されている。各第２側壁コンタクト孔２７３は、この形態では、平面視において第１方向Ｘに沿って延びる帯状（長方形状）に形成されている。各第２側壁コンタクト孔２７３の第１方向Ｘの幅ＷＸは、０μｍを超えて１μｍ以下である。各第２側壁コンタクト孔２７３の第２方向Ｙの幅ＷＹは、０μｍを超えて１μｍ以下である。
　各第１側壁コンタクト孔２７２の一端部および各第２側壁コンタクト孔２７３の一端部は、第１ゲートトレンチ１７４内において共通の第１ゲート埋め込み絶縁層１７８によって区画されている。各第１側壁コンタクト孔２７２の一端部および各第２側壁コンタクト孔２７３の一端部の間の領域には、第１ゲート埋め込み絶縁層１７８の一部が介在している。
　複数の第１コンタクト孔２１２Ｂは、この形態では、第１側壁コンタクト孔２７４および第２側壁コンタクト孔２７５をそれぞれ含む。第１側壁コンタクト孔２７４は、第２ゲートトレンチ１８４の一方の側壁側に形成されている。第２側壁コンタクト孔２７５は、第２ゲートトレンチ１８４の他方の側壁側に形成されている。
　複数の第１側壁コンタクト孔２７４は、第２方向Ｙに沿って間隔を空けて形成されている。各第１側壁コンタクト孔２７４は、第２ゲートトレンチ１８４の内方から一方の側壁を貫通して半導体層２の第１主面３の表層部にそれぞれ引き出されている。各第１側壁コンタクト孔２７４は、この形態では、第２エミッタトレンチ２０３の一方の側壁を貫通し、第２エミッタトレンチ２０３内に引き出されている。各第１側壁コンタクト孔２７４は、必ずしも第２エミッタトレンチ２０３内に引き出される必要はなく、第２エミッタトレンチ２０３から間隔を空けて形成されていてもよい。
　各第１側壁コンタクト孔２７４は、第１方向Ｘに関して、第２ゲートトレンチ１８４内に位置する一端部、および、第２エミッタトレンチ２０３内に位置する他端部を有している。各第１側壁コンタクト孔２７４の一端部は、第２ゲートトレンチ１８４の他方の側壁から間隔を空けて形成されている。各第１側壁コンタクト孔２７４の他端部は、第２エミッタトレンチ２０３の他方の側壁から間隔を空けて形成されている。
　各第１側壁コンタクト孔２７４は、平面視において四角形状に形成されている。各第１側壁コンタクト孔２７４は、この形態では、平面視において第１方向Ｘに沿って延びる帯状（長方形状）に形成されている。各第１側壁コンタクト孔２７４の第１方向Ｘの幅ＷＸは、０μｍを超えて１μｍ以下である。各第１側壁コンタクト孔２７４の第２方向Ｙの幅ＷＹは、０μｍを超えて１μｍ以下である。
　複数の第２側壁コンタクト孔２７５は、第２方向Ｙに沿って間隔を空けて形成されている。各第２側壁コンタクト孔２７５は、この形態では、第１方向Ｘに沿って対応する第１側壁コンタクト孔２７４に対向している。複数の第２側壁コンタクト孔２７５は、第２ゲートトレンチ１８４の内方から他方の側壁を貫通して半導体層２の第１主面３の表層部にそれぞれ引き出されている。
　具体的な図示は省略されるが、各第２側壁コンタクト孔２７５は、この形態では、第２ゲートトレンチ１８４の他方の側壁に隣り合うエミッタトレンチ１７（第１エミッタトレンチ１９３）の一方の側壁を貫通し、エミッタトレンチ１７内に引き出されている。各第２側壁コンタクト孔２７５は、必ずしもエミッタトレンチ１７内に引き出される必要はなく、エミッタトレンチ１７から間隔を空けて形成されていてもよい。
　各第２側壁コンタクト孔２７５は、第１方向Ｘに関して、第２ゲートトレンチ１８４内に位置する一端部、および、エミッタトレンチ１７内に位置する他端部を有している。各第２側壁コンタクト孔２７５の一端部は、第２ゲートトレンチ１８４の一方の側壁から間隔を空けて形成されている。各第２側壁コンタクト孔２７５の一端部は、より具体的には、第１側壁コンタクト孔２７４から間隔を空けて形成されている。各第２側壁コンタクト孔２７５の他端部は、エミッタトレンチ１７の他方の側壁から間隔を空けて形成されている。
　各第２側壁コンタクト孔２７５は、平面視において四角形状に形成されている。各第２側壁コンタクト孔２７５は、この形態では、平面視において第１方向Ｘに沿って延びる帯状（長方形状）に形成されている。各第２側壁コンタクト孔２７５の第１方向Ｘの幅ＷＸは、０μｍを超えて１μｍ以下である。各第２側壁コンタクト孔２７５の第２方向Ｙの幅ＷＹは、０μｍを超えて１μｍ以下である。
　各第１側壁コンタクト孔２７４の一端部および各第２側壁コンタクト孔２７５の一端部は、第２ゲートトレンチ１８４内において共通の第２ゲート埋め込み絶縁層１８８によって区画されている。各第１側壁コンタクト孔２７４の一端部および各第２側壁コンタクト孔２７５の一端部の間の領域には、第２ゲート埋め込み絶縁層１８８の一部が介在している。
　複数の第２コンタクト孔４２は、対応する第１側壁コンタクト孔２７２、第２側壁コンタクト孔２７３、第１側壁コンタクト孔２７４および第１側壁コンタクト孔２７４に１対１対応の関係でそれぞれ連通している。第１ゲート埋め込み絶縁層１７８の上において互いに隣り合う２つの第２コンタクト孔４２の間の領域には、層間絶縁層４１の一部が介在している。第２ゲート埋め込み絶縁層１８８の上において互いに隣り合う２つの第２コンタクト孔４２の間の領域には、層間絶縁層４１の一部が介在している。
　複数のエミッタコンタクト電極層５１は、半導体装置２５１と同様に、複数のエミッタコンタクト電極層２１３Ａおよび複数のエミッタコンタクト電極層２１３Ｂを含む。複数のエミッタコンタクト電極層２１３Ａは、半導体装置２５１と同様の態様で、複数の第１側壁コンタクト孔２７２および複数の第２側壁コンタクト孔２７３にそれぞれ埋め込まれている。複数のエミッタコンタクト電極層２１３Ｂは、半導体装置２５１と同様の態様で、複数の第１側壁コンタクト孔２７４および複数の第２側壁コンタクト孔２７５にそれぞれ埋め込まれている。
　以上、半導体装置２７１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２７１によれば、１μｍ以下の幅ＷＸおよび１μｍ以下の幅ＷＹをそれぞれ有する第１側壁コンタクト孔２７２、第２側壁コンタクト孔２７３、第１側壁コンタクト孔２７４および第２側壁コンタクト孔２７５が形成されている。これにより、第１側壁コンタクト孔２７２、第２側壁コンタクト孔２７３、第１側壁コンタクト孔２７４および第２側壁コンタクト孔２７５にエミッタコンタクト電極層５１（とりわけ、タングステンを含む第２電極層４５）を適切に埋設できる。むろん、半導体装置２７１の構造は、第１５実施形態以外の実施形態にも適用できる。
　図３０は、図２９に対応する領域の断面図であって、本発明の第１６実施形態に係る半導体装置２８１の一部の領域を示す断面図である。以下、半導体装置２７１（図２９参照）に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図３０を参照して、第１側壁コンタクト孔２７２は、この形態では、半導体層２の第１主面３の表層部において互いに隣り合うトレンチゲート電極構造１０およびトレンチエミッタ電極構造１１の間の領域に形成されている。第１側壁コンタクト孔２７２は、半導体層２、トレンチゲート電極構造１０およびトレンチエミッタ電極構造１１によって区画されている。
　第１側壁コンタクト孔２７２の一端部は、第１ゲート絶縁層１７５および／または第１ゲート埋め込み絶縁層１７８によって区画されていてもよい。第１側壁コンタクト孔２７２の一端部は、トレンチゲート電極構造１０から間隔を空けて形成されていてもよい。つまり、第１側壁コンタクト孔２７２の一端部は、半導体層２の一部を挟んでトレンチゲート電極構造１０に対向していてもよい。
　具体的な図示は省略されるが、第１側壁コンタクト孔２７２の他端部は、エミッタ絶縁層１８および／またはびエミッタ埋め込み絶縁層２１（第２エミッタ絶縁層２０４および／または第２エミッタ埋め込み絶縁層２０７）によって区画されていてもよい。第１側壁コンタクト孔２７２の他端部は、トレンチエミッタ電極構造１１から間隔を空けて形成されていてもよい。つまり、第１側壁コンタクト孔２７２の他端部は、半導体層２の一部を挟んでトレンチエミッタ電極構造１１に対向していてもよい。
　第２側壁コンタクト孔２７３は、この形態では、半導体層２の第１主面３の表層部において互いに隣り合うトレンチゲート電極構造１０およびトレンチエミッタ電極構造１１の間の領域に形成されている。第２側壁コンタクト孔２７３は、半導体層２、トレンチゲート電極構造１０およびトレンチエミッタ電極構造１１によって区画されている。
　第２側壁コンタクト孔２７３の一端部は、第１ゲート絶縁層１７５および／または第１ゲート埋め込み絶縁層１７８によって区画されていてもよい。第２側壁コンタクト孔２７３の一端部は、トレンチゲート電極構造１０から間隔を空けて形成されていてもよい。つまり、第１側壁コンタクト孔２７２の一端部は、半導体層２の一部を挟んでトレンチゲート電極構造１０に対向していてもよい。
　第２側壁コンタクト孔２７３の他端部は、第１エミッタ絶縁層１９４および／または第１エミッタ埋め込み絶縁層１９７によって区画されていてもよい。第２側壁コンタクト孔２７３の他端部は、トレンチエミッタ電極構造１１から間隔を空けて形成されていてもよい。つまり、第１側壁コンタクト孔２７２の他端部は、半導体層２の一部を挟んでトレンチエミッタ電極構造１１に対向していてもよい。
　第１側壁コンタクト孔２７４および第２側壁コンタクト孔２７５は、第１側壁コンタクト孔２７２および第２側壁コンタクト孔２７３と同様の態様でそれぞれ形成されている。第１側壁コンタクト孔２７４および第２側壁コンタクト孔２７５の具体的な説明は省略される。
　複数の第２コンタクト孔４２は、対応する第１側壁コンタクト孔２７２、第２側壁コンタクト孔２７３、第１側壁コンタクト孔２７４および第１側壁コンタクト孔２７４に１対１対応の関係でそれぞれ連通している。各第２コンタクト孔４２の開口幅は、対応する第１側壁コンタクト孔２７２、第２側壁コンタクト孔２７３、第１側壁コンタクト孔２７４および第１側壁コンタクト孔２７４の開口幅を超えている。
　各第２コンタクト孔４２は、対応するトレンチゲート電極構造１０の一部および対応するトレンチエミッタ電極構造１１の一部を露出させている。各第２コンタクト孔４２の側壁は、対応するトレンチゲート電極構造１０および対応するトレンチエミッタ電極構造１１の上に位置している。
　以上、半導体装置２８１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置２８１は、半導体装置２７１の製造方法において、各マスクのレイアウトやエッチング条件を変更するだけで製造できる。むろん、半導体装置２８１の構造は、第１６実施形態以外の実施形態にも適用できる。
　図３１は、図２９に対応する領域の断面図であって、本発明の第１７実施形態に係る半導体装置２９１の一部の領域を示す断面図である。図３１を参照して、半導体装置２９１は、半導体装置２７１（図２９参照）に半導体装置２６１（図２６参照）の構造が組み合わされた構造を有している。
　つまり、各エミッタコンタクト電極層２１３Ａは、互いに異なる導電材料を主たる構成に含む第１コンタクト電極層２６２および第２コンタクト電極２６３を含む。第１コンタクト電極層２６２は、タングステンを主たる構成に含み、第１コンタクト孔２１２Ａに埋め込まれている。第２コンタクト電極２６３は、アルミニウムを主たる構成に含み、第１コンタクト孔２１２Ａに連通する第２コンタクト孔４２に埋め込まれている。
　また、各エミッタコンタクト電極層２１３Ｂは、この形態では、互いに異なる導電材料を主たる構成に含む第１コンタクト電極層２６４および第２コンタクト電極層２６５を含む。第１コンタクト電極層２６４および第２コンタクト電極層２６５は、第１コンタクト電極層２６２および第２コンタクト電極２６３に対応した構造をそれぞれ有している。
　その他、半導体装置２６１（図２６参照）および半導体装置２７１（図２９参照）に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　以上、半導体装置２９１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。むろん、半導体装置２９１の構造は、第１７実施形態以外の実施形態にも適用できる。
　図３２は、図２９に対応する領域の断面図であって、本発明の第１８実施形態に係る半導体装置３０１の一部の領域を示す断面図である。図３２を参照して、半導体装置３０１は、半導体装置２８１（図３０参照）に半導体装置２６１（図２６参照）の構造が組み合わされた構造を有している。
　つまり、各エミッタコンタクト電極層２１３Ａは、互いに異なる導電材料を主たる構成に含む第１コンタクト電極層２６２および第２コンタクト電極２６３を含む。第１コンタクト電極層２６２は、タングステンを主たる構成に含み、第１コンタクト孔２１２Ａに埋め込まれている。第２コンタクト電極２６３は、アルミニウムを主たる構成に含み、第１コンタクト孔２１２Ａに連通する第２コンタクト孔４２に埋め込まれている。
　また、各エミッタコンタクト電極層２１３Ｂは、この形態では、互いに異なる導電材料を主たる構成に含む第１コンタクト電極層２６４および第２コンタクト電極層２６５を含む。第１コンタクト電極層２６４および第２コンタクト電極層２６５は、第１コンタクト電極層２６２および第２コンタクト電極２６３に対応した構造をそれぞれ有している。
　その他、半導体装置２６１（図２６参照）および半導体装置２８１（図３０参照）に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　以上、半導体装置３０１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。むろん、半導体装置３０１の構造は、第１８実施形態以外の実施形態にも適用できる。
　以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
　前述の各実施形態において、図３３に示される構造が採用されてもよい。図３３は、図２に対応する部分の平面図であって、半導体層２の変形例を示す図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。以下に説明される構造は、第２実施形態～第１８実施形態にも適用できる。
　図３３を参照して、半導体層２は、シリコン単結晶基板に代えて、シリコン製のｐ型の半導体基板２Ａと、半導体基板２Ａの上に形成されたシリコン製のｎ－型のエピタキシャル層２Ｂとを含む積層構造を有していてもよい。
　ｐ型の半導体基板２Ａによって、半導体層２の第２主面４が形成される。ｎ－型のエピタキシャル層２Ｂによって第１主面３が形成される。この場合、ｐ型の半導体基板２Ａは、コレクタ領域５に対応する。また、ｎ－型のエピタキシャル層２Ｂは、ドリフト領域７に対応する。
　むろん、半導体層２は、シリコン単結晶基板に代えて、シリコン製のｎ型の半導体基板２Ａと、半導体基板２Ａの上に形成されたシリコン製のｎ－型のエピタキシャル層２Ｂとを含む積層構造を有していてもよい。
　ｎ型の半導体基板２Ａによって、半導体層２の第２主面４が形成される。ｎ－型のエピタキシャル層２Ｂによって第１主面３が形成される。この場合、ｎ型の半導体基板２Ａは、ドレイン領域に対応する。また、ｎ－型のエピタキシャル層２Ｂは、ドリフト領域７に対応する。
　前述の各実施形態において、図３４に示される構造が採用されてもよい。図３４は、図４に対応する部分の平面図であって、ゲート埋め込み絶縁層１６の変形例を示す図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。以下に説明される構造は、第２実施形態～第１８実施形態にも適用できる。
　ゲート埋め込み孔１５は、この例では、ゲートトレンチ１２の第１方向幅よりも大きい第１方向幅を有している。第１方向Ｘに関して、ゲート埋め込み孔１５の一方側の側面および他方側の側面は、ゲートトレンチ１２外の領域に位置しており、半導体層２が露出している。
　ゲート埋め込み絶縁層１６は、このような構造を有するゲート埋め込み孔１５に埋め込まれている。したがって、ゲート埋め込み絶縁層１６は、ゲートトレンチ１２の第１方向幅よりも大きい第１方向幅を有している。
　第１方向Ｘに関して、ゲート埋め込み絶縁層１６の一方側の側面および他方側の側面は、ゲートトレンチ１２外の領域に位置しており、半導体層２に接している。第１コンタクト孔３１およびエミッタコンタクト電極層５１は、平面視においてゲート埋め込み絶縁層１６と交差している。
　以上のような構造を有するゲート埋め込み絶縁層１６が形成される場合であっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。このような構造は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　前述の各実施形態において、図３５に示される構造を有するエミッタコンタクト電極層５１が採用されてもよい。図３５は、図４に対応する部分の平面図であって、エミッタコンタクト電極層５１の変形例を示す図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。以下に説明される構造は、第２実施形態～第１８実施形態にも適用できる。
　図３５を参照して、複数のゲート埋め込み孔１５は、この例では、ゲート埋め込み孔２３１Ａおよびゲート埋め込み孔２３１Ｂを含む。ゲート埋め込み孔２３１Ａおよびゲート埋め込み孔２３１Ｂは、ゲートトレンチ１２（第２方向Ｙ）に沿って間隔を空けて形成されている。
　ゲート埋め込み孔２３１Ａは、第１方向Ｘに関して、ゲートトレンチ１２の他方側の側壁から間隔を空けて形成されており、ゲートトレンチ１２の一方側の側壁に近接するように形成されている。ゲート埋め込み孔２３１Ａおよびゲートトレンチ１２の他方側の側壁の間の領域に、ゲート電極層１４の一部が介在している。ゲート埋め込み孔２３１Ａの側壁は、この例では、ゲート絶縁層１３およびゲート電極層１４によって区画されている。
　ゲート埋め込み孔２３１Ｂは、第１方向Ｘに関して、ゲートトレンチ１２の一方側の側壁から間隔を空けて形成されており、ゲートトレンチ１２の他方側の側壁に近接するように形成されている。ゲート埋め込み孔２３１Ｂおよびゲートトレンチ１２の一方側の側壁の間の領域に、ゲート電極層１４の一部が介在している。ゲート埋め込み孔２３１Ｂの側壁は、この例では、ゲート絶縁層１３およびゲート電極層１４によって区画されている。
　ゲート埋め込み絶縁層１６は、この例では、ゲート埋め込み絶縁層２３２Ａおよびゲート埋め込み絶縁層２３２Ｂを含む。ゲート埋め込み絶縁層２３２Ａは、ゲート埋め込み孔２３１Ａに埋め込まれている。ゲート埋め込み絶縁層２３２Ｂは、ゲート埋め込み孔２３１Ｂに埋め込まれている。
　複数の第１コンタクト孔３１は、この例では、第１コンタクト孔２３３Ａおよび第１コンタクト孔２３３Ｂを含む。第１コンタクト孔２３３Ａおよび第１コンタクト孔２３３Ｂは、ゲートトレンチ１２に（第２方向Ｙ）に沿って間隔を空けて形成されている。
　第１コンタクト孔２３３Ａは、第１方向Ｘに関して、ゲート埋め込み絶縁層２３２Ａの内方領域からゲートトレンチ１２の一方側の側壁だけを貫通している。第１コンタクト孔２３３Ａは、ゲートトレンチ１２の他方側の側壁から間隔を空けて形成されている。
　第１コンタクト孔２３３Ｂは、第１方向Ｘに関して、ゲート埋め込み絶縁層２３２Ｂの内方領域からゲートトレンチ１２の他方側の側壁だけを貫通している。第１コンタクト孔２３３Ｂは、ゲートトレンチ１２の一方側の側壁から間隔を空けて形成されている。
　複数のエミッタコンタクト電極層５１は、この例では、エミッタコンタクト電極層２３４Ａおよびエミッタコンタクト電極層２３４Ｂを含む。エミッタコンタクト電極層２３４Ａは、第１コンタクト孔２３３Ａに埋め込まれている。したがって、エミッタコンタクト電極層２３４Ａは、第１方向Ｘに関して、ゲート埋め込み絶縁層２３２Ａの内方領域からゲートトレンチ１２の一方側の側壁だけを貫通している。エミッタコンタクト電極層２３４Ａは、ゲートトレンチ１２の他方側の側壁から間隔を空けて形成されている。
　エミッタコンタクト電極層２３４Ｂは、第１コンタクト孔２３３Ｂに埋め込まれている。したがって、エミッタコンタクト電極層２３４Ｂは、第１方向Ｘに関して、ゲート埋め込み絶縁層２３２Ｂの内方領域からゲートトレンチ１２の一方側の側壁だけを貫通している。エミッタコンタクト電極層２３４Ｂは、ゲートトレンチ１２の一方側の側壁から間隔を空けて形成されている。
　図３５のような構造であっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。図３５のような構造は、半導体装置１の製造方法において、各マスクのレイアウトを変更するだけで製造できる。
　前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
　前述の各実施形態では、半導体層２がシリコン単結晶からなる例について説明した。しかし、半導体層２は、ＳｉＣを含んでいてもよい。また、半導体層２は、ＳｉＣ単結晶からなっていてもよい。
　この明細書は、第１～第１８実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第１８実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第１８実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
　この出願は、２０１７年１１月２４日に日本国特許庁に提出された特願２０１７－２２６１０９号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１　　　　半導体装置
２　　　　半導体層
３　　　　第１主面
８　　　　ボディ領域
１２　　　ゲートトレンチ
１３　　　ゲート絶縁層
１４　　　ゲート電極層
１６　　　ゲート埋め込み絶縁層
１７　　　エミッタトレンチ
１９　　　エミッタ電極層
２１　　　エミッタ埋め込み絶縁層
２５　　　エミッタ領域
４１　　　層間絶縁層
５１　　　エミッタコンタクト電極層
８１　　　半導体装置
９１　　　半導体装置
９３Ａ　　エミッタコンタクト電極層
９３Ｂ　　エミッタコンタクト電極層
１０１　　半導体装置
１０３　　エミッタトレンチ
１０５　　エミッタ電極層
１０７　　エミッタ埋め込み絶縁層
１２１　　半導体装置
１３１　　半導体装置
１３３Ａ　エミッタコンタクト電極層
１３３Ｂ　エミッタコンタクト電極層
１４１　　半導体装置
１４３　　第２ゲートトレンチ
１４４　　第２ゲート絶縁層
１４５　　第２ゲート電極層
１４７　　第２ゲート埋め込み絶縁層
１６１　　半導体装置
１６３Ａ　エミッタコンタクト電極層
１６３Ｂ　エミッタコンタクト電極層
１７１　　半導体装置
１７４　　第１ゲートトレンチ
１７５　　第１ゲート絶縁層
１７６　　第１ゲート電極層
１７８　　第１ゲート埋め込み絶縁層
１８４　　第２ゲートトレンチ
１８５　　第２ゲート絶縁層
１８６　　第２ゲート電極層
１８８　　第２ゲート埋め込み絶縁層
１９３　　第１エミッタトレンチ
１９５　　第１エミッタ電極層
１９７　　第１エミッタ埋め込み絶縁層
２０３　　第２エミッタトレンチ
２０５　　第２エミッタ電極層
２０７　　第２エミッタ埋め込み絶縁層
２１１　　半導体装置
２１３Ａ　エミッタコンタクト電極層
２１３Ｂ　エミッタコンタクト電極層
２２１　　半導体装置
２３２Ａ　ゲート埋め込み絶縁層
２３２Ｂ　ゲート埋め込み絶縁層
２３４Ａ　エミッタコンタクト電極層
２３４Ｂ　エミッタコンタクト電極層
２５１　　半導体装置
２６１　　半導体装置
２７１　　半導体装置
２８１　　半導体装置
２９１　　半導体装置
３０１　　半導体装置
Ｐ０　　　トレンチピッチ
Ｐ１　　　第１トレンチピッチ
Ｐ２　　　第２トレンチピッチ
Ｐ３　　　第３トレンチピッチ
Ｘ　　　　第１方向
Ｙ　　　　第２方向

Claims (17)

  1. 　トレンチが形成された主面を有する半導体層と、
    　前記半導体層の前記主面の表層部において前記トレンチの側壁に沿って形成された第１導電型のボディ領域と、
    　前記ボディ領域の表層部において前記トレンチの側壁に沿って形成された第２導電型の不純物領域と、
    　前記トレンチの内壁に形成されたゲート絶縁層と、
    　前記トレンチに埋め込まれ、前記ゲート絶縁層を挟んで前記ボディ領域および前記不純物領域と対向するゲート電極と、
    　前記トレンチ内から前記トレンチの側壁を貫通して前記半導体層の前記主面の表層部に引き出され、前記ボディ領域および前記不純物領域に電気的に接続されたコンタクト電極と、
    　前記トレンチ内において前記ゲート電極および前記コンタクト電極の間に介在し、前記ゲート電極および前記コンタクト電極を絶縁する埋め込み絶縁層と、を含む、半導体装置。
  2. 　前記コンタクト電極は、前記トレンチ内において前記半導体層の前記主面の法線方向および前記半導体層の前記主面の接線方向に前記ゲート電極と対向している、請求項１に記載の半導体装置。
  3. 　前記トレンチは、一方方向に沿って延びており、
    　前記コンタクト電極は、前記一方方向に交差する交差方向に沿って引き出されている、請求項１または２に記載の半導体装置。
  4. 　前記一方方向に関して、前記コンタクト電極の幅は、前記トレンチの幅よりも小さい、請求項３に記載の半導体装置。
  5. 　前記コンタクト電極は、前記トレンチ内から前記トレンチの一方側の側壁および他方側の側壁を貫通して前記半導体層の表層部に引き出されている、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記半導体層の前記主面を被覆する絶縁層をさらに含み、
    　前記コンタクト電極は、前記トレンチ内および前記半導体層の表層部に至るように前記絶縁層を貫通している、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記埋め込み絶縁層は、前記トレンチの開口から露出しており、
    　前記絶縁層は、前記埋め込み絶縁層を被覆している、請求項６に記載の半導体装置。
  8. 　前記半導体層の前記主面には、前記トレンチから間隔を空けて第２トレンチが形成されている、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記コンタクト電極は、前記半導体層の表層部から前記第２トレンチの側壁を貫通し前記第２トレンチ内に至るように引き出されている、請求項８に記載の半導体装置。
  10. 　前記第２トレンチの内壁に形成された内壁絶縁層と、
    　前記内壁絶縁層を挟んで前記第２トレンチの深さ方向途中部まで埋め込まれた埋め込み電極層と、
    　前記第２トレンチ内において前記埋め込み電極層および前記コンタクト電極の間に介在し、前記埋め込み電極層および前記コンタクト電極を絶縁する第２埋め込み絶縁層と、をさらに含む、請求項９に記載の半導体装置。
  11. 　前記埋め込み電極層には、前記ゲート電極に印加されるゲート電圧未満の電圧が印加される、請求項１０に記載の半導体装置。
  12. 　前記第２トレンチの内壁に形成された第２ゲート絶縁層と、
    　前記第２ゲート絶縁層を挟んで前記第２トレンチに埋め込まれた第２ゲート電極と、
    　前記第２トレンチ内において前記第２ゲート電極および前記コンタクト電極の間に介在し、前記第２ゲート電極および前記コンタクト電極を絶縁する第２埋め込み絶縁層と、をさらに含む、請求項９に記載の半導体装置。
  13. 　前記第２ゲート電極は、前記ゲート電極と同電位を成している、請求項１２に記載の半導体装置。
  14. 　前記トレンチおよび前記第２トレンチの間のピッチが、０．１μｍ以上０．６μｍ未満である、請求項８～１３のいずれか一項に記載の半導体装置。
  15. 　前記トレンチおよび前記第２トレンチの間のピッチが、０．２μｍ以上０．４μｍ以下である、請求項８～１４のいずれか一項に記載の半導体装置。
  16. 　前記不純物領域は、エミッタ領域であり、
    　前記コンタクト電極は、エミッタコンタクト電極である、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記不純物領域は、ソース領域であり、
    　前記コンタクト電極は、ソースコンタクト電極である、請求項１～１５のいずれか一項に記載の半導体装置。
     
PCT/JP2018/043340 2017-11-24 2018-11-26 半導体装置 WO2019103135A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN201880075691.8A CN111373547A (zh) 2017-11-24 2018-11-26 半导体装置
US16/765,797 US11282952B2 (en) 2017-11-24 2018-11-26 Semiconductor device
DE112018006007.1T DE112018006007T5 (de) 2017-11-24 2018-11-26 Halbleitervorrichtung
JP2019555390A JPWO2019103135A1 (ja) 2017-11-24 2018-11-26 半導体装置
US17/670,947 US20220165878A1 (en) 2017-11-24 2022-02-14 Semiconductor device
JP2023058715A JP2023082135A (ja) 2017-11-24 2023-03-31 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-226109 2017-11-24
JP2017226109 2017-11-24

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US16/765,797 A-371-Of-International US11282952B2 (en) 2017-11-24 2018-11-26 Semiconductor device
US17/670,947 Continuation US20220165878A1 (en) 2017-11-24 2022-02-14 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2019103135A1 true WO2019103135A1 (ja) 2019-05-31

Family

ID=66631493

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/043340 WO2019103135A1 (ja) 2017-11-24 2018-11-26 半導体装置

Country Status (5)

Country Link
US (2) US11282952B2 (ja)
JP (2) JPWO2019103135A1 (ja)
CN (1) CN111373547A (ja)
DE (1) DE112018006007T5 (ja)
WO (1) WO2019103135A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020118657A1 (de) 2020-07-15 2022-01-20 Infineon Technologies Ag Verfahren zur Herstellung einer Leistungshalbleitervorrichtung
WO2023157422A1 (ja) * 2022-02-18 2023-08-24 ローム株式会社 半導体装置
WO2024053457A1 (ja) * 2022-09-09 2024-03-14 ローム株式会社 半導体装置
WO2024053456A1 (ja) * 2022-09-09 2024-03-14 ローム株式会社 半導体装置および半導体装置の製造方法
JP7486453B2 (ja) 2021-03-26 2024-05-17 三菱電機株式会社 半導体装置及び半導体装置の製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2019103135A1 (ja) * 2017-11-24 2020-11-19 ローム株式会社 半導体装置
CN112117331A (zh) * 2020-10-16 2020-12-22 华羿微电子股份有限公司 一种Trench VDMOS器件及制备方法
CN115881776A (zh) * 2022-12-14 2023-03-31 上海功成半导体科技有限公司 功率器件及其制作方法和电子器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303967A (ja) * 2002-04-09 2003-10-24 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP2005116985A (ja) * 2003-10-10 2005-04-28 Toyota Motor Corp トレンチゲート型半導体装置
JP2008282859A (ja) * 2007-05-08 2008-11-20 Rohm Co Ltd 半導体装置
JP2011199061A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
WO2015162811A1 (ja) * 2014-04-21 2015-10-29 三菱電機株式会社 電力用半導体装置
JP2017168829A (ja) * 2016-03-11 2017-09-21 富士電機株式会社 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6440989B2 (ja) * 2013-08-28 2018-12-19 ローム株式会社 半導体装置
JP6566512B2 (ja) * 2014-04-15 2019-08-28 ローム株式会社 半導体装置および半導体装置の製造方法
JP6472714B2 (ja) 2015-06-03 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10205012B2 (en) 2016-03-11 2019-02-12 Fuji Electric Co., Ltd. Semiconductor device
JPWO2019103135A1 (ja) * 2017-11-24 2020-11-19 ローム株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303967A (ja) * 2002-04-09 2003-10-24 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP2005116985A (ja) * 2003-10-10 2005-04-28 Toyota Motor Corp トレンチゲート型半導体装置
JP2008282859A (ja) * 2007-05-08 2008-11-20 Rohm Co Ltd 半導体装置
JP2011199061A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
WO2015162811A1 (ja) * 2014-04-21 2015-10-29 三菱電機株式会社 電力用半導体装置
JP2017168829A (ja) * 2016-03-11 2017-09-21 富士電機株式会社 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020118657A1 (de) 2020-07-15 2022-01-20 Infineon Technologies Ag Verfahren zur Herstellung einer Leistungshalbleitervorrichtung
US11728420B2 (en) 2020-07-15 2023-08-15 Infineon Technologies Ag Mesa contact for a power semiconductor device and method of producing a power semiconductor device
JP7486453B2 (ja) 2021-03-26 2024-05-17 三菱電機株式会社 半導体装置及び半導体装置の製造方法
WO2023157422A1 (ja) * 2022-02-18 2023-08-24 ローム株式会社 半導体装置
WO2024053457A1 (ja) * 2022-09-09 2024-03-14 ローム株式会社 半導体装置
WO2024053456A1 (ja) * 2022-09-09 2024-03-14 ローム株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US20220165878A1 (en) 2022-05-26
US20200287044A1 (en) 2020-09-10
JP2023082135A (ja) 2023-06-13
CN111373547A (zh) 2020-07-03
DE112018006007T5 (de) 2020-08-13
US11282952B2 (en) 2022-03-22
JPWO2019103135A1 (ja) 2020-11-19

Similar Documents

Publication Publication Date Title
WO2019103135A1 (ja) 半導体装置
TWI727048B (zh) 半導體裝置及其製造方法
JP6219704B2 (ja) 半導体装置
JP6666671B2 (ja) 半導体装置
JP5015488B2 (ja) 半導体装置
JP4928947B2 (ja) 超接合デバイスの製造方法
CN103972291B (zh) 半导体器件及其制造方法
US7646062B2 (en) Semiconductor device comprising buried wiring layer
JP7247061B2 (ja) 半導体装置およびその製造方法
JP2020061412A (ja) 半導体装置
TW201633408A (zh) 半導體裝置及半導體裝置之製造方法
US20190296116A1 (en) Semiconductor device
CN104282626A (zh) 制造具有器件分离结构的半导体器件的方法及半导体器件
JP2019117859A (ja) 半導体装置
US11532741B2 (en) Semiconductor device having vertical DMOS and manufacturing method thereof
JP4992211B2 (ja) 半導体素子の製造方法
JP2010080892A (ja) 半導体装置および半導体装置の製造方法
WO2020196754A1 (ja) 半導体装置
US20180248035A1 (en) Vertical semiconductor device
CN112103334A (zh) 形成半导体器件及其结构的方法
US20190221644A1 (en) Top Structure of Super Junction MOSFETS and Methods of Fabrication
JP2019140239A (ja) 半導体装置
JP2019102705A (ja) 半導体装置
JP2007067249A (ja) 半導体装置およびその製造方法
JP5502468B2 (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18881915

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019555390

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 18881915

Country of ref document: EP

Kind code of ref document: A1