JP2019140239A - 半導体装置 - Google Patents

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Abstract

【課題】耐圧を適切に調整できる半導体装置を提供する。【解決手段】半導体装置１は、デバイス形成領域６および外側領域７が第１主面３に設定されたｎ−型の半導体層２と、デバイス形成領域６において半導体層２の第１主面３の表層部に形成されたｐ型のアノード領域２５と、外側領域７においてデバイス形成領域６から間隔を空けて半導体層２の第１主面３の表層部に形成されたｐ＋型のフィールドリミット領域２６と、外側領域７において半導体層２の第１主面３の表層部におけるデバイス形成領域６およびフィールドリミット領域２６の間の領域に形成され、アノード領域２５の底部およびフィールドリミット領域２６の底部に対して半導体層２の第２主面４側に位置する底部を有するｐ＋型のウェル領域２７と、を含む。【選択図】図２

Description

本発明は、半導体装置に関する。
特許文献１に係る半導体装置は、アクティブ領域およびターミネーション領域が設定されたｎ型の半導体層を含む。アクティブ領域において半導体層の表層部には、ｐ型のベース層が形成されている。
ターミネーション領域において半導体層の表層部には、ｐ型のフィールドリミッティングリング層（フィールドリミット領域）が形成されている。ターミネーション領域において半導体層の表層部におけるベース層およびフィールドリミッティングリング層の間の領域には、ｐ型のウェル層が形成されている。
特開２００３−１５８２５８号公報
特許文献１に係る半導体装置では、フィールドリミット領域によって耐圧の向上が図られている。しかし、半導体装置の耐圧はフィールドリミット領域のレイアウトによって様々な値を取り得るため、フィールドリミット領域のデザインの最適化には手間と時間を要する。
たとえば、フィールドリミット領域のデザインによって耐圧を大幅に向上できるが、耐圧の微調整が要求される場合には、フィールドリミット領域のデザインだけでは困難を極めるという実情が存する。
そこで、本発明の一実施形態は、耐圧を適切に調整できる半導体装置を提供することを一つの目的とする。
本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有し、デバイス形成領域および前記デバイス形成領域外の外側領域が前記第１主面に設定された第１導電型の半導体層と、前記デバイス形成領域において前記半導体層の前記第１主面の表層部に形成され、半導体素子の一部を構成する第２導電型の不純物領域と、前記外側領域において前記デバイス形成領域から間隔を空けて前記半導体層の前記第１主面の表層部に形成され、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のフィールドリミット領域と、前記外側領域において前記半導体層の前記第１主面の表層部における前記デバイス形成領域および前記フィールドリミット領域の間の領域に形成され、前記不純物領域の底部および前記フィールドリミット領域の底部に対して前記半導体層の前記第２主面側に位置する底部を有し、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のウェル領域と、を含む、半導体装置を提供する。
この半導体装置によれば、フィールドリミット領域のデザインに加えて、ウェル領域の深さを耐圧調整のパラメータに含めることができる。より具体的には、ウェル領域は、不純物領域の底部およびフィールドリミット領域の底部に対して半導体層の第２主面側に位置する底部を有している。
これにより、ウェル領域が形成された領域において半導体層の見かけ上の厚さを低減できるから、ウェル領域に対する電界強度を高めて耐圧を低下させることができる。耐圧の低下量は、ウェル領域の深さを調節することによって調整できる。
したがって、この半導体装置によれば、ウェル領域の深さに起因する耐圧低下というマイナスの効果を敢えて利用することにより、フィールドリミット領域によって高められた耐圧を低下させ、目的の耐圧値に合わせ込むことができる。よって、耐圧を適切に調整できる半導体装置を提供できる。
本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有し、デバイス形成領域および前記デバイス形成領域外の外側領域が前記第１主面に設定された第１導電型の半導体層と、前記デバイス形成領域において前記半導体層の前記第１主面の表層部に形成され、半導体素子の一部を構成する第２導電型の不純物領域と、前記外側領域において前記デバイス形成領域から間隔を空けて前記半導体層の前記第１主面の表層部に形成され、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のフィールドリミット領域と、前記外側領域において前記半導体層の前記第１主面の表層部における前記デバイス形成領域および前記フィールドリミット領域の間の領域に形成され、前記不純物領域の底部および前記フィールドリミット領域の底部に対して前記半導体層の前記第２主面側に位置する底部を有し、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のウェル領域と、前記半導体層の前記第１主面の上に形成され、前記不純物領域に接続された第１接続部および前記ウェル領域に接続された第２接続部を有する主面電極と、を含む、半導体装置を提供する。
この半導体装置によれば、フィールドリミット領域のデザインに加えて、ウェル領域の深さを耐圧調整のパラメータに含めることができる。より具体的には、ウェル領域は、不純物領域の底部およびフィールドリミット領域の底部に対して半導体層の第２主面側に位置する底部を有している。
これにより、ウェル領域が形成された領域において半導体層の見かけ上の厚さを低減できるから、ウェル領域に対する電界強度を高めて耐圧を低下させることができる。耐圧の低下量は、ウェル領域の深さを調節することによって調整できる。
したがって、この半導体装置によれば、ウェル領域の深さに起因する耐圧低下というマイナスの効果を敢えて利用することにより、フィールドリミット領域によって高められた耐圧を低下させ、目的の耐圧値に合わせ込むことができる。よって、耐圧を適切に調整できる半導体装置を提供できる。
また、この半導体装置によれば、主面電極が、不純物領域に接続された第１接続部およびウェル領域に接続された第２接続部を有している。したがって、オンオフ動作時において、不純物領域からの電流を主面電極に直接流し込むことができ、ウェル領域からの電流も主面電極に直接流し込むことができる。
これにより、不純物領域を流れる電流およびウェル領域を流れる電流が合流する不純物領域およびウェル領域の間の境界領域において電流密度の増加を抑制できる。その結果、不純物領域およびウェル領域の間の境界領域において温度上昇の抑制を図ることができるから、破壊耐量の向上を図ることができる。
図１は、本発明の第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図１から半導体層の第１主面の上の構造を取り除き、半導体層の第１主面の構造を示す平面図である。 図４は、図２に示す領域IVの拡大図である。 図５は、図１に示す半導体装置の外側領域の電界強度のシミュレーション結果を示すグラフである。 図６は、図１に示す半導体装置の電流−電圧特性のシミュレーション結果を示すグラフである。 図７Ａは、図４に対応する部分の断面図であって、図１に示す半導体装置の製造方法の一例を説明するための断面図である。 図７Ｂは、図７Ａの後の工程を示す断面図である。 図７Ｃは、図７Ｂの後の工程を示す断面図である。 図７Ｄは、図７Ｃの後の工程を示す断面図である。 図７Ｅは、図７Ｄの後の工程を示す断面図である。 図７Ｆは、図７Ｅの後の工程を示す断面図である。 図７Ｇは、図７Ｆの後の工程を示す断面図である。 図７Ｈは、図７Ｇの後の工程を示す断面図である。 図７Ｉは、図７Ｈの後の工程を示す断面図である。 図７Ｊは、図７Ｉの後の工程を示す断面図である。 図７Ｋは、図７Ｊの後の工程を示す断面図である。 図７Ｌは、図７Ｋの後の工程を示す断面図である。 図７Ｍは、図７Ｌの後の工程を示す断面図である。 図８は、図２に対応する部分の断面図であって、本発明の第２実施形態に係る半導体装置の構造を説明するための断面図である。 図９は、本発明の第３実施形態に係る半導体装置を示す平面図である。 図１０は、図９に示すX-X線に沿う断面図である。 図１１は、図９に示すXI-XI線に沿う断面図である。 図１２は、図１１に対応する部分の断面図であって、本発明の第４実施形態に係る半導体装置を示す断面図である。 図１３は、図４に対応する部分の断面図であって、本発明の第５実施形態に係る半導体装置を示す断面図である。
以下では、添付図面を参照して本発明の実施形態について詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。
半導体装置１は、チップ状の半導体層２を含む。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５を含む。第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。
半導体層２は、デバイス形成領域６および外側領域７を含む。デバイス形成領域６および外側領域７は、半導体層２の第１主面３に設定されている。デバイス形成領域６は、この形態では、半導体素子の一例としてのｐｎ接合ダイオードが形成された領域である。デバイス形成領域６は、アクティブ領域とも称される。
デバイス形成領域６は、平面視において半導体層２の側面５から内方領域に間隔を空けて半導体層２の中央部に設定されている。デバイス形成領域６は、平面視において半導体層２の側面５に平行な４辺を有する四角形状に設定されていてもよい。
外側領域７は、デバイス形成領域６の外側の領域である。外側領域７は、平面視においてデバイス形成領域６の周縁に沿って帯状に延びている。外側領域７は、より具体的には、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に設定されている。
半導体層２の第１主面３の上には、アノード電極８（主面電極）、フィールド電極９および等電位ポテンシャル電極１０が形成されている。図１において、アノード電極８および等電位ポテンシャル電極１０は、クロスハッチングによって示されている。一方、フィールド電極９は、ラインによって示されている。
アノード電極８は、デバイス形成領域６を被覆している。アノード電極８は、平面視において半導体層２の側面５に平行な４辺を有する四角形状に形成されている。アノード電極８は、本体部１１および引き出し部１２を含む。
アノード電極８の本体部１１は、デバイス形成領域６を被覆している。アノード電極８の引き出し部１２は、本体部１１から外側領域７に引き出され、外側領域７の一部を被覆している。アノード電極８の引き出し部１２の引き出し幅は、５０μｍ以上８０μｍ以下（たとえば６５μｍ程度）であってもよい。
フィールド電極９は、外側領域７に形成されている。フィールド電極９は、複数（この形態では８本）のフィールド電極９Ａ，９Ｂ，９Ｃ，９Ｄ，９Ｅ，９Ｆ，９Ｇ，９Ｈを含むフィールド電極群として形成されている。
フィールド電極９Ａ〜９Ｈは、デバイス形成領域６から離れる方向に沿って間隔を空けてこの順に形成されている。フィールド電極９Ａ〜９Ｈは、電気的に浮遊状態である。フィールド電極９Ａ〜９Ｈは、平面視においてデバイス形成領域６の周縁に沿って帯状に延びている。フィールド電極９Ａ〜９Ｈは、より具体的には、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に形成されている。
等電位ポテンシャル電極１０は、外側領域７において半導体層２の側面５およびフィールド電極９の間の領域に形成されている。等電位ポテンシャル電極１０は、平面視においてデバイス形成領域６の周縁に沿って帯状に延びている。
等電位ポテンシャル電極１０は、より具体的には、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に形成されている。等電位ポテンシャル電極１０は、ＥＱＲ（EQui−potential Ring：等電位ポテンシャルリング）電極とも称される。
等電位ポテンシャル電極１０は、半導体層２の側面５から間隔を空けて形成されている。等電位ポテンシャル電極１０の外周縁および半導体層２の側面５の間の距離は、１５μｍ以上４０μｍ以下（たとえば２５μｍ程度）であってもよい。
図２は、図１に示すII-II線に沿う断面図である。図３は、図１から半導体層２の第１主面３の上の構造を取り除き、半導体層２の第１主面３の構造を示す平面図である。図４は、図２に示す領域IVの拡大図である。
図２を参照して、半導体層２は、ｎ−型の半導体基板２１からなる単層構造を有している。半導体基板２１は、ＦＺ(Floating Zone)法を経て形成されたシリコン単結晶基板（所謂ＦＺ基板）であってもよい。
半導体層２の第２主面４の表層部には、ｎ＋型の高濃度領域２２が形成されている。半導体層２において高濃度領域２２外の領域はドリフト領域２３として形成されている。半導体層２の第２主面４の上には、カソード電極２４が形成されている。カソード電極２４は、高濃度領域２２との間でオーミック接合を形成している。
図２および図３を参照して、半導体層２の第１主面３の表層部には、ｐ型のアノード領域２５、ｐ＋型のフィールドリミット領域２６、ｐ＋型のウェル領域２７およびｎ＋型のチャネルストップ領域２８が形成されている。
図３において、フィールドリミット領域２６、ウェル領域２７およびｎ＋型のチャネルストップ領域２８はドット状のハッチングによって示されている。一方、フィールドリミット領域２６は、ラインによって示されている。
アノード領域２５は、デバイス形成領域６において半導体層２の第１主面３の表層部に形成されている。アノード領域２５は、平面視において半導体層２の側面５から内方領域に間隔を空けて半導体層２の中央部に形成されている。アノード領域２５は、平面視において半導体層２の側面５に平行な４辺を有する四角形状に設定されていてもよい。
アノード領域２５は、デバイス形成領域６を画定している。アノード領域２５は、半導体層２（ドリフト領域２３）との間においてｐｎ接合部を形成している。これにより、アノード領域２５をアノードとし、半導体層２（ドリフト領域２３）をカソードとするｐｎ接合ダイオードが形成されている。ｐｎ接合ダイオードは、ファーストリカバリーダイオードであってもよい。
アノード領域２５の深さは、０．５μｍ以上３．０μｍ以下（たとえば１．５μｍ程度）であってもよい。アノード領域２５の深さは、半導体層２の第１主面３およびアノード領域２５の底部の間の距離である。
フィールドリミット領域２６は、アノード領域２５のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。フィールドリミット領域２６は、外側領域７において半導体層２の第１主面３の表層部に形成されている。
フィールドリミット領域２６は、複数（この形態では８本）のフィールドリミット領域２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ，２６Ｅ，２６Ｆ，２６Ｇ，２６Ｈを含むフィールドリミット領域群として形成されている。
フィールドリミット領域２６Ａ〜２６Ｈは、デバイス形成領域６から離れる方向に沿って間隔を空けてこの順に形成されている。フィールドリミット領域２６Ａ〜２６Ｈは、平面視においてアノード領域２５の周縁に沿って帯状に延びている。
フィールドリミット領域２６Ａ〜２６Ｈは、より具体的には、平面視においてアノード領域２５を取り囲む無端状（四角環状）に形成されている。フィールドリミット領域２６Ａ〜２６Ｈは、ＦＬＲ（Field Limiting Ring）領域とも称される。
フィールドリミット領域２６Ａ〜２６Ｈの底部は、アノード領域２５の底部に対して半導体層２の第２主面４側に位置している。フィールドリミット領域２６Ａ〜２６Ｈの深さＤＦは、５μｍ以上１０μｍ以下（たとえば７．５μｍ程度）であってもよい。フィールドリミット領域２６Ａ〜２６Ｈの深さＤＦは、半導体層２の第１主面３およびフィールドリミット領域２６Ａ〜２６Ｈの底部の間の距離である。
フィールドリミット領域２６Ａ〜２６Ｈの幅は、１０μｍ以上４０μｍ以下（たとえば２５μｍ程度）であってもよい。互いに隣り合うフィールドリミット領域２６Ｂ〜２６Ｈの間の距離Ｗ１〜Ｗ７は、アノード領域２５とは反対側の方向に向けて順に広くなっていてもよい。距離Ｗ１〜Ｗ７は、この形態では、フィールドリミット領域２６Ｂ〜２６Ｈの中央部を基準に測定したフィールドリミット領域２６Ｂ〜２６Ｈの間の距離である。
距離Ｗ１は、１５μｍ以上１７μｍ以下（たとえば１６μｍ程度）であってもよい。距離Ｗ２は、１７μｍ以上１９μｍ以下（たとえば１８μｍ程度）であってもよい。距離Ｗ３は、１８μｍ以上２０μｍ以下（たとえば１９μｍ程度）であってもよい。
距離Ｗ４は、２０μｍ以上２２μｍ以下（たとえば２１μｍ程度）であってもよい。距離Ｗ５は、２２μｍ以上２４μｍ以下（たとえば２３μｍ程度）であってもよい。距離Ｗ６は、２５μｍ以上２７μｍ以下（たとえば２６μｍ程度）であってもよい。距離Ｗ７は、２８μｍ以上３０μｍ以下（たとえば２９μｍ程度）であってもよい。
ウェル領域２７は、アノード領域２５のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ウェル領域２７のｐ型不純物濃度は、フィールドリミット領域２６のｐ型不純物濃度と等しくてもよい。
ウェル領域２７は、外側領域７において半導体層２の第１主面３の表層部に形成されている。ウェル領域２７は、より具体的には、半導体層２の第１主面３の表層部においてアノード領域２５およびフィールドリミット領域２６の間の領域に形成されている。
ウェル領域２７は、平面視においてアノード領域２５の周縁に沿って帯状に延びている。ウェル領域２７は、より具体的には、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に形成されている。
ウェル領域２７は、外側領域７においてアノード領域２５を終端させる終端領域として形成されている。ウェル領域２７の内周縁は、アノード領域２５の周縁に接続されている。ウェル領域２７の内周縁は、アノード領域２５の底部側からアノード領域２５の周縁にオーバラップしていてもよい。
ウェル領域２７の外周縁は、フィールドリミット領域２６から間隔を空けて形成されている。ウェル領域２７の外周縁およびフィールドリミット領域２６Ａの間の距離は、距離Ｗ１以下であってもよい。
半導体層２の厚さ方向に関して、ウェル領域２７の底部は、アノード領域２５の底部およびフィールドリミット領域２６の底部に対して半導体層２の第２主面４側に位置している。
ウェル領域２７の深さＤは、５μｍ以上２０μｍ以下（たとえば１５μｍ程度）であってもよい。ウェル領域２７の深さＤは、半導体層２の第１主面３およびウェル領域２７の底部の間の距離である。ウェル領域２７の幅ＷＭは、１０μｍ以上１００μｍ以下（たとえば２０μｍ程度）であってもよい。
図２〜図４を参照して、ウェル領域２７は、この形態では、半導体層２の第１主面３の表層部においてトレンチ３１の内壁に沿う領域に形成されている。トレンチ３１は、半導体層２の第１主面３に形成されている。トレンチ３１は、より具体的には、半導体層２の第１主面３においてアノード領域２５およびフィールドリミット領域２６の間の領域に形成されている。
トレンチ３１は、平面視においてアノード領域２５の周縁に沿って帯状に延びている。トレンチ３１は、より具体的には、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に形成されている。
トレンチ３１の内壁は、側壁、底壁、ならびに、側壁および底壁を接続するエッジ部を含む。トレンチ３１のエッジ部は、外側に向かう凸湾曲状に形成されている。トレンチ３１は、外側領域７において半導体層２の第１主面３の表層部に形成されている。トレンチ３１は、開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。
トレンチ３１の深さＤＴは、０μｍを超えて１０μｍ以下（たとえば５μｍ程度）であってもよい。トレンチ３１の深さＤＴは、半導体層２の第１主面３およびトレンチ３１の底壁の間の距離である。トレンチ３１の幅ＷＴは、５μｍ以上９０μｍ以下（たとえば１５μｍ程度）であってもよい。
ウェル領域２７は、半導体層２においてトレンチ３１の側壁に沿う領域に形成された側壁領域３２を含む。側壁領域３２は、トレンチ３１の内縁側の側壁に沿って形成された内側壁領域、および、トレンチ３１の外縁側の側壁に沿って形成された外側壁領域を含む。側壁領域３２は、トレンチ３１の側壁から半導体層２の第１主面３に沿う方向に拡がっている。側壁領域３２は、アノード領域２５に接続されている。
側壁領域３２の深さＤ１は、５μｍ以上１０μｍ以下（たとえば７．５μｍ程度）であってもよい。側壁領域３２の深さＤ１は、半導体層２の第１主面３および側壁領域３２の底部の間の距離である。
側壁領域３２の底部は、フィールドリミット領域２６Ａ〜２６Ｈの底部とほぼ等しい深さに形成されている。側壁領域３２の深さＤ１は、フィールドリミット領域２６Ａ〜２６Ｈの深さＤＦとほぼ等しい。
ウェル領域２７は、半導体層２においてトレンチ３１の底壁に沿う領域に形成された底壁領域３３を含む。底壁領域３３は、トレンチ３１の底壁から半導体層２の厚さ方向に拡がっている。
底壁領域３３は、半導体層２においてトレンチ３１のエッジ部に沿う領域において側壁領域３２に接続されている。底壁領域３３は、側壁領域３２との接続領域において段差を形成している。
底壁領域３３は、側壁領域３２に対して滑らかに接続されていてもよい。底壁領域３３の底部は、アノード領域２５の底部およびフィールドリミット領域２６の底部に対して半導体層２の第２主面４側に位置している。
底壁領域３３の深さＤ２は、０μｍを超えて１０μｍ以下（たとえば７．５μｍ程度）であってもよい。底壁領域３３の深さＤ２は、トレンチ３１の底壁および底壁領域３３の底部の間の距離である。ウェル領域２７の深さＤは、側壁領域３２の深さＤ１および底壁領域３３の深さＤ２の合計値である（Ｄ＝Ｄ１＋Ｄ２）。
ウェル領域２７の構造は、次のような形態によっても特定される。すなわち、ウェル領域２７は、半導体層２の第１主面３の表層部に形成された第１領域３４（側壁領域３２）および第１領域３４に対して半導体層２の第２主面４側に形成された第２領域３５（底壁領域３３）を含む。
ウェル領域２７の第２領域３５は、第１領域３４の幅よりも小さい幅を有している。第１領域３４の表層部には、トレンチ３１が形成されている。トレンチ３１は、第１領域３４の内方領域に形成されている。トレンチ３１は、第１領域３４の幅よりも小さい幅を有している。トレンチ３１の底壁は、半導体層２の第１主面３および第２領域３５の底部の間の領域に位置している。
ウェル領域２７の底部および半導体層２の第２主面４の間の距離は、フィールドリミット領域２６の底部および半導体層２の第２主面４の間の距離よりも大きい。半導体層２においてウェル領域２７が形成された領域の見かけ上の厚さは、半導体層２においてフィールドリミット領域２６が形成された領域の見かけ上の厚さよりも小さい。ウェル領域２７に対する電界強度は、フィールドリミット領域２６に対する電界強度よりも大きい。
チャネルストップ領域２８は、半導体層２のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。チャネルストップ領域２８は、外側領域７において半導体層２の第１主面３の表層部に形成されている。
チャネルストップ領域２８は、半導体層２の第１主面３の表層部において、フィールドリミット領域２６および半導体層２の側面５の間の領域に形成されている。チャネルストップ領域２８は、フィールドリミット領域２６から間隔を空けて形成されている。チャネルストップ領域２８は、半導体層２の側面５から露出していてもよい。
チャネルストップ領域２８は、平面視においてフィールドリミット領域２６の周縁に沿って帯状に延びている。チャネルストップ領域２８は、より具体的には、平面視においてフィールドリミット領域２６を取り囲む無端状（四角環状）に形成されている。
チャネルストップ領域２８は、この形態では、半導体層２の側面５から露出している。チャネルストップ領域２８の幅は、８０μｍ以上１１０μｍ以下（たとえば９５μｍ程度）であってもよい。
図２を参照して、半導体層２内には、デバイス形成領域６から外側領域７に向かって拡がる空乏層３８が形成される。図２では、二点鎖線によって空乏層３８が示されている。空乏層３８は、より具体的には、アノード領域２５および半導体層２の間のｐｎ接合部から拡がる。
デバイス形成領域６から拡がる空乏層３８は、外側領域７においてウェル領域２７から拡がる空乏層と一体を成す。ウェル領域２７は、半導体層２内において空乏層３８によって被覆される。
空乏層３８は、外側領域７においてフィールドリミット領域２６から拡がる空乏層と一体を成す。フィールドリミット領域２６は、半導体層２内において空乏層３８によって被覆される。この形態では、フィールドリミット領域２６Ａ〜２６Ｈが空乏層３８によって被覆される。
空乏層３８は、半導体層２の第２主面４に到達する。換言すると、半導体層２は、空乏層３８が半導体層２の第２主面４に到達する厚さを有している。空乏層３８は、半導体層２の第２主面４においてウェル領域２７に対向する対向領域に到達する。半導体層２は、空乏層３８が半導体層２の第２主面４においてウェル領域２７に対向する対向領域に到達する厚さを有している。
空乏層３８は、半導体層２の第２主面４においてフィールドリミット領域２６およびウェル領域２７に対向する対向領域に到達する。半導体層２は、空乏層３８が半導体層２の第２主面４においてフィールドリミット領域２６およびウェル領域２７に対向する対向領域に到達する厚さを有している。
空乏層３８は、この形態では、半導体層２の第２主面４においてフィールドリミット領域２６Ｄに対向する対向領域まで到達する。空乏層３８において半導体層２の第１主面３に沿う幅は、第１主面３から第２主面４に沿って漸減している。
半導体層２の第１主面３の上には、絶縁層４１が形成されている。絶縁層４１は、ＳｉＯ２を含んでいてもよい。絶縁層４１には、アノード領域２５を露出させるアノード開口４３が形成されている。
アノード開口４３は、アノード領域２５の周縁を除くアノード領域２５の内方領域を露出させている。絶縁層４１は、平面視において外側領域７を被覆する無端状（四角環状）に形成されている。
絶縁層４１は、トレンチ３１の内壁面に沿って形成された内壁絶縁層４２を含む。内壁絶縁層４２は、トレンチ３１の内壁面に沿って膜状に形成されている。これにより、トレンチ３１内には、内壁絶縁層４２によって凹状の空間が形成されている。
絶縁層４１は、フィールドリミット領域２６Ａ〜２６Ｈを露出させる複数の第１開口４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ，４４Ｅ，４４Ｆ，４４Ｇ，４４Ｈを有している。第１開口４４Ａ〜４４Ｈは、対応するフィールドリミット領域２６Ａ〜２６Ｈを露出させている。絶縁層４１は、チャネルストップ領域２８を露出させる第２開口４５を有している。
図４を参照して、絶縁層４１は、複数の絶縁膜が積層された積層構造を有している。複数の絶縁膜は、半導体層２の第１主面３側からこの順に積層された第１絶縁膜４６および第２絶縁膜４７を含む。第１絶縁膜４６は、ＳｉＯ２膜を含んでいてもよい。第２絶縁膜４７は、第１絶縁膜４６とは異なる性質を有するＳｉＯ２膜を含んでいてもよい。
第２絶縁膜４７は、ＰＳＧ（Phosphosilicate Glass）膜を含んでいてもよい。第２絶縁膜４７は、ＢＰＳＧ（Boron Phosphorus Silicon Glass）膜を含んでいてもよい。第２絶縁膜４７は、第１絶縁膜４６側からこの順に積層されたＰＳＧ膜およびＢＰＳＧ膜を含む積層構造を有していてもよい。ＢＰＳＧ膜およびＰＳＧ膜の積層順は入れ替わっていてもよい。
絶縁層４１のデバイス形成領域６側の端部は、アノード開口４３を区画している。つまり、絶縁層４１の半導体層２の第１主面３の上においてアノード領域２５の直上の領域に位置されている。
より具体的には、第１絶縁膜４６のデバイス形成領域６側の端部は、半導体層２の第１主面３の上においてウェル領域２７の側壁領域３２直上の領域に位置されている。第２絶縁膜４７は、第１絶縁膜４６のデバイス形成領域６側の端部を被覆している。
第２絶縁膜４７のデバイス形成領域６側の端部は、半導体層２の第１主面３の上においてアノード領域２５の直上の領域に位置されている。この形態では、第２絶縁膜４７のデバイス形成領域６側の端部によって、アノード開口４３が区画されている。
第１開口４４Ａ〜４４Ｈおよび第２開口４５は、第１コンタクト孔４８および第２コンタクト孔４９をそれぞれ含む。第１コンタクト孔４８は、第１絶縁膜４６に形成されている。第２コンタクト孔４９は、第１コンタクト孔４８に連通するように第２絶縁膜４７に形成されている。
第２コンタクト孔４９の開口面積は、第１コンタクト孔４８の開口面積よりも大きい。第２コンタクト孔４９は、第１コンタクト孔４８および第１絶縁膜４６の表面を露出させている。
図２および図４を参照して、アノード電極８の本体部１１は、アノード開口４３内に形成されている。アノード電極８の本体部１１は、アノード開口４３内においてアノード領域２５を被覆している。アノード電極８の本体部１１は、アノード領域２５に電気的に接続されている。
アノード電極８の引き出し部１２は、アノード電極８の本体部１１から絶縁層４１の上面に引き出されている。アノード電極８の引き出し部１２は、平面視においてウェル領域２７に重なっている。アノード電極８の引き出し部１２は、平面視においてウェル領域２７のほぼ全域に重なっている。
アノード電極８の引き出し部１２は、トレンチ３１を横切っている。これにより、アノード電極８は、内壁絶縁層４２を挟んでトレンチ３１に埋め込まれた埋め込み電極５１を含む。つまり、トレンチ３１には、アノード電極８と同電位を成す埋め込み電極５１が埋め込まれている。
埋め込み電極５１は、引き出し部１２の一部によって形成されている。埋め込み電極５１は、内壁絶縁層４２を挟んでウェル領域２７に対向している。埋め込み電極５１は、内壁絶縁層４２によってウェル領域２７から絶縁されている。
フィールド電極９Ａ〜９Ｈは、それぞれ、絶縁層４１の上から対応する第１開口４４Ａ〜４４Ｈ内に入り込んでいる。フィールド電極９Ａ〜９Ｈは、対応する第１開口４４Ａ〜４４Ｈ内において対応するフィールドリミット領域２６Ａ〜２６Ｈに電気的に接続されている。
最も外側に形成されたフィールド電極９Ｈは、引き出し部５２を含んでいてもよい。フィールド電極９Ｈの引き出し部５２は、第１開口４４Ｈ内からデバイス形成領域６とは反対側（半導体層２の側面５側）に向けて絶縁層４１の上に引き出されていてもよい。
等電位ポテンシャル電極１０は、絶縁層４１の上から第２開口４５内に入り込んでいる。等電位ポテンシャル電極１０は、第２開口４５内においてチャネルストップ領域２８に電気的に接続されている。
等電位ポテンシャル電極１０の内周縁と、最も外側に形成されたフィールド電極９Ｈの外周縁との間の絶縁距離Ｌは、３０μｍ以上６０μｍ以下であってもよい。等電位ポテンシャル電極１０の幅は、６０μｍ以上１００μｍ以下（たとえば８０μｍ程度）であってもよい。
半導体層２の第１主面３の上には、保護層５５が形成されている。保護層５５は、アノード電極８、フィールド電極９および等電位ポテンシャル電極１０を被覆している。図２を参照して、保護層５５には、アノード電極８の本体部１１を露出させるアノードパッド開口５６が形成されている。保護層５５は、樹脂を含んでいてもよい。保護層５５は、ポリイミドを含んでいてもよい。
図５は、図１に示す半導体装置１の外側領域７の電界強度のシミュレーション結果を示すグラフである。図５において縦軸は電界強度［Ｖ／ｃｍ］を示し、横軸は半導体層２の第１主面３に沿う距離［μｍ］を表している。
図５を参照して、外側領域７において半導体層２内の電界強度は、ウェル領域２７およびフィールドリミット領域２６Ａ〜２６Ｈの順に低下している。外側領域７において、ウェル領域２７の電界強度が最も高い。ウェル領域２７の電界強度を見ると、二つの極大値が表れている。これは、ウェル領域２７の内周縁および外周縁に対する電界集中を表している。
図５から、ウェル領域２７はブレークダウン起点として形成されていることが理解される。ウェル領域２７にかかる電界強度は、図５の破線および矢印によって示されるように、ウェル領域２７の深さＤを大きくすることによって増加する。
図６は、図１に示す半導体装置１の電流−電圧特性のシミュレーション結果を示すグラフである。図６において縦軸は逆方向電流ＩＲ［Ａ］を示し、横軸は逆方向電圧ＶＲ［Ｖ］を表している。
ここでは、トレンチ３１の深さＤＴの調節によってウェル領域２７の深さＤを調整し、ブレークダウン電圧を測定した。底壁領域３３の深さＤ２は、いずれの場合も、７．５μｍ程度であった。図６には、第１特性Ｌ１、第２特性Ｌ２および第３特性Ｌ３が示されている。
第１特性Ｌ１は、トレンチ３１の深さＤＴが０μｍ、つまり、トレンチ３１が形成されていない場合の電流−電圧特性を示している。第２特性Ｌ２は、トレンチ３１の深さＤＴが３μｍである場合の電流−電圧特性を示している。第３特性Ｌ３は、トレンチ３１の深さＤＴが５μｍである場合の電流−電圧特性を示している。
第１特性Ｌ１を参照して、ブレークダウン電圧は１５７０Ｖ程度であった。第２特性Ｌ２を参照して、ブレークダウン電圧は１５２０Ｖ程度であった。第３特性Ｌ３を参照して、ブレークダウン電圧は１４７０Ｖ程度であった。
このように、ウェル領域２７の底部および半導体層２の第２主面４の間の距離が小さくなると、ブレークダウン電圧が低下することが分かった。つまり、ウェル領域２７の底部および半導体層２の第２主面４の間の距離が小さくなると、半導体層２の耐圧が低下することが分かった。
トレンチ３１の形成は、ブレークダウン電圧に対して劇的な変化を及ぼすわけではない。トレンチ３１の形成は、比較的小さな値の範囲でブレークダウン電圧を低下させる。したがって、トレンチ３１の深さＤＴを調整することによって、ブレークダウン電圧を微調整できる。
以上、半導体装置１によれば、フィールドリミット領域２６のデザインに加えて、ウェル領域２７の深さＤも耐圧調整のパラメータに含めることができる。より具体的には、ウェル領域２７は、アノード領域２５の底部およびフィールドリミット領域２６の底部に対して半導体層２の第２主面４側に位置する底部を有している。
これにより、ウェル領域２７が形成された領域において半導体層２の見かけ上の厚さを低減できるから、ウェル領域２７に対する電界強度を高めて耐圧を低下させることができる。耐圧の低下量は、ウェル領域２７の深さＤが大きくなるに従って大きくなる。
したがって、半導体装置１によれば、ウェル領域２７の深さＤに起因する耐圧低下というマイナスの効果を敢えて利用することにより、フィールドリミット領域２６によって高められた耐圧を低下させ、目的の耐圧値に合わせ込むことができる。よって、耐圧を適切に調整できる半導体装置１を提供できる。
また、半導体装置１によれば、外側領域７において半導体層２の第１主面３におけるデバイス形成領域６およびフィールドリミット領域２６の間の領域にはトレンチ３１が形成されている。そして、ウェル領域２７は、半導体層２の第１主面３の表層部においてトレンチ３１の内壁に沿う領域に形成されている。
このような構造によれば、トレンチ３１の深さＤＴを利用して半導体層２の第１主面３の表層部において比較的深い領域にウェル領域２７を形成できる。これにより、ウェル領域２７の底部および半導体層２の第２主面４の間の距離を容易にかつ適切に調整できる。よって、耐圧を容易にかつ適切に調整できる半導体装置１を提供できる。
また、半導体装置１によれば、ウェル領域２７がデバイス形成領域６を取り囲んでいる。これにより、ブレークダウンからデバイス形成領域６を適切に保護できる。
図７Ａ〜図７Ｍは、図４に対応する部分の断面図であって、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。
まず、図７Ａを参照して、第１主面３および第２主面４を有する半導体層２が用意される。次に、半導体層２の第１主面３にハードマスク６１が形成される。ハードマスク６１は、ＳｉＯ２を含んでいてもよい。ハードマスク６１は、熱酸化処理やＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
次に、図７Ｂを参照して、所定パターンを有するレジストマスク６２が、ハードマスク６１の上に形成される。レジストマスク６２は、半導体層２の第１主面３においてトレンチ３１を形成すべき領域を露出させる開口６３を有している。
次に、レジストマスク６２を介するエッチング法によって、ハードマスク６１の不要な部分が除去される。これにより、半導体層２の第１主面３においてトレンチ３１を形成すべき領域を露出させる開口６４が、ハードマスク６１に形成される。その後、レジストマスク６２は除去される。
次に、図７Ｃを参照して、半導体層２の不要な部分が、ハードマスク６１を介するエッチング法によって除去される。エッチング法は、ウェットエッチング法であってもよい。これにより、所定深さのトレンチ３１が形成される。その後、ハードマスク６１は除去される。
次に、図７Ｄを参照して、所定パターンを有するイオン注入マスク６５が、半導体層２の第１主面３の上に形成される。イオン注入マスク６５は、ウェル領域２７およびフィールドリミット領域２６を形成すべき領域を露出させる複数の開口６６を有している。
次に、ｐ型不純物が、イオン注入マスク６５を介するイオン注入法によって半導体層２の第１主面３の表層部に導入される。これにより、ウェル領域２７およびフィールドリミット領域２６が同時に形成される。この工程では、ウェル領域２７の側壁領域３２の深さＤ１は、フィールドリミット領域２６Ａ〜２６Ｈの深さＤＦとほぼ等しく形成される。
その後、イオン注入マスク６５は除去される。ウェル領域２７およびフィールドリミット領域２６は、異なるイオン注入マスク６５を介する異なるイオン注入法によって、別々に形成されてもよい。この場合、ウェル領域２７の側壁領域３２の深さＤ１は、フィールドリミット領域２６Ａ〜２６Ｈの深さＤＦとは異なるように形成される。
また、図示はしないが、チャネルストップ領域２８も、半導体層２の第１主面３の表層部に形成される。この工程では、まず、所定パターンを有するイオン注入マスク（図示せず）が、半導体層２の第１主面３の上に形成される。イオン注入マスク（図示せず）は、チャネルストップ領域２８を形成すべき領域を露出させる開口（図示せず）を有している。
次に、ｎ型不純物が、イオン注入マスク（図示せず）を介するイオン注入法によって半導体層２の第１主面３の表層部に導入される。これにより、チャネルストップ領域２８が形成される。その後、イオン注入マスク（図示せず）は除去される。
次に、図７Ｅを参照して、第１絶縁膜４６が、半導体層２の第１主面３の上に形成される。第１絶縁膜４６は、ＳｉＯ２膜を含んでいてもよい。第１絶縁膜４６は、熱酸化処理法またはＣＶＤ法によって形成されてもよい。
次に、図７Ｆを参照して、所定パターンを有するレジストマスク６７が、第１絶縁膜４６の上に形成される。レジストマスク６７は、半導体層２の第１主面３においてアノード領域２５を形成すべき領域を露出させる開口６８を有している。次に、レジストマスク６７を介するエッチング法によって、第１絶縁膜４６の不要な部分が除去される。その後、レジストマスク６７は除去される。
次に、図７Ｇを参照して、第１絶縁膜４６を介するイオン注入法によって、ｐ型不純物が半導体層２の第１主面３の表層部に導入される。これにより、アノード領域２５が形成される。
次に、図７Ｈを参照して、第２絶縁膜４７が、第１絶縁膜４６を被覆するように半導体層２の第１主面３の上に形成される。第２絶縁膜４７は、第１絶縁膜４６とは異なる性質を有するＳｉＯ２膜を含んでいてもよい。第２絶縁膜４７は、ＰＳＧ膜および／またはＢＰＳＧ膜を含んでいてもよい。第２絶縁膜４７は、ＣＶＤ法によって形成されてもよい。
次に、図７Ｉを参照して、所定パターンを有するレジストマスク６９が、第２絶縁膜４７の上に形成される。レジストマスク６９は、アノード開口４３、第１開口４４Ａ〜４４Ｈの第２コンタクト孔４９および第２開口４５の第２コンタクト孔４９を形成すべき領域を露出させる複数の開口７０を有している。
次に、レジストマスク６９を介するエッチング法によって、第２絶縁膜４７の不要な部分が除去される。エッチング法はウェットエッチング法であってもよい。これにより、アノード開口４３、第１開口４４Ａ〜４４Ｈの第２コンタクト孔４９および第２開口４５の第２コンタクト孔４９が形成される。その後、レジストマスク６９は除去される。
次に、図７Ｊを参照して、所定パターンを有するレジストマスク７１が、第２絶縁膜４７の上に形成される。レジストマスク７１は、第１開口４４Ａ〜４４Ｈの第１コンタクト孔４８および第２開口４５の第１コンタクト孔４８を形成すべき領域を露出させる複数の開口７２を有している。
次に、レジストマスク７１を介するエッチング法によって、第１絶縁膜４６の不要な部分が除去される。エッチング法はドライエッチング法であってもよい。これにより、第１開口４４Ａ〜４４Ｈの第２コンタクト孔４９および第２開口４５の第２コンタクト孔４９が形成される。その後、レジストマスク７１は除去される。
次に、図７Ｋを参照して、アノード電極８、フィールド電極９および等電位ポテンシャル電極１０のベースとなるベース電極層７３が形成される。
次に、図７Ｌを参照して、所定パターンを有するレジストマスク７４が、ベース電極層７３の上に形成される。レジストマスク７４は、ベース電極層７３においてアノード電極８、フィールド電極９および等電位ポテンシャル電極１０を形成すべき領域を被覆している。
次に、レジストマスク７４を介するエッチング法によって、ベース電極層７３の不要な部分が除去される。これにより、ベース電極層７３が、アノード電極８、フィールド電極９および等電位ポテンシャル電極１０に分割される。その後、レジストマスク７４は除去される。
次に、図７Ｍを参照して、保護層５５のベースとなる感光性樹脂７５が、半導体層２の第１主面３の上に塗布される。感光性樹脂７５は、ポリイミドを含んでいてもよい。次に、感光性樹脂７５が選択的に露光および現像される。これにより、アノード電極８の本体部１１を露出させるアノードパッド開口５６を有する保護層５５が形成される。以上を含む工程を経て、半導体装置１が製造される。
図８は、図２に対応する部分の断面図であって、本発明の第２実施形態に係る半導体装置８１の構造を説明するための断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置８１では、半導体層２の第１主面３にトレンチ３１が形成されていない。ウェル領域２７は、側壁領域３２および底壁領域３３を有していない。しかし、ウェル領域２７の底部は、半導体層２の厚さ方向に関して、アノード領域２５の底部およびフィールドリミット領域２６の底部に対して半導体層２の第２主面４側に位置している。
以上、半導体装置８１によれば、トレンチ３１の深さＤＴによる耐圧調整効果を除いて、半導体装置１に対して述べた効果と同様の効果を奏することができる。
図９は、本発明の第３実施形態に係る半導体装置９１を示す平面図である。図１０は、図９に示すX-X線に沿う断面図である。図１１は、図９に示すXI-XI線に沿う断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図９〜図１１を参照して、半導体装置９１においてデバイス形成領域６には、ｐｎ接合ダイオードに代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されている。
より具体的には、半導体層２の第２主面４の表層部には、高濃度領域２２に代えてｐ＋型のコレクタ領域９２が形成されている。半導体層２の第２主面４の上には、カソード電極２４に代えてコレクタ電極９３が形成されている。コレクタ電極９３は、コレクタ領域９２との間でオーミック接合を形成している。
デバイス形成領域６において半導体層２の第１主面３の表層部には、アノード領域２５に代えてｐ型のボディ領域９４が形成されている。ボディ領域９４は、平面視において半導体層２の側面５から内方領域に間隔を空けて半導体層２の中央部に形成されている。ボディ領域９４は、平面視において半導体層２の側面５に平行な４辺を有する四角形状に設定されていてもよい。ボディ領域９４は、デバイス形成領域６を画定している。
ボディ領域９４の深さは、１．５μｍ以上３．５μｍ以下（たとえば２．０μｍ程度）であってもよい。ボディ領域９４の深さは、半導体層２の第１主面３およびボディ領域９４の底部の間の距離である。
ボディ領域９４に対するフィールドリミット領域２６およびウェル領域２７の関係は、アノード領域２５に対するフィールドリミット領域２６およびウェル領域２７の関係と同様であるので具体的な説明は省略する。
図１１を参照して、デバイス形成領域６において半導体層２の第１主面３には、トレンチゲート構造９５が形成されている。この形態では、複数のトレンチゲート構造９５が形成されている。複数のトレンチゲート構造９５は、平面視において同一方向に沿って延びるストライプ状に形成されていてもよい。
各トレンチゲート構造９５は、ゲートトレンチ９６、ゲート絶縁層９７およびゲート電極層９８を含む。ゲートトレンチ９６は、ボディ領域９４を貫通しており、ドリフト領域２３に至る底壁を有している。
ゲートトレンチ９６の側壁は、半導体層２の第１主面３に対してほぼ垂直に形成されている。ゲートトレンチ９６は、開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。ゲートトレンチ９６の底壁は、外側に向かう凸湾曲状に形成されていてもよい。ゲートトレンチ９６の底壁は、半導体層２の第１主面３に対して平行に形成されていてもよい。
ゲート絶縁層９７は、ゲートトレンチ９６の内壁面に沿って膜状に形成されている。これにより、ゲートトレンチ９６内にはゲート絶縁層９７によって凹状の空間が区画されている。
ゲート絶縁層９７は、ゲートトレンチ９６外において、デバイス形成領域６において半導体層２の第１主面３を被覆する表面絶縁層９９に連なっている。ゲート電極層９８は、ゲート絶縁層９７を挟んでゲートトレンチ９６に埋め込まれている。
互いに隣り合うトレンチゲート構造９５の間において、ボディ領域９４は、一方のトレンチゲート構造９５および他方のトレンチゲート構造９５によって共有されている。ボディ領域９４の表層部には、ｎ＋型のエミッタ領域１００およびｐ＋型のコンタクト領域１０１が形成されている。
エミッタ領域１００は、ボディ領域９４の表層部においてゲートトレンチ９６の側壁に沿って形成されている。コンタクト領域１０１は、ボディ領域９４の表層部においてゲートトレンチ９６から間隔を空けて形成されている。コンタクト領域１０１は、この形態では、平面視においてボディ領域９４の表層部に形成されている。コンタクト領域１０１は、ボディ領域９４に電気的に接続されている。
各トレンチゲート構造９５の側方には、半導体層２の第１主面３側から第２主面４側に向けて、エミッタ領域１００、ボディ領域９４およびドリフト領域２３がこの順に形成されている。ボディ領域９４のうち、エミッタ領域１００およびドリフト領域２３の間の領域がＩＧＢＴのチャネル領域である。
デバイス形成領域６において半導体層２の第１主面３の上には、層間絶縁層１０２が形成されている。層間絶縁層１０２は、エミッタ領域１００およびコンタクト領域１０１を露出させるコンタクト開口１０３を有している。
半導体層２の第１主面３の上には、アノード電極８に代えてエミッタ電極１０４（主面電極）が形成されている。図９においてエミッタ電極１０４は、クロスハッチングによって示されている。エミッタ電極１０４は、層間絶縁層１０２の上からコンタクト開口１０３に入り込んでいる。
エミッタ電極１０４は、コンタクト開口１０３内においてエミッタ領域１００およびコンタクト領域１０１と電気的に接続されている。エミッタ電極１０４の他の構造は、前述のアノード電極８とほぼ同様であるので、具体的な説明は省略する。
以上、半導体装置９１のようにｐｎ接合ダイオードに代えてＩＧＢＴを備えた構造によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。むろん、半導体装置９１にも、半導体装置８１の構造を適用できる。
図１２は、図１１に対応する部分の断面図であって、本発明の第４実施形態に係る半導体装置１１１を示す断面図である。以下では、半導体装置９１に対して述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
半導体装置１１１においてデバイス形成領域６には、ＩＧＢＴに代えてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている。より具体的には、半導体装置１１１では、コレクタ領域９２に代えてｎ＋型のドレイン領域１１２が、半導体層２の第２主面４の表層部に形成されている。
このような形態の場合、ＩＧＢＴの「エミッタ」が、ＭＩＳＦＥＴの「ソース」に読み替えられる。また、ＩＧＢＴの「コレクタ」が、ＭＩＳＦＥＴの「ドレイン」に読み替えられる。
以上、半導体装置１１１のようにＩＧＢＴに代えてＭＩＳＦＥＴを備えた構造によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。むろん、半導体装置１１１にも、半導体装置８１の構造を適用できる。
図１３は、図４に対応する部分の断面図であって、本発明の第５実施形態に係る半導体装置１２１を示す断面図である。以下では、半導体装置１に対して述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
半導体装置１では、アノード開口４３がアノード領域２５だけを露出させていた。これに対して、半導体装置１２１では、アノード開口４３がアノード領域２５およびウェル領域２７を露出させている。
半導体装置１２１において、絶縁層４１（第２絶縁膜４７）のデバイス形成領域６側の端部は、半導体層２の第１主面３の上においてウェル領域２７の直上の領域に配置されている。
より具体的には、絶縁層４１（第２絶縁膜４７）においてデバイス形成領域６側の端部は、半導体層２の第１主面３の上においてウェル領域２７の側壁領域３２の直上の領域に配置されている。
アノード電極８は、アノード開口４３内において、アノード領域２５およびウェル領域２７に接続されている。つまり、アノード電極８の本体部１１は、アノード領域２５に接続された第１接続部１２２およびウェル領域２７に接続された第２接続部１２３を含む。アノード電極８の第２接続部１２３は、より具体的には、ウェル領域２７の側壁領域３２に接続されている。
以上、半導体装置１２１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
また、半導体装置１２１によれば、アノード電極８が、アノード領域２５に接続された第１接続部１２２およびウェル領域２７に接続された第２接続部１２３を含む。したがって、半導体装置１２１のオンオフ動作時において、アノード領域２５からの電流をアノード電極８に直接流し込むことができ、第２接続部１２３からの電流もアノード電極８に直接流し込むことができる。
これにより、ウェル領域２７を流れる電流およびアノード領域２５を流れる電流が合流するアノード領域２５およびウェル領域２７の間の境界領域において電流密度の増加を抑制できる。その結果、アノード領域２５およびウェル領域２７の間の境界領域において温度上昇の抑制を図ることができるから、破壊耐量の向上を図ることができる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の各実施形態では、８本のフィールドリミット領域２６Ａ〜２６Ｈが形成された例について説明した。しかし、１本または２本以上（たとえば２本以上２５本以下）のフィールドリミット領域２６が形成されていてもよい。
前述の第１実施形態、第２実施形態および第４実施形態において、半導体層２は、半導体基板２１に代えて、ｎ＋型の半導体基板と、ｎ＋型の半導体基板の上に形成されたｎ−型エピタキシャル層とを含む積層構造を有していてもよい。この場合、ｎ＋型の半導体基板が半導体層２の高濃度領域２２に相当し、ｎ−型エピタキシャル層が半導体層２のドリフト領域２３に相当する。
前述の第３実施形態において、半導体層２は、半導体基板２１に代えて、ｐ＋型の半導体基板と、ｐ＋型の半導体基板の上に形成されたｎ−型エピタキシャル層とを含む積層構造を有していてもよい。この場合、ｐ＋型の半導体基板が半導体層２のコレクタ領域９２に相当し、ｎ−型エピタキシャル層が半導体層２のドリフト領域２３に相当する。
前述の各実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の第５実施形態に係る半導体装置１２１の構造は、半導体装置８１や半導体装置１１１にも適用できる。たとえば、半導体装置８１に半導体装置１２１の構造が適用された場合、エミッタ電極１０４がエミッタ領域１００に接続された第１接続部１２２およびウェル領域２７に接続された第２接続部１２３を含む構造となる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体層
３ 第１主面
４ 第２主面
６ デバイス形成領域
７ 外側領域
８ アノード電極（主面電極）
１１ アノード電極の本体部
１２ アノード電極の引き出し部
２５ アノード領域（不純物領域）
２６ フィールドリミット領域
２６Ａ フィールドリミット領域
２６Ｂ フィールドリミット領域
２６Ｃ フィールドリミット領域
２６Ｄ フィールドリミット領域
２６Ｅ フィールドリミット領域
２６Ｆ フィールドリミット領域
２６Ｇ フィールドリミット領域
２６Ｈ フィールドリミット領域
２７ ウェル領域
３１ トレンチ
３８ 空乏層
５１ 埋め込み電極
８１ 半導体装置
９１ 半導体装置
９４ ボディ領域（不純物領域）
１１１ 半導体装置
１２１ 半導体装置
１２２ 第１接続部
１２３ 第２接続部

Claims (21)

  1. 一方側の第１主面および他方側の第２主面を有し、デバイス形成領域および前記デバイス形成領域外の外側領域が前記第１主面に設定された第１導電型の半導体層と、
    前記デバイス形成領域において前記半導体層の前記第１主面の表層部に形成され、半導体素子の一部を構成する第２導電型の不純物領域と、
    前記外側領域において前記デバイス形成領域から間隔を空けて前記半導体層の前記第１主面の表層部に形成され、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のフィールドリミット領域と、
    前記外側領域において前記半導体層の前記第１主面の表層部における前記デバイス形成領域および前記フィールドリミット領域の間の領域に形成され、前記不純物領域の底部および前記フィールドリミット領域の底部に対して前記半導体層の前記第２主面側に位置する底部を有し、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のウェル領域と、を含む、半導体装置。
  2. 前記フィールドリミット領域の底部は、前記不純物領域の底部に対して前記半導体層の前記第２主面側に位置している、請求項１に記載の半導体装置。
  3. 前記ウェル領域は、前記デバイス形成領域の周縁に沿って延びている、請求項１または２に記載の半導体装置。
  4. 前記ウェル領域は、前記デバイス形成領域を取り囲んでいる、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記ウェル領域は、前記不純物領域と同電位を成している、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記ウェル領域は、前記フィールドリミット領域から間隔を空けて形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記半導体層は、前記外側領域において前記半導体層の前記第１主面における前記デバイス形成領域および前記フィールドリミット領域の間の領域に形成されたトレンチを有しており、
    前記ウェル領域は、前記半導体層の前記第１主面の表層部において前記トレンチの内壁に沿う領域に形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記ウェル領域は、前記半導体層の前記第１主面の表層部において前記トレンチの底壁に沿う領域に形成された底壁領域、および、前記半導体層の前記第１主面の表層部において前記トレンチの側壁に沿う領域に形成された側壁領域を含み、
    前記ウェル領域の前記底壁領域の底部は、前記不純物領域の底部および前記フィールドリミット領域の底部に対して前記半導体層の前記第２主面側に位置している、請求項７に記載の半導体装置。
  9. 前記ウェル領域の前記側壁領域の底部は、前記半導体層の前記第１主面および前記ウェル領域の前記底壁領域の底部の間の領域に位置している、請求項８に記載の半導体装置。
  10. 前記ウェル領域の前記側壁領域の底部は、前記フィールドリミット領域の底部と等しい深さに形成されている、請求項８または９に記載の半導体装置。
  11. 前記トレンチの内壁を覆う内壁絶縁層と、
    前記内壁絶縁層を挟んで前記トレンチに埋め込まれた埋め込み電極と、をさらに含む、請求項７〜１０のいずれか一項に記載の半導体装置。
  12. 前記デバイス形成領域を被覆する本体部、および、前記本体部から前記外側領域に引き出された引き出し部を有し、前記半導体層の前記第１主面の上に形成された主面電極をさらに含み、
    前記埋め込み電極は、前記主面電極の前記引き出し部の一部によって形成されている、請求項１１に記載の半導体装置。
  13. 前記デバイス形成領域から拡がる空乏層は、前記ウェル領域から拡がる空乏層と一体を成す、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記デバイス形成領域から拡がる空乏層は、前記フィールドリミット領域から拡がる空乏層と一体を成す、請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記デバイス形成領域から拡がる空乏層は、前記半導体層の前記第２主面に到達する、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. 前記フィールドリミット領域は、前記デバイス形成領域の周縁に沿って延びている、請求項１〜１５のいずれか一項に記載の半導体装置。
  17. 前記フィールドリミット領域は、前記デバイス形成領域を取り囲んでいる、請求項１〜１６のいずれか一項に記載の半導体装置。
  18. 前記デバイス形成領域から離れる方向に沿って間隔を空けて形成された複数の前記フィールドリミット領域を有するフィールドリミット領域群をさらに含む、請求項１〜１７のいずれか一項に記載の半導体装置。
  19. 前記不純物領域は、前記半導体層との間でｐｎ接合部を形成し、前記半導体素子としてのｐｎ接合ダイオードの一部を形成している、請求項１〜１８のいずれか一項に記載の半導体装置。
  20. 前記不純物領域は、前記半導体素子としての絶縁ゲート型バイポーラトランジスタのボディ領域を形成している、請求項１〜１８のいずれか一項に記載の半導体装置。
  21. 一方側の第１主面および他方側の第２主面を有し、デバイス形成領域および前記デバイス形成領域外の外側領域が前記第１主面に設定された第１導電型の半導体層と、
    前記デバイス形成領域において前記半導体層の前記第１主面の表層部に形成され、半導体素子の一部を構成する第２導電型の不純物領域と、
    前記外側領域において前記デバイス形成領域から間隔を空けて前記半導体層の前記第１主面の表層部に形成され、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のフィールドリミット領域と、
    前記外側領域において前記半導体層の前記第１主面の表層部における前記デバイス形成領域および前記フィールドリミット領域の間の領域に形成され、前記不純物領域の底部および前記フィールドリミット領域の底部に対して前記半導体層の前記第２主面側に位置する底部を有し、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のウェル領域と、
    前記半導体層の前記第１主面の上に形成され、前記不純物領域に接続された第１接続部および前記ウェル領域に接続された第２接続部を有する主面電極と、を含む、半導体装置。
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