JPH1117164A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1117164A JPH1117164A JP9162803A JP16280397A JPH1117164A JP H1117164 A JPH1117164 A JP H1117164A JP 9162803 A JP9162803 A JP 9162803A JP 16280397 A JP16280397 A JP 16280397A JP H1117164 A JPH1117164 A JP H1117164A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 14
- 239000004020 conductor Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 38
- 239000012535 impurity Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 235000012489 doughnuts Nutrition 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0886—Shape
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】
【課題】 耐圧を確保しつつ、ＯＮ抵抗の小さい半導体
装置を提供する。 【解決手段】 ゲートＧの電圧を変化させることにより
チャネル形成領域ＣＨに形成されるチャネルの状態を変
化させることで、ソース配線５０とドレイン電極６６と
の間に流れるドレイン電流を制御することができる。基
体４４とエピタキシャル成長層４６との境界面２０は凹
凸状に形成されている。境界面２０は、Ｐボディ４８か
らエピタキシャル成長層４６内に延びる空乏層の周縁２
６に沿うよう、空乏層の外側に形成されている。したが
って、空乏層によって確保されるＰボディ４８と基体４
４との間の耐圧を損うことなく、Ｐボディ４８と基体４
４との間に形成される電流経路の平均距離を短縮するこ
とができる。このため、Ｄ−ＭＯＳＦＥＴ４０のソース
・ドレイン間の耐圧を確保しつつ、ＯＮ抵抗を小さくす
ることができる。
装置を提供する。 【解決手段】 ゲートＧの電圧を変化させることにより
チャネル形成領域ＣＨに形成されるチャネルの状態を変
化させることで、ソース配線５０とドレイン電極６６と
の間に流れるドレイン電流を制御することができる。基
体４４とエピタキシャル成長層４６との境界面２０は凹
凸状に形成されている。境界面２０は、Ｐボディ４８か
らエピタキシャル成長層４６内に延びる空乏層の周縁２
６に沿うよう、空乏層の外側に形成されている。したが
って、空乏層によって確保されるＰボディ４８と基体４
４との間の耐圧を損うことなく、Ｐボディ４８と基体４
４との間に形成される電流経路の平均距離を短縮するこ
とができる。このため、Ｄ−ＭＯＳＦＥＴ４０のソース
・ドレイン間の耐圧を確保しつつ、ＯＮ抵抗を小さくす
ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、半導体装置のＯＮ抵抗を軽減する技術に関す
る。
し、特に、半導体装置のＯＮ抵抗を軽減する技術に関す
る。
【０００２】
【従来の技術】電源回路などに用いる半導体装置とし
て、パワーＭＯＳＦＥＴの一種である二重拡散構造の絶
縁ゲート型電界効果トランジスタ（Ｄ−ＭＯＳＦＥＴ）
が知られている。このＤ−ＭＯＳＦＥＴの一種として、
基板の上面および下面から各電極を取り出す縦型のＤ−
ＭＯＳＦＥＴがある。
て、パワーＭＯＳＦＥＴの一種である二重拡散構造の絶
縁ゲート型電界効果トランジスタ（Ｄ−ＭＯＳＦＥＴ）
が知られている。このＤ−ＭＯＳＦＥＴの一種として、
基板の上面および下面から各電極を取り出す縦型のＤ−
ＭＯＳＦＥＴがある。
【０００３】従来の縦型のＤ−ＭＯＳＦＥＴ２（Ｎチャ
ンネル型）の断面構成を図１０に示す。Ｄ−ＭＯＳＦＥ
Ｔ２は、高濃度のＮ型半導体により構成された基体４
と、基体４の上部に形成された低濃度のＮ型半導体によ
り構成されたエピタキシャル成長層６を備えている。エ
ピタキシャル成長層６の上部には、２重拡散層８が多数
形成されている。２重拡散層８は、Ｐ型半導体により構
成されたＰボディ１０と、Ｐボディ１０の上部にドーナ
ツ状に形成された高濃度のＮ型半導体により構成された
ソース領域１２とを備えている。
ンネル型）の断面構成を図１０に示す。Ｄ−ＭＯＳＦＥ
Ｔ２は、高濃度のＮ型半導体により構成された基体４
と、基体４の上部に形成された低濃度のＮ型半導体によ
り構成されたエピタキシャル成長層６を備えている。エ
ピタキシャル成長層６の上部には、２重拡散層８が多数
形成されている。２重拡散層８は、Ｐ型半導体により構
成されたＰボディ１０と、Ｐボディ１０の上部にドーナ
ツ状に形成された高濃度のＮ型半導体により構成された
ソース領域１２とを備えている。
【０００４】ゲートＧの電圧を変化させることによりチ
ャネル形成領域ＣＨに形成されるチャネルの状態を変化
させることで、ソース電極１４とドレイン電極１６との
間に流れる電流を制御することができる。
ャネル形成領域ＣＨに形成されるチャネルの状態を変化
させることで、ソース電極１４とドレイン電極１６との
間に流れる電流を制御することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
Ｄ−ＭＯＳＦＥＴ２には、次のような問題があった。Ｄ
−ＭＯＳＦＥＴ２のＯＮ時には、ドレイン電流が図１０
に示す経路で流れる（図１０は、負電流すなわち電子の
流れを矢印で示す）。したがって、Ｄ−ＭＯＳＦＥＴ２
のＯＮ抵抗を小さくするためには、エピタキシャル成長
層６の厚さｔ１を薄くして電流経路を短縮すればよい。
しかし、エピタキシャル成長層６の厚さｔ１を薄くすれ
ば、ソース電極１４とドレイン電極１６との間の耐圧が
減少する。
Ｄ−ＭＯＳＦＥＴ２には、次のような問題があった。Ｄ
−ＭＯＳＦＥＴ２のＯＮ時には、ドレイン電流が図１０
に示す経路で流れる（図１０は、負電流すなわち電子の
流れを矢印で示す）。したがって、Ｄ−ＭＯＳＦＥＴ２
のＯＮ抵抗を小さくするためには、エピタキシャル成長
層６の厚さｔ１を薄くして電流経路を短縮すればよい。
しかし、エピタキシャル成長層６の厚さｔ１を薄くすれ
ば、ソース電極１４とドレイン電極１６との間の耐圧が
減少する。
【０００６】この発明は、このような問題点を解決し、
耐圧を確保しつつ、ＯＮ抵抗の小さい半導体装置を提供
することを目的とする。
耐圧を確保しつつ、ＯＮ抵抗の小さい半導体装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の半導体装置
は、基板に設けられた高導電領域と、高導電領域の上部
に設けられた第１導電型の低導電領域と、低導電領域の
上部に、部分的に設けられた第２導電型の半導体領域
と、を備え、第２導電型の半導体領域と高導電領域との
間に、低導電領域を介して電流を流す半導体装置におい
て、前記高導電領域と低導電領域との境界面を、前記第
２導電型の半導体領域から低導電領域内に延びる空乏層
の周縁に実質的に対応させて形成したこと、を特徴とす
る。
は、基板に設けられた高導電領域と、高導電領域の上部
に設けられた第１導電型の低導電領域と、低導電領域の
上部に、部分的に設けられた第２導電型の半導体領域
と、を備え、第２導電型の半導体領域と高導電領域との
間に、低導電領域を介して電流を流す半導体装置におい
て、前記高導電領域と低導電領域との境界面を、前記第
２導電型の半導体領域から低導電領域内に延びる空乏層
の周縁に実質的に対応させて形成したこと、を特徴とす
る。
【０００８】請求項２の半導体装置は、請求項１の半導
体装置において、前記第２導電型の半導体領域は、前記
低導電領域の上部に、所定間隔をおいて複数設けられて
いること、を特徴とする。
体装置において、前記第２導電型の半導体領域は、前記
低導電領域の上部に、所定間隔をおいて複数設けられて
いること、を特徴とする。
【０００９】請求項３の半導体装置は、請求項２の半導
体装置において、前記第２導電型の半導体領域の上部
に、部分的に設けられた第１導電型の半導体領域と、前
記第２導電型の半導体領域の一部分であって、前記第１
導電型の半導体領域と低導電領域との間に設けられたチ
ャネル形成領域と、チャネル形成領域の上部に、ゲート
絶縁膜を介して設けられたゲートと、を備えるととも
に、前記高導電領域は、高濃度の第１導電型の半導体で
構成されたこと、を特徴とする。
体装置において、前記第２導電型の半導体領域の上部
に、部分的に設けられた第１導電型の半導体領域と、前
記第２導電型の半導体領域の一部分であって、前記第１
導電型の半導体領域と低導電領域との間に設けられたチ
ャネル形成領域と、チャネル形成領域の上部に、ゲート
絶縁膜を介して設けられたゲートと、を備えるととも
に、前記高導電領域は、高濃度の第１導電型の半導体で
構成されたこと、を特徴とする。
【００１０】請求項４の半導体装置は、請求項１ないし
請求項３のいずれかの半導体装置において、前記境界面
は、前記第２導電型の半導体領域の実質的に下部にある
基準境界部と、前記第２導電型半導体領域でない部分の
実質的に下部にある突状境界部とを備えたこと、を特徴
とする。
請求項３のいずれかの半導体装置において、前記境界面
は、前記第２導電型の半導体領域の実質的に下部にある
基準境界部と、前記第２導電型半導体領域でない部分の
実質的に下部にある突状境界部とを備えたこと、を特徴
とする。
【００１１】請求項５の半導体装置の製造方法は、請求
項１ないし請求項４のいずれかの半導体装置を製造する
製造方法であって、高導電材料により構成され上面が実
質的に平面である高導電層を設けた基板を用意し、高導
電層の上面近傍を部分的に除去することにより、上面が
凹凸形状である前記高導電領域を形成し、高導電領域の
上部に積み重ねるように、低導電材料により構成された
前記低導電領域を形成すること、を特徴とする。
項１ないし請求項４のいずれかの半導体装置を製造する
製造方法であって、高導電材料により構成され上面が実
質的に平面である高導電層を設けた基板を用意し、高導
電層の上面近傍を部分的に除去することにより、上面が
凹凸形状である前記高導電領域を形成し、高導電領域の
上部に積み重ねるように、低導電材料により構成された
前記低導電領域を形成すること、を特徴とする。
【００１２】請求項６の半導体装置の製造方法は、請求
項５の半導体装置の製造方法において、前記低導電領域
を形成した後、低導電領域の上部に、第２導電型の半導
体領域を所定間隔をおいて複数設け、第２導電型の半導
体領域の上部に、第１導電型の半導体領域を部分的に設
け、第２導電型の半導体領域の一部分であって、第１導
電型の半導体領域と低導電領域との間に設けられたチャ
ネル形成領域の上部に、ゲート絶縁膜を介してゲートを
設けること、を特徴とする。
項５の半導体装置の製造方法において、前記低導電領域
を形成した後、低導電領域の上部に、第２導電型の半導
体領域を所定間隔をおいて複数設け、第２導電型の半導
体領域の上部に、第１導電型の半導体領域を部分的に設
け、第２導電型の半導体領域の一部分であって、第１導
電型の半導体領域と低導電領域との間に設けられたチャ
ネル形成領域の上部に、ゲート絶縁膜を介してゲートを
設けること、を特徴とする。
【００１３】
【発明の作用および効果】請求項１の半導体装置は、高
導電領域と低導電領域との境界面を、第２導電型の半導
体領域から低導電領域内に延びる空乏層の周縁に実質的
に対応させて形成したことを特徴とする。したがって、
空乏層によって確保される第２導電型の半導体領域と高
導電領域との間の耐圧を損うことなく、第２導電型の半
導体領域と高導電領域との間に形成される電流経路の平
均距離を短縮することができる。すなわち、耐圧を確保
しつつ、ＯＮ抵抗を小さくすることができる。
導電領域と低導電領域との境界面を、第２導電型の半導
体領域から低導電領域内に延びる空乏層の周縁に実質的
に対応させて形成したことを特徴とする。したがって、
空乏層によって確保される第２導電型の半導体領域と高
導電領域との間の耐圧を損うことなく、第２導電型の半
導体領域と高導電領域との間に形成される電流経路の平
均距離を短縮することができる。すなわち、耐圧を確保
しつつ、ＯＮ抵抗を小さくすることができる。
【００１４】請求項２の半導体装置は、第２導電型の半
導体領域が、低導電領域の上部に、所定間隔をおいて複
数設けられていることを特徴とする。したがって、複数
の第２導電型の半導体領域と高導電領域との間に大電流
を流す半導体装置において、耐圧を確保しつつ、ＯＮ抵
抗を小さくすることができる。
導体領域が、低導電領域の上部に、所定間隔をおいて複
数設けられていることを特徴とする。したがって、複数
の第２導電型の半導体領域と高導電領域との間に大電流
を流す半導体装置において、耐圧を確保しつつ、ＯＮ抵
抗を小さくすることができる。
【００１５】請求項３の半導体装置は、第２導電型の半
導体領域の上部に、部分的に設けられた第１導電型の半
導体領域と、チャネル形成領域と、ゲートとを備えると
ともに、高導電領域は、高濃度の第１導電型の半導体で
構成されたことを特徴とする。
導体領域の上部に、部分的に設けられた第１導電型の半
導体領域と、チャネル形成領域と、ゲートとを備えると
ともに、高導電領域は、高濃度の第１導電型の半導体で
構成されたことを特徴とする。
【００１６】すなわち、たとえば、電源回路などに用い
る二重拡散構造の絶縁ゲート型電界効果トランジスタ
（Ｄ−ＭＯＳＦＥＴ）において、耐圧を確保しつつ、Ｏ
Ｎ抵抗を小さくすることができる。
る二重拡散構造の絶縁ゲート型電界効果トランジスタ
（Ｄ−ＭＯＳＦＥＴ）において、耐圧を確保しつつ、Ｏ
Ｎ抵抗を小さくすることができる。
【００１７】また、チャネル形成領域、ゲート絶縁膜、
ゲートなどが設けられている基板表面近傍を、一般的な
Ｄ−ＭＯＳＦＥＴと同様の構成にすることができる。こ
のため、一般的なＤ−ＭＯＳＦＥＴと同様に、しきい値
電圧などの動作特性を長期間に渡って安定に維持するこ
とができる。すなわち、信頼性を確保することができ
る。
ゲートなどが設けられている基板表面近傍を、一般的な
Ｄ−ＭＯＳＦＥＴと同様の構成にすることができる。こ
のため、一般的なＤ−ＭＯＳＦＥＴと同様に、しきい値
電圧などの動作特性を長期間に渡って安定に維持するこ
とができる。すなわち、信頼性を確保することができ
る。
【００１８】請求項４の半導体装置は、境界面が、第２
導電型の半導体領域の実質的に下部にある基準境界部
と、第２導電型半導体領域でない部分の実質的に下部に
ある突状境界部とを備えたことを特徴とする。したがっ
て、第２導電型の半導体領域から低導電領域内に延びる
空乏層の周縁に沿うように、境界面が形成される。
導電型の半導体領域の実質的に下部にある基準境界部
と、第２導電型半導体領域でない部分の実質的に下部に
ある突状境界部とを備えたことを特徴とする。したがっ
て、第２導電型の半導体領域から低導電領域内に延びる
空乏層の周縁に沿うように、境界面が形成される。
【００１９】請求項５の半導体装置の製造方法は、高導
電材料により構成され上面が実質的に平面である高導電
層を設けた基板を用意し、高導電層の上面近傍を部分的
に除去することにより上面が凹凸形状である高導電領域
を形成し、高導電領域の上部に積み重ねるように低導電
材料により構成された低導電領域を形成することを特徴
とする。
電材料により構成され上面が実質的に平面である高導電
層を設けた基板を用意し、高導電層の上面近傍を部分的
に除去することにより上面が凹凸形状である高導電領域
を形成し、高導電領域の上部に積み重ねるように低導電
材料により構成された低導電領域を形成することを特徴
とする。
【００２０】したがって、たとえば、エッチング加工に
より高導電層の上面近傍を部分的に除去することで、上
面が凹凸形状である高導電領域を容易に形成することが
できる。
より高導電層の上面近傍を部分的に除去することで、上
面が凹凸形状である高導電領域を容易に形成することが
できる。
【００２１】請求項６の半導体装置の製造方法は、低導
電領域を形成した後、低導電領域の上部に、第２導電型
の半導体領域を所定間隔をおいて複数設け、第２導電型
の半導体領域の上部に、第１導電型の半導体領域を部分
的に設け、第２導電型の半導体領域の一部分であって、
第１導電型の半導体領域と低導電領域との間に設けられ
たチャネル形成領域の上部に、ゲート絶縁膜を介してゲ
ートを設けることを特徴とする。
電領域を形成した後、低導電領域の上部に、第２導電型
の半導体領域を所定間隔をおいて複数設け、第２導電型
の半導体領域の上部に、第１導電型の半導体領域を部分
的に設け、第２導電型の半導体領域の一部分であって、
第１導電型の半導体領域と低導電領域との間に設けられ
たチャネル形成領域の上部に、ゲート絶縁膜を介してゲ
ートを設けることを特徴とする。
【００２２】したがって、低導電領域を形成した後の製
造工程、つまり、チャネル形成領域、ゲート絶縁膜、ゲ
ートなどを造り込む工程は、一般的なＤ−ＭＯＳＦＥＴ
と同様にすることができる。このため、一般的なＤ−Ｍ
ＯＳＦＥＴと同様に、しきい値電圧などの差動作特性を
長期間に渡って安定に維持することができる。すなわ
ち、信頼性を確保することができる。
造工程、つまり、チャネル形成領域、ゲート絶縁膜、ゲ
ートなどを造り込む工程は、一般的なＤ−ＭＯＳＦＥＴ
と同様にすることができる。このため、一般的なＤ−Ｍ
ＯＳＦＥＴと同様に、しきい値電圧などの差動作特性を
長期間に渡って安定に維持することができる。すなわ
ち、信頼性を確保することができる。
【００２３】
【発明の実施の形態】図２に、この発明の一実施形態に
よる半導体装置である縦型のＤ−ＭＯＳＦＥＴ４０の平
面構成を示す。Ｄ−ＭＯＳＦＥＴ４０の主要部の断面構
成を図１に示す。図３は、Ｄ−ＭＯＳＦＥＴ４０の主要
部の断面斜視図である。
よる半導体装置である縦型のＤ−ＭＯＳＦＥＴ４０の平
面構成を示す。Ｄ−ＭＯＳＦＥＴ４０の主要部の断面構
成を図１に示す。図３は、Ｄ−ＭＯＳＦＥＴ４０の主要
部の断面斜視図である。
【００２４】図１に示すように、Ｄ−ＭＯＳＦＥＴ４０
は、高濃度の第１導電型の半導体で構成された高導電領
域であるＮ型の基体４４、基体４４の上部に設けられた
第１導電型の低導電領域であるＮ型のエピタキシャル成
長層４６、エピタキシャル成長層４６の上部に、所定間
隔をおいて複数設けられた第２導電型の半導体領域であ
るＰボディ４８、各Ｐボディ４８の上部にドーナツ状に
形成された第１導電型の半導体領域であるソース領域Ｓ
を備えている。なお、ソース領域Ｓは、ドーナツ状以外
の形状に形成することもできる。
は、高濃度の第１導電型の半導体で構成された高導電領
域であるＮ型の基体４４、基体４４の上部に設けられた
第１導電型の低導電領域であるＮ型のエピタキシャル成
長層４６、エピタキシャル成長層４６の上部に、所定間
隔をおいて複数設けられた第２導電型の半導体領域であ
るＰボディ４８、各Ｐボディ４８の上部にドーナツ状に
形成された第１導電型の半導体領域であるソース領域Ｓ
を備えている。なお、ソース領域Ｓは、ドーナツ状以外
の形状に形成することもできる。
【００２５】Ｐボディ４８は、不純物濃度の高い中央部
４８ａと、中央部４８ａを取巻く比較的不純物濃度の低
い周辺部４８ｂとにより構成されている。このように構
成することにより、Ｐボディ４８における寄生トランジ
スタの発生を防止することができる。
４８ａと、中央部４８ａを取巻く比較的不純物濃度の低
い周辺部４８ｂとにより構成されている。このように構
成することにより、Ｐボディ４８における寄生トランジ
スタの発生を防止することができる。
【００２６】各Ｐボディ４８の一部は、チャネル形成領
域ＣＨとして機能する。各チャネル形成領域ＣＨの上に
は、ゲート絶縁膜であるゲート酸化膜５６を介して、ポ
リシリコンにより構成されたゲートＧが配置されてい
る。各チャネル形成領域ＣＨの上に形成されたゲートＧ
は、網目状に全てつながっている（図３参照）。ゲート
Ｇは、層間膜６８に覆われている。
域ＣＨとして機能する。各チャネル形成領域ＣＨの上に
は、ゲート絶縁膜であるゲート酸化膜５６を介して、ポ
リシリコンにより構成されたゲートＧが配置されてい
る。各チャネル形成領域ＣＨの上に形成されたゲートＧ
は、網目状に全てつながっている（図３参照）。ゲート
Ｇは、層間膜６８に覆われている。
【００２７】層間膜６８の上には、Ｄ−ＭＯＳＦＥＴ４
０の中央部を覆うように、アルミニウムにより構成され
たソース配線５０が配置されており（図２参照）、各ソ
ースコンタクト５２を介して、各ソース領域Ｓと接続さ
れている。ソース配線５０の一部に、ソースパッド６４
が設けられている（図２参照）。
０の中央部を覆うように、アルミニウムにより構成され
たソース配線５０が配置されており（図２参照）、各ソ
ースコンタクト５２を介して、各ソース領域Ｓと接続さ
れている。ソース配線５０の一部に、ソースパッド６４
が設けられている（図２参照）。
【００２８】ゲートＧと、アルミニウムで構成されたゲ
ート配線５８（図２参照）とは、サージ電圧等からＤ−
ＭＯＳＦＥＴ４０を保護するための保護用の抵抗６０
（図３参照）を介して電気的に接続されている。なお、
ゲート配線５８は、ゲートパッド６２に接続されている
（図２参照）。また、基体４４の下には、ドレイン電極
６６が接続されている。
ート配線５８（図２参照）とは、サージ電圧等からＤ−
ＭＯＳＦＥＴ４０を保護するための保護用の抵抗６０
（図３参照）を介して電気的に接続されている。なお、
ゲート配線５８は、ゲートパッド６２に接続されている
（図２参照）。また、基体４４の下には、ドレイン電極
６６が接続されている。
【００２９】ゲートＧの電圧を変化させることによりチ
ャネル形成領域ＣＨに形成されるチャネルの状態を変化
させることで、ソース配線５０とドレイン電極６６との
間に流れるドレイン電流を制御することができる。
ャネル形成領域ＣＨに形成されるチャネルの状態を変化
させることで、ソース配線５０とドレイン電極６６との
間に流れるドレイン電流を制御することができる。
【００３０】さて、基体４４とエピタキシャル成長層４
６との境界面２０は、図１に示すように、凹凸状に形成
されている。Ｐボディ４８の下部に位置する境界面を基
準境界部２２といい、Ｐボディ４８でない部分の下部に
位置する境界面を突状境界部２４という。
６との境界面２０は、図１に示すように、凹凸状に形成
されている。Ｐボディ４８の下部に位置する境界面を基
準境界部２２といい、Ｐボディ４８でない部分の下部に
位置する境界面を突状境界部２４という。
【００３１】境界面２０は、Ｐボディ４８からエピタキ
シャル成長層４６内に延びる空乏層の周縁２６に沿うよ
う、空乏層の外側に形成されている。したがって、空乏
層によって確保されるＰボディ４８と基体４４との間の
耐圧を損うことなく、Ｐボディ４８と基体４４との間に
形成される電流経路の平均距離を短縮することができ
る。このため、Ｄ−ＭＯＳＦＥＴ４０のソース・ドレイ
ン間の耐圧を確保しつつ、ＯＮ抵抗を小さくすることが
できる。
シャル成長層４６内に延びる空乏層の周縁２６に沿うよ
う、空乏層の外側に形成されている。したがって、空乏
層によって確保されるＰボディ４８と基体４４との間の
耐圧を損うことなく、Ｐボディ４８と基体４４との間に
形成される電流経路の平均距離を短縮することができ
る。このため、Ｄ−ＭＯＳＦＥＴ４０のソース・ドレイ
ン間の耐圧を確保しつつ、ＯＮ抵抗を小さくすることが
できる。
【００３２】つぎに、Ｄ−ＭＯＳＦＥＴ４０の製造方法
を、図４から図８および図１に基づいて説明する。ま
ず、図４Ａに示すように、不純物濃度の高いＮ導電型の
基体４４を用意し、レジスト３０を塗布した後、パタニ
ングする。
を、図４から図８および図１に基づいて説明する。ま
ず、図４Ａに示すように、不純物濃度の高いＮ導電型の
基体４４を用意し、レジスト３０を塗布した後、パタニ
ングする。
【００３３】つぎに、図４Ｂに示すように、パタニング
されたレジスト３０をマスクとしてエッチングを行なう
ことにより、基体４４の上面の一部を除去する。エッチ
ングにより凹んだ部分が基準境界部２２になる。除去さ
れずに残った部分が突状境界部２４になる。なお、エッ
チングの方法は特に限定されるものではなく、たとえ
ば、ドライエッチングでもウエットエッチングでもよ
い。
されたレジスト３０をマスクとしてエッチングを行なう
ことにより、基体４４の上面の一部を除去する。エッチ
ングにより凹んだ部分が基準境界部２２になる。除去さ
れずに残った部分が突状境界部２４になる。なお、エッ
チングの方法は特に限定されるものではなく、たとえ
ば、ドライエッチングでもウエットエッチングでもよ
い。
【００３４】つぎに、図５Ａに示すように、凹凸状の境
界面２０が形成された基体４４の上に、低濃度のＮ型の
エピタキシャル成長層４６を形成する。このとき、エピ
タキシャル成長層４６の上面４６ａが、境界面２０の影
響で凹凸状になるようであれば、上面４６ａを研磨して
平坦にしておくとよい。
界面２０が形成された基体４４の上に、低濃度のＮ型の
エピタキシャル成長層４６を形成する。このとき、エピ
タキシャル成長層４６の上面４６ａが、境界面２０の影
響で凹凸状になるようであれば、上面４６ａを研磨して
平坦にしておくとよい。
【００３５】この後の工程は、一般的なＤ−ＭＯＳＦＥ
Ｔの製造方法と、同様である。図５Ｂに示すように、エ
ピタキシャル成長層４６の上に熱酸化によりシリコン酸
化膜７２を形成する。
Ｔの製造方法と、同様である。図５Ｂに示すように、エ
ピタキシャル成長層４６の上に熱酸化によりシリコン酸
化膜７２を形成する。
【００３６】つぎに、図６Ａに示すように、シリコン酸
化膜７２の一部を除去したのち、Ｐ型不純物であるボロ
ンを導入し、これを熱拡散させることにより、エピタキ
シャル成長層４６内に、不純物濃度の高いＰ導電型のＰ
ボディ４８の中央部４８ａを形成する。
化膜７２の一部を除去したのち、Ｐ型不純物であるボロ
ンを導入し、これを熱拡散させることにより、エピタキ
シャル成長層４６内に、不純物濃度の高いＰ導電型のＰ
ボディ４８の中央部４８ａを形成する。
【００３７】つぎに、図６Ｂに示すように、シリコン酸
化膜７２を除去し、除去したあとに、熱酸化により、薄
いゲート酸化膜５６を形成する。
化膜７２を除去し、除去したあとに、熱酸化により、薄
いゲート酸化膜５６を形成する。
【００３８】つぎに、図７Ａに示すように、ゲートＧを
形成する。ゲートＧは、ポリシリコンをゲート酸化膜５
６の上に堆積させたのち、所望の形状にパタニングする
ことにより行なう。パタニングは、Ｐボディ４８の中央
部４８ａ近傍上のポリシリコンを取り除くように行な
う。
形成する。ゲートＧは、ポリシリコンをゲート酸化膜５
６の上に堆積させたのち、所望の形状にパタニングする
ことにより行なう。パタニングは、Ｐボディ４８の中央
部４８ａ近傍上のポリシリコンを取り除くように行な
う。
【００３９】つぎに、図７Ｂに示すように、エピタキシ
ャル成長層４６内に、Ｐボディ４８の周辺部４８ｂを形
成する。Ｐボディ４８の周辺部４８ｂは、ゲートＧをマ
スクとして、ゲート酸化膜５６越しに低濃度のボロンを
導入し、これを熱拡散させ、Ｐボディ４８の中央部４８
ａを取巻くように、比較的不純物濃度の低いＰ導電型の
拡散層を形成することにより行なう。
ャル成長層４６内に、Ｐボディ４８の周辺部４８ｂを形
成する。Ｐボディ４８の周辺部４８ｂは、ゲートＧをマ
スクとして、ゲート酸化膜５６越しに低濃度のボロンを
導入し、これを熱拡散させ、Ｐボディ４８の中央部４８
ａを取巻くように、比較的不純物濃度の低いＰ導電型の
拡散層を形成することにより行なう。
【００４０】つぎに、図８に示すように、Ｐボディ４８
内に、ドーナツ状に（図３参照）ソース領域Ｓを形成す
る。ソース領域Ｓは、Ｐボディ４８の上部に所望形状の
レジスト（図示せず）を形成し、レジストをマスクとし
てＮ導電型の不純物であるＰ（リン）などを、ゲート酸
化膜５６越しに導入し、その後、熱拡散を行なうことに
より形成する。
内に、ドーナツ状に（図３参照）ソース領域Ｓを形成す
る。ソース領域Ｓは、Ｐボディ４８の上部に所望形状の
レジスト（図示せず）を形成し、レジストをマスクとし
てＮ導電型の不純物であるＰ（リン）などを、ゲート酸
化膜５６越しに導入し、その後、熱拡散を行なうことに
より形成する。
【００４１】つぎに、図１に示すように、層間膜６８を
形成し、層間膜６８に、ソースコンタクト５２用のコン
タクトホールを設けた後、ソース配線５０を形成する。
層間膜６８は、ＣＶＤ法により、ＰＳＧなどをゲートＧ
の上に堆積させることにより行なう。コンタクトホール
は、Ｐボディ４８の中央部４８ａの上面およびソース領
域Ｓに到達するようにしておく。
形成し、層間膜６８に、ソースコンタクト５２用のコン
タクトホールを設けた後、ソース配線５０を形成する。
層間膜６８は、ＣＶＤ法により、ＰＳＧなどをゲートＧ
の上に堆積させることにより行なう。コンタクトホール
は、Ｐボディ４８の中央部４８ａの上面およびソース領
域Ｓに到達するようにしておく。
【００４２】また、ソース配線５０は、層間膜６８の上
に、アルミニウム被膜をスパッタリングにより形成し、
これをパタニングすることにより行なう。
に、アルミニウム被膜をスパッタリングにより形成し、
これをパタニングすることにより行なう。
【００４３】最後に、基体４４の下面４４ａを研磨し、
下面４４ａに接するようにドレイン電極６６を形成す
る。ドレイン電極６６は、金やチタン等を用いて形成す
る。このようにして、Ｄ−ＭＯＳＦＥＴ４０が製造され
る。
下面４４ａに接するようにドレイン電極６６を形成す
る。ドレイン電極６６は、金やチタン等を用いて形成す
る。このようにして、Ｄ−ＭＯＳＦＥＴ４０が製造され
る。
【００４４】上述のように、エピタキシャル成長層４６
を形成した後の製造工程、つまり、Ｐボディ４８、ゲー
ト酸化膜５６、ゲートＧ、ソース領域Ｓなどを造り込む
工程は、一般的なＤ−ＭＯＳＦＥＴと同様である。この
ため、一般的なＤ−ＭＯＳＦＥＴと同様に、動作特性に
悪影響をおよぼす不純物がＰボディ４８のチャネル形成
領域ＣＨやゲート酸化膜５６に入り込むおそれはあまり
ない。このため、しきい値電圧などの動作特性を長期間
に渡って安定に維持することができる。
を形成した後の製造工程、つまり、Ｐボディ４８、ゲー
ト酸化膜５６、ゲートＧ、ソース領域Ｓなどを造り込む
工程は、一般的なＤ−ＭＯＳＦＥＴと同様である。この
ため、一般的なＤ−ＭＯＳＦＥＴと同様に、動作特性に
悪影響をおよぼす不純物がＰボディ４８のチャネル形成
領域ＣＨやゲート酸化膜５６に入り込むおそれはあまり
ない。このため、しきい値電圧などの動作特性を長期間
に渡って安定に維持することができる。
【００４５】なお、上述の実施形態においては、図１に
示すように、突状境界部の形状を矩形状の突状境界部２
４としたが、突状境界部の形状はこれに限るものではな
い。たとえば、図９に示すＤ−ＭＯＳＦＥＴ７０のよう
に、突状境界部の形状を山状の突状境界部２３とするこ
ともできる。
示すように、突状境界部の形状を矩形状の突状境界部２
４としたが、突状境界部の形状はこれに限るものではな
い。たとえば、図９に示すＤ−ＭＯＳＦＥＴ７０のよう
に、突状境界部の形状を山状の突状境界部２３とするこ
ともできる。
【００４６】また、上述の実施形態においては、高導電
層の上面近傍をエッチングにより、部分的に除去するよ
う構成したが、高導電層の上面近傍をエッチング以外の
方法、たとえば、機械的な方法で部分的に除去するよう
にしてもよい。
層の上面近傍をエッチングにより、部分的に除去するよ
う構成したが、高導電層の上面近傍をエッチング以外の
方法、たとえば、機械的な方法で部分的に除去するよう
にしてもよい。
【００４７】さらに、高導電層の上面を部分的に除去す
ることなく、凹凸状の境界面を形成することもできる。
たとえば、平坦な上面を有する高導電層の上に、高導電
材料により構成した突状境界部を形成してもよい。ある
いは、最初から上面が凹凸形状になっているような高導
電層を形成するようにしてもよい。
ることなく、凹凸状の境界面を形成することもできる。
たとえば、平坦な上面を有する高導電層の上に、高導電
材料により構成した突状境界部を形成してもよい。ある
いは、最初から上面が凹凸形状になっているような高導
電層を形成するようにしてもよい。
【００４８】また、上述の実施形態においては、第２導
電型の半導体領域を複数備えた半導体装置を例に説明し
たが、この発明は、第２導電型の半導体領域を一つだけ
備えた半導体装置にも適用することができる。
電型の半導体領域を複数備えた半導体装置を例に説明し
たが、この発明は、第２導電型の半導体領域を一つだけ
備えた半導体装置にも適用することができる。
【００４９】また、上述の実施形態においては、高導電
領域が基体（基板）である場合を例に説明したが、高導
電領域は基体に限定されるものではない。高導電領域
は、たとえば、埋め込み層であってもよい。また、高導
電領域は半導体に限定されるものではなく、たとえば、
金属であってもよい。
領域が基体（基板）である場合を例に説明したが、高導
電領域は基体に限定されるものではない。高導電領域
は、たとえば、埋め込み層であってもよい。また、高導
電領域は半導体に限定されるものではなく、たとえば、
金属であってもよい。
【００５０】なお、上述の実施形態においては、パワー
ＭＯＳＦＥＴの一種である縦型のＤ−ＭＯＳＦＥＴを例
に、この発明を説明したが、この発明は、たとえば、横
型のＤ−ＭＯＳＦＥＴにも適用することができる。さら
に、Ｄ−ＭＯＳＦＥＴ以外のＭＯＳＦＥＴや、ＭＯＳＦ
ＥＴ以外の半導体装置、ＩＧＢＴ（Insulated Gate Bip
olar Transistor）や、ダイオードなどにも適用するこ
とができる。つまり、これらの半導体装置について、耐
圧を確保しつつ大電流を流すことができる。
ＭＯＳＦＥＴの一種である縦型のＤ−ＭＯＳＦＥＴを例
に、この発明を説明したが、この発明は、たとえば、横
型のＤ−ＭＯＳＦＥＴにも適用することができる。さら
に、Ｄ−ＭＯＳＦＥＴ以外のＭＯＳＦＥＴや、ＭＯＳＦ
ＥＴ以外の半導体装置、ＩＧＢＴ（Insulated Gate Bip
olar Transistor）や、ダイオードなどにも適用するこ
とができる。つまり、これらの半導体装置について、耐
圧を確保しつつ大電流を流すことができる。
【図１】この発明の一実施形態による半導体装置である
縦型のＤ−ＭＯＳＦＥＴ４０の主要部の断面構成を示す
図面である。
縦型のＤ−ＭＯＳＦＥＴ４０の主要部の断面構成を示す
図面である。
【図２】Ｄ−ＭＯＳＦＥＴ４０の平面構成を示す図面で
ある。
ある。
【図３】Ｄ−ＭＯＳＦＥＴ４０の主要部の断面斜視図で
ある。
ある。
【図４】図４Ａおよび図４Ｂは、Ｄ−ＭＯＳＦＥＴ４０
の製造工程の一部を示す図面である。
の製造工程の一部を示す図面である。
【図５】図５Ａおよび図５Ｂは、Ｄ−ＭＯＳＦＥＴ４０
の製造工程の一部を示す図面である。
の製造工程の一部を示す図面である。
【図６】図６Ａおよび図６Ｂは、Ｄ−ＭＯＳＦＥＴ４０
の製造工程の一部を示す図面である。
の製造工程の一部を示す図面である。
【図７】図７Ａおよび図７Ｂは、Ｄ−ＭＯＳＦＥＴ４０
の製造工程の一部を示す図面である。
の製造工程の一部を示す図面である。
【図８】図８は、Ｄ−ＭＯＳＦＥＴ４０の製造工程の一
部を示す図面である。
部を示す図面である。
【図９】この発明の他の実施形態による半導体装置であ
る縦型のＤ−ＭＯＳＦＥＴ７０の主要部の断面構成を示
す図面である。
る縦型のＤ−ＭＯＳＦＥＴ７０の主要部の断面構成を示
す図面である。
【図１０】従来の縦型のＤ−ＭＯＳＦＥＴ２の主要部の
断面構成を示す図面である。
断面構成を示す図面である。
２０・・・・・・境界面 ２６・・・・・・空乏層の周縁 ４０・・・・・・Ｄ−ＭＯＳＦＥＴ ４４・・・・・・基体 ４６・・・・・・エピタキシャル成長層 ４８・・・・・・Ｐボディ ５０・・・・・・ソース配線 ６６・・・・・・ドレイン電極 ＣＨ・・・・・・チャネル形成領域 Ｇ・・・・・・・ゲート
Claims (6)
- 【請求項１】基板に設けられた高導電領域と、 高導電領域の上部に設けられた第１導電型の低導電領域
と、 低導電領域の上部に、部分的に設けられた第２導電型の
半導体領域と、 を備え、第２導電型の半導体領域と高導電領域との間
に、低導電領域を介して電流を流す半導体装置におい
て、 前記高導電領域と低導電領域との境界面を、前記第２導
電型の半導体領域から低導電領域内に延びる空乏層の周
縁に実質的に対応させて形成したこと、 を特徴とする半導体装置。 - 【請求項２】請求項１の半導体装置において、 前記第２導電型の半導体領域は、前記低導電領域の上部
に、所定間隔をおいて複数設けられていること、 を特徴とするもの。 - 【請求項３】請求項２の半導体装置において、 前記第２導電型の半導体領域の上部に、部分的に設けら
れた第１導電型の半導体領域と、 前記第２導電型の半導体領域の一部分であって、前記第
１導電型の半導体領域と低導電領域との間に設けられた
チャネル形成領域と、 チャネル形成領域の上部に、ゲート絶縁膜を介して設け
られたゲートと、 を備えるとともに、 前記高導電領域は、高濃度の第１導電型の半導体で構成
されたこと、 を特徴とするもの。 - 【請求項４】請求項１ないし請求項３のいずれかの半導
体装置において、 前記境界面は、前記第２導電型の半導体領域の実質的に
下部にある基準境界部と、前記第２導電型半導体領域で
ない部分の実質的に下部にある突状境界部とを備えたこ
と、 を特徴とするもの。 - 【請求項５】請求項１ないし請求項４のいずれかの半導
体装置を製造する製造方法であって、 高導電材料により構成され上面が実質的に平面である高
導電層を設けた基板を用意し、 高導電層の上面近傍を部分的に除去することにより、上
面が凹凸形状である高導電領域を形成し、 高導電領域の上部に積み重ねるように、低導電材料によ
り構成された低導電領域を形成すること、 を特徴とする、半導体装置の製造方法。 - 【請求項６】請求項５の半導体装置の製造方法におい
て、 前記低導電領域を形成した後、低導電領域の上部に、第
２導電型の半導体領域を所定間隔をおいて複数設け、 第２導電型の半導体領域の上部に、第１導電型の半導体
領域を部分的に設け、 第２導電型の半導体領域の一部分であって、第１導電型
の半導体領域と低導電領域との間に設けられたチャネル
形成領域の上部に、ゲート絶縁膜を介してゲートを設け
ること、 を特徴とするもの。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162803A JPH1117164A (ja) | 1997-06-19 | 1997-06-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162803A JPH1117164A (ja) | 1997-06-19 | 1997-06-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117164A true JPH1117164A (ja) | 1999-01-22 |
Family
ID=15761523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9162803A Pending JPH1117164A (ja) | 1997-06-19 | 1997-06-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1119052A2 (de) * | 2000-01-19 | 2001-07-25 | Infineon Technologies AG | Vertikale DMOS-Transistoranordnung mit niedrigem Einschaltwiderstand |
-
1997
- 1997-06-19 JP JP9162803A patent/JPH1117164A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1119052A2 (de) * | 2000-01-19 | 2001-07-25 | Infineon Technologies AG | Vertikale DMOS-Transistoranordnung mit niedrigem Einschaltwiderstand |
| EP1119052A3 (de) * | 2000-01-19 | 2002-05-15 | Infineon Technologies AG | Vertikale DMOS-Transistoranordnung mit niedrigem Einschaltwiderstand |
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