JP2002141505A

JP2002141505A - 電界効果トランジスタ

Info

Publication number: JP2002141505A
Application number: JP2000331937A
Authority: JP
Inventors: Shinji Kuri; 伸治九里; Toshiyuki Takemori; 俊之竹森; Kosuke Oshima; 大島　　宏介
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2000-10-31
Filing date: 2000-10-31
Publication date: 2002-05-17

Abstract

(57)【要約】【課題】電界効果トランジスタの導通抵抗を低減する技
術を提供する。【解決手段】本発明の電界効果トランジスタ１は、高抵
抗層１２に形成された溝と、高抵抗層１２の表面及び溝
の底面にそれぞれ配置された上側セル５１、下側セル５
２とを有しており、上側セル５１の周囲は溝で取り囲ま
れ、そのチャネル領域は溝の側面に形成されるように構
成されている。このため、上側セル５１の周囲は全てチ
ャネル領域になり、さらに上側セル５１においては、上
側ベース領域２９の表面上にチャネル領域分の面積を確
保する必要がないので、下側セル５２や、従来のセルに
比して多数のセルを配置することができる。従って、上
側セル５１における単位面積あたりのゲート幅は、従来
に比して長くなり、導通抵抗が低くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果トランジス
タに関し、特に、高耐圧低抵抗の電界効果トランジスタ
に関する。

【０００２】

【従来の技術】従来より、電流を基板の厚み方向に流す
電界効果トランジスタが電力制御素子として用いられて
いる。図３４を参照し、符号１０５は、従来型の電界効
果トランジスタの一例であり、シリコン単結晶基板１１
１を有している。単結晶基板１１１の表面に、エピタキ
シャル成長によって形成されたドレイン層１１２が配置
されている。

【０００３】シリコン単結晶基板１１１内には、ｎ型の
不純物が高濃度にドープされており、その裏面には、ド
レイン電極膜１４８が形成されている。また、ドレイン
層１１２内には、ｎ型の不純物が低濃度にドープされて
おり、その表面近傍には、ｐ型のベース領域１５４が形
成されている。ベース領域１５４内には、更に、その表
面からｎ型の不純物が拡散され、ソース領域１６１が形
成されている。

【０００４】符号１１０は、ソース領域１６１の縁部分
とベース領域１５４の縁部分との間に位置するチャネル
領域である。このチャネル領域１１０の上部には、ゲー
ト絶縁膜１２６とゲート電極膜１２７とがこの順序で配
置されている。ゲート電極膜１２７の表面及び側面に
は、層間絶縁膜１４１が形成されており、その表面に
は、ソース電極膜１４４が配置されている。

【０００５】上記のようなベース領域１５４は、ドレイ
ン領域１１２表面近傍に島状に配置されており、１個の
ベース領域１５４と、そのベース領域１５４内に配置さ
れたソース領域１６１及びチャネル領域１１０とで、１
個のセル１０１が形成されている。図３５は、ドレイン
領域１１２の表面を示す平面図であり、矩形形状のセル
１０１が複数個行列状に配置されている。

【０００６】この電界効果トランジスタ１０５を使用す
る場合、ソース電極膜１４４を接地電位に置き、ドレイ
ン電極膜１４８に正電圧を印加し、ゲート電極膜１２７
にスレッショルド電圧以上のゲート電圧(正電圧)を印加
すると、ｐ型のチャネル領域１１０表面にｎ型の反転層
が形成され、ソース領域１６１と導電領域１１１とがそ
の反転層によって接続され、電界効果トランジスタ１０
５は導通する。その状態からゲート電極膜１２７にスレ
ッショルド電圧以下の電圧(例えば接地電位)を印加する
と、反転層は消滅し、電界効果トランジスタ１０５は遮
断する。

【０００７】かかる電界効果トランジスタ１０５につい
て、上記のようなセル１０１を多数配置した場合に、セ
ル１０１の占有面積を小さくするため、セル１０１間の
間隔を小さくすることが考えられる。

【０００８】図３６に、セル１０１間の間隔が小さい電
界効果トランジスタ１０５の、導通状態における内部の
状態を示す。上述の構成の電界効果トランジスタ１０５
では、各セル１０１は、ドレイン領域１１２の表面に全
て配置され、同一平面上に配置されている。このため、
各セル１０１の間隔が狭いと、導通状態時に各セル１０
１から広がる空乏層は図３５の符号１９８に示すように
互いに繋がる。導通状態ではキャリアは図３５の符号１
６７に示すように、ソース領域１６１からドレイン領域
へ流れ、その後シリコン基板１１１に達するが、このと
き空乏層１９８が互いに繋がっているため、キャリア１
６７はこの空乏層１９８を通らなければシリコン基板１
１１へと達することができない。このため、導通抵抗が
大きくなってしまうという問題が生じていた。

【０００９】

【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、高耐圧低抵抗の電界効果トランジスタを提供す
ることにある。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、第１導電型の高抵抗層表面
に配置された第２導電型のベース領域と、前記ベース領
域中に配置された第１導電型のソース領域とを備えた複
数のセルを有する電界効果トランジスタであって、前記
高抵抗層には段差が形成され、前記セルの一部は前記段
差の上側表面に配置され、残りのセルは段差の下側表面
に配置され、前記段差の上側表面に配置された上側セル
の数は、前記段差の下側表面に配置された下側セルの数
に比して多くなるように構成されている。請求項２記載
の発明は、請求項１記載の電界効果トランジスタであっ
て、前記上側セルのベース領域は、その外縁部分が前記
段差の側面にまで達するように配置され、前記上側セル
のソース領域は、その外縁部分が前記段差の側面に達
し、かつ底部表面が前記上側セルのベース領域の底部表
面まで達しない深さになるように、前記上側セルのベー
ス領域の表面に配置され、少なくとも前記段差の側面に
面する上側のベース領域上に、ゲート絶縁膜が配置さ
れ、該ゲート絶縁膜上にゲート電極膜が配置され、前記
段差の側面に面する前記上側セルのベース領域が、前記
上側セルにおけるチャネル領域となるように構成されて
いる。請求項３記載の発明は、請求項１又は請求項２の
いずれか１項記載の電界効果トランジスタであって、前
記上側セルは前記高抵抗層表面に点在して配置され、前
記段差は、点在する前記上側セルのそれぞれの周囲を取
り囲むように配置され、前記ゲート絶縁膜及び前記ゲー
ト電極膜は、前記上側セルの周囲を取り囲むように配置
されたことを特徴とする。請求項４記載の発明は、請求
項１乃至請求項３のいずれか１項記載の電界効果トラン
ジスタであって、前記下側セルのベース領域は、その平
面形状が円形であることを特徴とする。請求項５記載の
発明は、請求項１乃至請求項４のいずれか１項記載の電
界効果トランジスタであって、前記上側セル又は下側セ
ルのソース領域に代えて、第１導電型の不純物拡散領域
が前記上側セル又は下側セルのベース領域の表面に形成
されている。請求項６記載の発明は、請求項１乃至請求
項５のいずれか１項記載の電界効果トランジスタであっ
て、前記高抵抗層の裏面に、第２導電型の半導体層が設
けられたことを特徴とする。

【００１１】本発明の電界効果トランジスタによれば、
高抵抗層に形成された段差にゲート絶縁膜及びゲート電
極を配置すると、上側セルにおいては、段差側面のゲー
ト絶縁膜及びゲート電極に面した部分のベース領域がチ
ャネル領域となるので、ベース領域の表面上にチャネル
領域分の面積を確保する必要がない。

【００１２】このため、ベース領域表面の外周部分にチ
ャネル領域が形成されるため、互いに隣接するセルの間
隔を、チャネル領域分だけ大きくする必要があるセル構
造に比して、互いに隣接するセルの間隔を狭めることが
でき、従来に比して多数のセルを高抵抗層表面に配置す
ることができる。

【００１３】その結果、本発明の上側セルは、従来に比
して多数配置することができ、下側セルよりもその数が
多くなっており、かつ段差側面に面するベース領域は全
てチャネル領域となるので、高抵抗層表面に点在して配
置された上側セルの全周囲に段差を形成し、上側セルの
全周囲にゲート絶縁膜及びゲート電極膜を配置すること
により、上側セルの周囲は全てチャネル領域になるの
で、単位面積あたりのゲート幅を従来に比して長くする
ことができる。従って、従来に比して電界効果トランジ
スタの導通抵抗が低くなる。

【００１４】なお、上述した構成の電界効果トランジス
タにおいては、下側セルの平面形状を矩形にすることも
考えられるが、この場合には、矩形の下側セルの角部に
電界が集中するため、耐圧が低くなってしまうという問
題がある。

【００１５】そこで、本発明の電界効果トランジスタで
は、少なくとも下側セルの平面形状を円形にしている。
このように構成することにより、下側セルの角部に電界
が集中して耐圧が低下することはない。

【００１６】また、本発明の電界効果トランジスタにお
いて、高抵抗層の裏面に第２導電型の半導体層が設けら
れてなるＩＧＢＴ(Insulated gate bipolar transisto
r)の構造としてもよい。

【００１７】さらに、上記ＩＧＢＴ構造において、第１
導電型の不純物拡散領域が上側セル又は下側セルのベー
ス領域の表面に形成され、これらの間にｐｎ接合を形成
するサイリスタセルを有し、かつ該サイリスタセルはソ
ース電極と接続されていないＥＳＴ(Emitter switched
thyristor)構造としてもよい。

【００１８】

【発明の実施の形態】以下で図面を参照し、本発明の電
界効果トランジスタを説明する。図１(ｂ)は本発明の電
界効果トランジスタの平面図であり、図１(ａ)は、図１
(ｂ)のＡ−Ａ線断面図に対応している。図１(ａ)、(ｂ)
の符号１は本発明の一例の電界効果トランジスタを示し
ている。

【００１９】この電界効果トランジスタ１は、ｎ⁺型の
シリコン基板１１を有している。シリコン基板１１表面
には、エピタキシャル成長により、ｎ型不純物からなる
高抵抗層１２が形成されている。

【００２０】高抵抗層１２の表面には、円形の孔が千鳥
格子状に配置されている。各円形孔からは、６本の直線
状の溝が放射状に突出している。これらの溝は、互いに
隣り合う二本の溝の延伸方向がなす角が６０°になるよ
うに配置されている。近接する三個の円形孔から突出し
た直線状の溝は、一点で交わり、三本の直線状の溝で一
つのＹ字状の溝が形成されることになる。その結果、近
接した三個の円形孔は、Ｙ字状の溝で接続されることに
なる。円形孔は、その深さが直線状の溝と等しく、３．
５μｍである。また、円形孔の直径は８μｍであり、溝
の幅は１．０μｍとなっている。

【００２１】高抵抗層１２の表面は、４個の直線状の溝
と、２個の円形孔とで囲まれ、平面形状が略六角形の複
数の領域に仕切られるが、複数に仕切られた領域の高抵
抗層１２の表面と、円形孔の底面とには、それぞれ上側
セル５１、下側セル５２が配置されている。

【００２２】上側セル５１は、高抵抗層１２の表面にｐ
型不純物が拡散されてなる上側ベース領域２９を有して
いる。上側ベース領域２９は、その外縁部分が、円形孔
及び直線状の溝の内部側面まで達している。上側ベース
領域２９表面の中央領域には、高濃度のｐ⁺型不純物が
拡散されてなり、その平面形状が略六角形の上側ソース
コンタクト領域３８が配置されている。上側ベース領域
２９表面の外縁部には、ｎ型不純物が拡散されて成る上
側ソース領域４３が配置されている。この上側ソース領
域４３は上側ソースコンタクト領域３８と接触して配置
されている。また上側ベース領域２９のうち、円形孔及
び直線状の溝と面する部分は、上側チャネル領域９９と
なっている。

【００２３】他方、下側セル５２は、円形孔の底部に位
置する高抵抗層１２の表面に配置され、ｐ型不純物が拡
散されてなる下側ベース領域２８を有している。下側ベ
ース領域２８は、平面形状が円形に形成され、その外縁
部が円形孔の内部底面に位置しており、円形孔の内部底
面の外周より内側に納まるように配置されている。ここ
では、下側ベース領域２８の外縁が溝の外周より０．５
μｍだけ内側に位置している。下側ベース領域２８表面
の中央領域には、高濃度のｐ⁺型不純物が拡散されてな
り、平面形状が円形の下側ソースコンタクト領域３９が
配置されている。

【００２４】下側ソースコンタクト領域３９の外縁部に
は、ｎ型不純物が拡散されて成る下側ソース領域４４が
配置されており、その外縁部は、下側ベース領域２８の
外縁部の内側に位置している。下側ベース領域２８の表
面においては、下側ベース領域２８の外縁部と、下側ソ
ース領域４４の外縁部との間の領域は、下側チャネル領
域９８となっている。上側ベース領域２９表面の不純物
濃度は、下側ベース領域２８表面の不純物濃度に比して
低くなるように調整され、その結果、上側チャネル領域
９９、下側チャネル領域９８の不純物濃度は互いにほぼ
等しくなっている。

【００２５】円形孔及び直線状の溝の内部側面から、そ
れぞれの内部底面に位置する下側ソース領域４４の一部
までは、シリコン酸化膜からなるゲート絶縁膜が配置さ
れている。図中では、円形孔の内部底面に位置するゲー
ト絶縁膜を上側ゲート絶縁膜と称して符号３１₁に示
し、円形孔及び直線状の溝の内部側面に位置するゲート
絶縁膜を下側ゲート絶縁膜と称して符号３１₂に示す。
この下側ゲート絶縁膜３１₂の上部から上側ソース領域
４３には、下地酸化膜３３が配置されている。

【００２６】上側ゲート絶縁膜３１₁、下側ゲート絶縁
膜３１₂及び下地酸化膜３３の表面には、ポリシリコン
からなるゲート電極膜２２が配置されている。このゲー
ト電極膜２２は、その平面図を図１(ｂ)に示すように、
円形孔と、直線状の溝の全てにわたって網目状に配置さ
れている。このゲート電極膜２２は、上側ゲート絶縁膜
３１₁、下側ゲート絶縁膜３１₂及び下地酸化膜３３によ
り、上側ソース領域４３及び下側ソース領域４４は、上
側ベース領域２９及び下側ベース領域２８と絶縁されて
いる。

【００２７】このゲート電極膜２２上には、ゲート電極
膜２２を被覆するように層間絶縁膜４５が配置されてい
る。ソース領域４３、４４と、ソースコンタクト領域３
８、３９と、層間絶縁膜４５の表面には、Ａｌからなる
ソース電極膜４６が配置されている。このソース電極膜
４６は、ソース領域４３、４４及びソースコンタクト領
域３８、３９と接触し、電気的に接続されるとともに、
層間絶縁膜４５により、ゲート電極膜２２と絶縁された
状態にある。

【００２８】シリコン基板１１の裏面全面には、シリコ
ン基板１１とオーミック接合をとる金属膜からなるドレ
イン電極膜４７が配置されている。このドレイン電極膜
４７は、シリコン基板１１を介して高抵抗層１２と電気
的に接続されている。

【００２９】上述した構成の電界効果トランジスタ１の
製造工程を以下で図３乃至図２７を参照しながら説明す
る。図３乃至図２３は、上側セル５１及び下側セル５２
が形成された領域(以下でセル領域と称する。)の製造工
程を示す断面図であり、図２４乃至図２７は、製造工程
を説明する平面図である。

【００３０】まず、抵抗率が３×１０^-3Ω・cmであるｎ⁺
型シリコン基板１１の表面上に、厚み４〜５μｍで抵抗
率が０．３Ω・cmのｎ^-型シリコン単結晶をエピタキシャ
ル成長させ、高抵抗層１２を形成する(図３)。

【００３１】次に、熱酸化処理をし、フィールド酸化膜
を全面に形成した後に、セル領域のフィールド酸化膜を
全部除去し、図示しない基板の周縁部分にのみ残存させ
た後に、熱酸化法により下地酸化膜１７を成膜する。そ
の後、全面にＣＶＤ法によりＰＳＧ膜１８を形成する。
その状態を図４に示す。

【００３２】次に、全面にレジスト膜７１を成膜し、パ
ターニングしてセル領域の複数の領域に所定間隔で開口
を形成した後、そのレジスト膜７１をマスクにして下地
酸化膜１７及びＰＳＧ膜１８をエッチングし、下地酸化
膜１７及びＰＳＧ膜１８に開口部８２を形成する。その
状態を図５に示す。なお、開口部８２はセル領域に多数
形成されているが、図５には、１個の開口部８２のみ示
している。

【００３３】次いで、レジスト膜７１を除去した後、Ｐ
ＳＧ膜１８及び下地酸化膜１７をマスクにして、開口部
８２から露出する高抵抗層１２をエッチングし、高抵抗
層１２に溝８３を形成する。この溝８３は、図２４にそ
の平面図を示すように、千鳥格子状に配置された複数の
円形孔と、各円形孔から放射状に伸びる直線状の溝とで
構成されている。図２４のＣ−Ｃ線断面図を図６に示
す。

【００３４】次に、図示しない基板の周縁部分のＰＳＧ
膜１８と、下地酸化膜１７とを除去した後に、熱酸化法
により、シリコン酸化膜１９を０．０５μｍの厚みに堆
積させる。このシリコン酸化膜１９は、溝８３の内部底
面及び側面を覆っていてゲート酸化膜として機能する。
その後、シリコン酸化膜１９の表面にＣＶＤ法でポリシ
リコン層２０を０．５μｍの厚みに堆積させる。その状
態を図７に示す。

【００３５】次に、ＣＶＤ法により、ポリシリコン層２
０の表面にＰＳＧ膜２１を１μｍの厚みに堆積させる。
その状態を図８に示す。次いで、ＰＳＧ膜２１を所定時
間エッチングする。すると、ＰＳＧ膜２１は、そのほと
んどが除去され、溝内部に形成されたポリシリコン層２
０の側面に位置するＰＳＧ膜２１が残存する。その状態
を図９に示す。

【００３６】次に、ポリシリコン層２０を所定時間エッ
チングすると、高抵抗層１２表面のポリシリコン層は除
去され、ポリシリコン層は円形孔及び直線状の溝の内部
底面の周辺部から内部側面の下方位置にかけて残存し、
溝の内部底面の中央には開口８４が形成される。残存し
たポリシリコン層をゲート電極膜と称し、符号２２に示
す。このゲート電極膜２２は、図２５にその平面図を示
すように、円形孔の外周部分と、直線状の溝の全てとに
わたって網目状に配置されている。図１０は図２５のＤ
−Ｄ線断面図に対応している。

【００３７】次いで、基板表面にｐ型不純物を照射す
る。すると、図１１に示すように、ｐ型不純物は開口８
４と、その直下のシリコン酸化膜１９を介して溝の底部
中央で露出する高抵抗層１２の表面に注入され、ｐ型注
入層２６が形成される。

【００３８】次に、シリコン酸化膜１９、ＰＳＧ膜１８
及びＰＳＧ膜２１を所定時間エッチングすると、ＰＳＧ
膜１８及びＰＳＧ膜２１は完全に除去されるとともに、
シリコン酸化膜１９も大部分が除去される。その結果、
ゲート電極膜２２と、その側方に位置する上側ボディ領
域２９との間のシリコン酸化膜が残存すると共に、ゲー
ト電極膜２２の下方に位置するシリコン酸化膜が残存
し、溝の中央領域には開口８５が形成され、高抵抗層１
２の表面が露出する。残存したシリコン酸化膜のうち、
ゲート電極膜２２の側方で残存したシリコン酸化膜を上
側ゲート絶縁膜と称して図１２の符号３１₁に示し、ゲ
ート電極膜２２の下方で残存したシリコン酸化膜を下側
ゲート絶縁膜と称して符号３１₂に示す。

【００３９】次いで、表面に所定量のｐ型不純物を照射
する。すると、そのｐ型不純物は高抵抗層１２の表面に
注入され、ｐ型注入層２５が形成される。このｐ型不純
物は溝の底部に形成されたｐ型注入層２６にも注入さ
れ、このｐ型注入層２６には、二度目のｐ型不純物注入
がなされるので、その不純物濃度は、高抵抗層１２表面
のｐ型注入層２５の表面濃度よりも高濃度になる(図１
３)。

【００４０】次に、熱処理をすると、ｐ型注入層２５、
２６でｐ型不純物が拡散し、高抵抗層１２の表面には上
側ベース領域２９が形成されるとともに、円形孔の底部
の高抵抗層１２表面には、表面形状が円形になる下側ベ
ース領域２８が形成される。このとき上側ベース領域２
９の外縁部分は溝の側面に達し、下側ベース領域２８の
外縁部分は、溝の外周よりも内側に位置している。この
状態における平面図を図２６に示す。また、図１４に、
図２６のＥ−Ｅ線断面図を示す。

【００４１】次いで、セル領域の上側ベース領域２９の
表面に熱酸化法で下地酸化膜３３を成膜する(図１５)。
その後、上側のベース領域２９及び下側のベース領域２
８の中央部分にそれぞれ開口８７、８６を有するレジス
ト膜７３を形成する。

【００４２】この状態でｐ型不純物をレジスト膜７３表
面に照射すると、ｐ型不純物は上述の開口８７、８６を
介して上側のベース領域２９及び下側のベース領域２８
の中央部分にそれぞれ注入され、それぞれの表面にｐ型
注入層３６、３５が形成される(図１６)。

【００４３】次に、レジスト膜７３を除去し、熱処理す
ると、ｐ型不純物が拡散し、セル領域ではｐ型注入層３
６、３５の形成領域に、それぞれｐ型高濃度不純物から
なる上側ソースコンタクト領域３８と、下側ソースコン
タクト領域３９とが形成される(図１７)。これらのソー
スコンタクト領域３８、３９は、その平面図を図２７に
示すように、平面形状が円形になっている。なお図１７
は、図２７のＦ−Ｆ線断面図に対応している。

【００４４】次いで、ソースコンタクト領域３８、３９
の中央領域を被覆するレジスト膜７４を形成し、このレ
ジスト膜７４をマスクにしてｎ型不純物を注入する。す
るとｎ型不純物は、図１８に示すように、上側ベース領
域２９の表面に注入されてｎ型注入層４１が形成される
とともに、下側ソースコンタクト領域３９の外縁部の表
面に注入されてｎ型注入層４２が形成される。

【００４５】次に、レジスト膜７４を除去し、加熱処理
をすると、ｎ型注入層４１、４２のｎ型不純物が拡散
し、ｎ型注入層４１、４２の形成領域に、第１、第２の
ソース領域４３、４４が形成される(図１９)。次いで、
全面にＣＶＤ法でＰＳＧからなる層間絶縁膜４５を１μ
ｍの厚みに成膜する(図２０)。

【００４６】次に、層間絶縁膜４５表面にレジスト膜７
５を形成する。このレジスト膜７５は、セル領域におい
ては上側ソース領域４３及び上側ソースコンタクト領域
３８の形成領域と、下側ソース領域４４及び下側ソース
コンタクト領域３９の形成された領域とにそれぞれ開口
を有している。

【００４７】このレジスト膜７５をマスクにして、層間
絶縁膜４５を所定時間エッチングすると、図２１に示す
ように、上側ゲート絶縁膜３１₁と下地酸化膜３３がエ
ッチングされて開口部８９、８６がそれぞれ形成され、
開口部８９、８６からそれぞれ上側ソース領域４３及び
上側ソースコンタクト領域３８と、下側ソース領域４４
及び下側ソースコンタクト領域３９とが露出する。

【００４８】次いで、蒸着法により、表面全面にＡｌか
らなる金属膜７７を成膜し(図２２)、その後金属膜７７
をパターニングして、ソース領域４３、４４と電気的に
接続するソース電極膜４６を形成するとともに、図示し
ないゲート電極金属膜を形成する。このゲート電極金属
膜はゲート電極膜２２と電気的に接続される膜である。
その後シリコン基板１１の裏面に、シリコン基板１１と
オーミック接合を形成する金属膜を蒸着し、シリコン基
板１１の裏面全面にドレイン電極膜４７を成膜する(図
２３)。以上説明した工程を経て、図１に示す電界効果
トランジスタ１が完成する。

【００４９】上述した電界効果トランジスタ１では、ソ
ース電極膜４６を接地電位に置き、ドレイン電極膜４７
に正電圧を印加した状態で、ゲート電極膜２２に閾値電
圧以下の正電圧が印加された状態では、電界効果トラン
ジスタ１は遮断状態にある。遮断状態における電界効果
トランジスタ１の状態を図２(ｂ)に示す。下側チャネル
領域９８と上側チャネル領域９９とは、上述したように
それぞれの不純物濃度がほぼ等しくなっており、その結
果、閾値電圧は上側セル５１、下側セル５２においてほ
ぼ等しくなっている。図２(ｂ)の符号６９は、遮断状態
における空乏層を示しており、この空乏層６９は、互い
に繋がっている。

【００５０】かかる遮断状態から、ゲート電極膜２２に
閾値電圧以上の正電圧を印加すると、上側セル５１にお
いては、ｐ型の上側チャネル領域９９と上側ゲート絶縁
膜３１₁との界面にｎ型の反転層が形成され、この反転
層でドレイン領域と上側ソース領域４３とが接続され、
導通状態になる。

【００５１】他方、下側セル５２においては、ｐ型の下
側チャネル領域９８と下側ゲート絶縁膜３１₂との界面
にｎ型の反転層が形成され、この反転層でドレイン領域
と下側ソース領域４４とが接続され、導通状態になる。
その状態を図２(ａ)に示す。

【００５２】この状態では、上側のベース領域２９及び
下側のベース領域２８の外側へそれぞれ空乏層が広が
る。各ベース領域２９、２８から広がる空乏層をそれぞ
れ図２の符号６５、６６に示す。

【００５３】本実施形態では、複数の溝を形成し、その
結果形成される凹凸にそれぞれプレーナ型の上側セル５
１、下側セル５２を形成しているので、全てのセルが同
一平面上に配置された従来と異なり、上側のベース領域
２９と下側のベース領域２８とは、溝によって形成され
る凹凸部分にそれぞれ形成され、同一平面上に配置され
ておらず、しかも下側ベース領域２８の外縁は、上述し
たように溝の外周よりも０．５μｍだけ内側に位置して
いるので、互いに隣接する上側ベース領域２９と下側ベ
ース領域２８との間隔は、ほぼ溝の深さ分だけ大きくな
り、各ベース領域２９、２８から広がる空乏層６５、６
６は互いに接触せず、空乏層６５、６６の間に間隙が生
じる。

【００５４】上側セル５１、下側セル５２において流れ
るキャリアを図２の符号６８、６７にそれぞれ示す。こ
れらのキャリア６８、６７は、各空乏層６５、６６の間
隙を通ってシリコン基板１１へと流れるので、キャリア
が空乏層を経由することで導通抵抗が高くなっていた従
来に比して、導通抵抗が低くなる。

【００５５】また、上側セル５１の周囲にはゲート電極
膜２２が配置されており、上側セル５１の全周はほぼゲ
ート幅に相当する。さらに、上述したように、高抵抗層
１２の表面には、円形孔と直線状の多数の溝とが形成さ
れ、これらの円形孔と多数の溝によって高抵抗層１２表
面は多数の領域に仕切られる。上側セル５１は、仕切ら
れた領域のそれぞれに配置されており、その数は下側セ
ル５２の数よりも多くなっている。このため、単位面積
におけるゲート幅は、従来に比して大きくなる。従っ
て、耐圧が等しくとも、導通抵抗が従来に比してさらに
小さくなる。

【００５６】ところで、本実施形態の電界効果トランジ
スタ１では、上側セル５１、下側セル５２として、図２
８にその平面図を示すように、上側セル５１、下側セル
５２の平面形状を矩形にしてベース領域２９、２８を矩
形にする構造も考えられる。しかしながら、図２８に示
すような構造では、矩形の下側ベース領域２８の角部に
電界が集中するため、トランジスタの耐圧が低くなって
しまうという問題がある。

【００５７】そこで本実施形態の電界効果トランジスタ
１では、下側ベース領域２８の平面形状を円形にしてい
る。このように構成することにより、セルを矩形にした
場合と異なり、下側ベース領域２８に角部がないので、
図２８に示した構造のようにベース領域の角部に電界が
集中し、耐圧が低くなることはない。

【００５８】なお、上述した実施形態では、上側セル５
１で、上側ソース領域４３の外縁部が上側ベース領域２
９の外縁部まで達していた構造になっていたが、本発明
はこれに限られるものではなく、例えば、図２９にその
平面図を示し、図３０に図２９のＧ−Ｇ線断面図を示す
ように、上側ソース領域５４の外縁部が、上側ベース領
域２９の外縁部まで達していない構造の上側セル５５を
有する構造の電界効果トランジスタ２としてもよい。こ
の場合は、図３０に示すように、上側ベース領域２９表
面の外縁部と、上側ソース領域５４の外縁部との間(符
号９６)までが上側チャネル領域に含まれることにな
る。

【００５９】また、図１の電界効果トランジスタ１で
は、ｎ型のシリコン基板１１を用いていたが、図３１に
示すように、ｎ型のシリコン基板１１に代えてｐ型のシ
リコン基板９７を用い、シリコン基板９７裏面にコレク
タ電極９５が配置された構造のＩＧＢＴ３を構成しても
よい。

【００６０】さらに、図３２の符号４に示すように、上
記のＩＧＢＴ３において、高抵抗層１２の溝の底部に形
成された、下側ベース領域２８に下側ソースコンタクト
領域と下側ソース領域を設けず、下側ベース領域２８の
表面にｎ型の不純物拡散層５７を配置し、下側ベース領
域２８と不純物拡散層５７との間にｐｎ接合が形成され
たサイリスタセル５６を有し、該サイリスタセル５６が
ソース電極膜４６と電気的に接続されていない構造のＥ
ＳＴを構成してもよい。これと同様に、図３３の符号５
に示すように、高抵抗層１２表面に形成された上側ベー
ス領域２９の表面に、ｎ型の不純物拡散層５９を形成
し、上側ベース領域２９と不純物拡散層５９とで形成さ
れたサイリスタセル５８を有し、該サイリスタセル５８
がソース電極膜４６と電気的に接続されていない構造の
ＥＳＴを構成してもよい。

【００６１】なお、上記実施形態では、第１導電型をｎ
型とし、第２導電型をｐ型としたが、本発明はこれに限
られるものではなく、第１導電型をｐ型とし、第２導電
型をｎ型としてもよい。

【００６２】また、上記の高抵抗層１２は、シリコン基
板１１上にエピタキシャル成長させたものを用いたが、
高抵抗のシリコンウェハー自体で高抵抗層１２を構成さ
せ、その高抵抗層１２の裏面側から高抵抗層１２と同じ
導電型の不純物を拡散させ、高抵抗層１２よりも低抵抗
のシリコン基板１１を構成させるように製造してもよ
い。

【００６３】また、上述した上側、下側のゲート絶縁膜
３１₁、３１₂は、一体化しているものとしたが、本発明
はこれに限られるものではなく、上側、下側のチャネル
領域９９、９８に接触するように配置されていればよ
く、例えば互いに分割されていてもよい。同様に、ゲー
ト電極膜２２は、上側、下側のゲート絶縁膜３１₁、３
１₂の両方に亘って形成されているが、本発明のゲート
電極膜はこれに限られるものではなく、例えば、ゲート
電極膜が二分割されるようにし、分割された各々のゲー
ト電極膜が上側、下側のゲート絶縁膜３１₁、３１₂の表
面にそれぞれ配置されるように構成してもよい。

【００６４】さらに、上側セル５１、下側セル５２につ
いては図１(ｂ)に示すように、上側セル５１の平面形状
が略六角形で、下側セル５２の平面形状が円形になるも
のとしたが、本発明はこれに限られるものではなく、少
なくとも下側セル５２で下側ベース領域２８が円形にな
るように構成されていれば、上側セル５１における上側
ベース領域２９の平面形状はいかなる形状であってもよ
い。

【００６５】

【発明の効果】占有面積が小さく、導通抵抗が低い電界
効果トランジスタを得ることができる。

【図面の簡単な説明】

【図１】(ａ)：本発明の一実施形態の電界効果トランジ
スタを説明する断面図 (ｂ)：本発明の一実施形態の電界効果トランジスタを説
明する平面図

【図２】(ａ)：本実施形態の電界効果トランジスタの導
通状態を説明する断面図 (ｂ)：本発明の一実施形態の電界効果トランジスタの遮
断状態を説明する断面図

【図３】本発明の一実施形態の電界効果トランジスタの
製造工程を説明する第１の断面図

【図４】本発明の一実施形態の電界効果トランジスタの
製造工程を説明する第２の断面図

【図５】本発明の一実施形態の電界効果トランジスタの
製造工程を説明する第３の断面図

【図６】本発明の一実施形態の電界効果トランジスタの
製造工程を説明する第４の断面図

【図７】本発明の一実施形態の電界効果トランジスタの
製造工程を説明する第５の断面図

【図８】本発明の一実施形態の電界効果トランジスタの
製造工程を説明する第６の断面図

【図９】本発明の一実施形態の電界効果トランジスタの
製造工程を説明する第７の断面図

【図１０】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第８の断面図

【図１１】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第９の断面図

【図１２】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第１０の断面図

【図１３】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第１１の断面図

【図１４】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第１２の断面図

【図１５】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第１３の断面図

【図１６】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第１４の断面図

【図１７】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第１５の断面図

【図１８】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第１６の断面図

【図１９】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第１７の断面図

【図２０】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第１８の断面図

【図２１】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第１９の断面図

【図２２】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第２０の断面図

【図２３】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第２１の断面図

【図２４】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第１の平面図

【図２５】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第２の平面図

【図２６】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第３の平面図

【図２７】本発明の一実施形態の電界効果トランジスタ
の製造工程を説明する第４の平面図

【図２８】セルが矩形に配置された場合の状態を説明す
る平面図

【図２９】本発明の他の実施形態の電界効果トランジス
タを説明する平面図

【図３０】本発明の他の実施形態の電界効果トランジス
タを説明する断面図

【図３１】本発明の他の実施形態のＩＧＢＴ構造の電界
効果トランジスタを説明する断面図

【図３２】本発明の他の実施形態の第１のサイリスタ構
造の電界効果トランジスタを説明する断面図

【図３３】本発明の他の実施形態の第２のサイリスタ構
造の電界効果トランジスタを説明する断面図

【図３４】従来の電界効果トランジスタの構造を説明す
る断面図

【図３５】従来の電界効果トランジスタの構造を説明す
る平面図

【図３６】従来の電界効果トランジスタの導通状態を説
明する断面図

【符号の説明】

１１……シリコン基板１２……高抵抗層２２…
…ゲート電極膜２８……第２のベース領域２９
……第１のベース領域４３……第１のソース領域
４４……第２のソース領域４７……ドレイン電極
膜９８……第２のチャネル領域９９……第１の
チャネル領域

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６５３Ｈ０１Ｌ 29/78 ６５３Ｂ 29/749 29/74 ６０１Ｚ 21/336 29/78 ６５８Ｃ６５８Ｄ６５８Ｇ (72)発明者大島宏介埼玉県飯能市南町10番13号新電元工業株式会社飯能工場内Ｆターム(参考） 5F005 AA01 AC01 AE09

Claims

【特許請求の範囲】

【請求項１】第１導電型の高抵抗層表面に配置された第
２導電型のベース領域と、前記ベース領域中に配置され
た第１導電型のソース領域とを備えた複数のセルを有す
る電界効果トランジスタであって、前記高抵抗層には段差が形成され、前記セルの一部は前
記段差の上側表面に配置され、残りのセルは段差の下側
表面に配置され、前記段差の上側表面に配置された上側セルの数は、前記
段差の下側表面に配置された下側セルの数に比して多く
なるように構成された電界効果トランジスタ。
【請求項２】前記上側セルのベース領域は、その外縁部
分が前記段差の側面にまで達するように配置され、前記上側セルのソース領域は、その外縁部分が前記段差
の側面に達し、かつ底部表面が前記上側セルのベース領
域の底部表面まで達しない深さになるように、前記上側
セルのベース領域の表面に配置され、少なくとも前記段差の側面に面する上側のベース領域上
に、ゲート絶縁膜が配置され、該ゲート絶縁膜上にゲー
ト電極膜が配置され、前記段差の側面に面する前記上側セルのベース領域が、
前記上側セルにおけるチャネル領域となるように構成さ
れた請求項１記載の電界効果トランジスタ。
【請求項３】前記上側セルは前記高抵抗層表面に点在し
て配置され、前記段差は、点在する前記上側セルのそれぞれの周囲を
取り囲むように配置され、前記ゲート絶縁膜及び前記ゲ
ート電極膜は、前記上側セルの周囲を取り囲むように配
置されたことを特徴とする請求項１又は請求項２のいず
れか１項記載の電界効果トランジスタ。
【請求項４】前記下側セルのベース領域は、その平面形
状が円形であることを特徴とする請求項１乃至請求項３
のいずれか１項記載の電界効果トランジスタ。
【請求項５】前記上側セル又は下側セルのソース領域に
代えて、第１導電型の不純物拡散領域が前記上側セル又
は下側セルのベース領域の表面に形成された請求項１乃
至請求項４のいずれか１項記載の電界効果トランジス
タ。
【請求項６】前記高抵抗層の裏面に、第２導電型の半導
体層が設けられたことを特徴とする請求項１乃至請求項
５のいずれか１項記載の電界効果トランジスタ。