JP2877408B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JP2877408B2 JP2877408B2 JP2005640A JP564090A JP2877408B2 JP 2877408 B2 JP2877408 B2 JP 2877408B2 JP 2005640 A JP2005640 A JP 2005640A JP 564090 A JP564090 A JP 564090A JP 2877408 B2 JP2877408 B2 JP 2877408B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ドレイン，ソースおよびゲート電極が半導
体ウェハの一方の面に形成された横型の導電変調型MOSF
ETに関する。
体ウェハの一方の面に形成された横型の導電変調型MOSF
ETに関する。
（従来の技術） 導電変調型MOSFETは、pnpn構造を有するがサイリスタ
動作はせず、MOSゲートにより制御されてバイポーラ動
作するスイッチング素子である。導電変調型MOSFETのな
かで、pnpn構造を半導体ウェハの表面部に横方向に形成
したものが横型導電変調型MOSFETと呼ばれる。
動作はせず、MOSゲートにより制御されてバイポーラ動
作するスイッチング素子である。導電変調型MOSFETのな
かで、pnpn構造を半導体ウェハの表面部に横方向に形成
したものが横型導電変調型MOSFETと呼ばれる。
第17図はその様な横型導電変調型MOSFETの一例の平面
図であり、第18図（ａ）（ｂ）および（ｃ）はそれぞれ
第20図のＡ−Ａ′,BーＢ′およびＣ−Ｃ′断面図であ
る。p-型シリコンウェハ11の表面にｎ型ベース層14,15
が形成され、このｎ型ベース層14,15内にp+型ドレイン
層16が形成されている。ウェハ11にはまた、ｎ型ベース
層14,15に隣接してｐ型ベース層12が形成され、このｐ
型ベース層12内にn+型ソース層13が形成されている。n+
型ソース層13とｎ型ベース層14に挟まれた領域をチャネ
ル領域としてこの上にゲート絶縁膜17を介してゲート電
極18が形成されている。ソース電極21はソース層13と同
時にｐ型ベース層12にコンタクトして配設され、ドレイ
ン層16にドレイン電極24が配設されている。
図であり、第18図（ａ）（ｂ）および（ｃ）はそれぞれ
第20図のＡ−Ａ′,BーＢ′およびＣ−Ｃ′断面図であ
る。p-型シリコンウェハ11の表面にｎ型ベース層14,15
が形成され、このｎ型ベース層14,15内にp+型ドレイン
層16が形成されている。ウェハ11にはまた、ｎ型ベース
層14,15に隣接してｐ型ベース層12が形成され、このｐ
型ベース層12内にn+型ソース層13が形成されている。n+
型ソース層13とｎ型ベース層14に挟まれた領域をチャネ
ル領域としてこの上にゲート絶縁膜17を介してゲート電
極18が形成されている。ソース電極21はソース層13と同
時にｐ型ベース層12にコンタクトして配設され、ドレイ
ン層16にドレイン電極24が配設されている。
横型導電変調型MOSFETを大電流用スイッチング素子と
して構成するためには、長いチャネル幅が必要である。
このため第17図に示すように、ｎ型ベース層14,15およ
びその中のp+型ドレイン層16は、ストライプ状パターン
をもって複数個に分割されて配置され、これらを取り囲
むようにｐ型ベース層12およびn+型ソース層13が形成さ
れている。したがってゲート電極18は、第17図に破線で
示すように、複数のリング状パターンをもって形成さ
れ、これが長手方向に引出されて共通にゲート電極パッ
ド（Ｇ）に導かれている。各ドレイン層にコンタクトす
るドレイン電極24は、ゲート電極18と反対側に引出され
て共通にドレイン電極パッド（Ｄ）に導かれている。ソ
ース電極21は、ドレイン電極18と噛み合うように配設さ
れて、ソース電極パッド（Ｓ）に導かれている。この構
成例は、３個の導電変調型MOSFETユニットを並列接続し
たものとみなすことができる。
して構成するためには、長いチャネル幅が必要である。
このため第17図に示すように、ｎ型ベース層14,15およ
びその中のp+型ドレイン層16は、ストライプ状パターン
をもって複数個に分割されて配置され、これらを取り囲
むようにｐ型ベース層12およびn+型ソース層13が形成さ
れている。したがってゲート電極18は、第17図に破線で
示すように、複数のリング状パターンをもって形成さ
れ、これが長手方向に引出されて共通にゲート電極パッ
ド（Ｇ）に導かれている。各ドレイン層にコンタクトす
るドレイン電極24は、ゲート電極18と反対側に引出され
て共通にドレイン電極パッド（Ｄ）に導かれている。ソ
ース電極21は、ドレイン電極18と噛み合うように配設さ
れて、ソース電極パッド（Ｓ）に導かれている。この構
成例は、３個の導電変調型MOSFETユニットを並列接続し
たものとみなすことができる。
この導電変調型MOSFETの動作は次の通りである。
ゲート電極18にソース電極21に対して正のバイアスを
印加すると、ゲート電極18下のチャネル領域表面が反転
して、ソース層13からn-型ベース層14に電子が注入され
る。この電子電流はｎ型ベース層15を通ってp+型ドレイ
ン層16に入り、素子はターンオンする。このときドレイ
ン接合が順バイアスされる結果、p+型ドレイン層16から
ｎ型ベース層15を通してn-型ベース層14に正孔が注入さ
れる。これによりn-型ベース層14には電子と正孔が蓄積
されて導電変調が起こる。この導電変調の効果により、
オン時にはn-型ベース層14の抵抗が実質的に小さいもの
となり、極めて小さいオン電圧が得られる。ドレイン層
16からn-型ベース層14に注入された正孔は、ｐ型ベース
層12とn+型ソース層13がソース電極21によって短絡され
ているために、ｐ型ベース層12のソース層13直下を通っ
てソース電極21に抜ける。したがってサイリスタ動作は
阻止される。ゲート電極18をソース電極21に対して負ま
たは零にバイアスすると、チャネル領域の反転層が消失
して、素子はターンオフする。
印加すると、ゲート電極18下のチャネル領域表面が反転
して、ソース層13からn-型ベース層14に電子が注入され
る。この電子電流はｎ型ベース層15を通ってp+型ドレイ
ン層16に入り、素子はターンオンする。このときドレイ
ン接合が順バイアスされる結果、p+型ドレイン層16から
ｎ型ベース層15を通してn-型ベース層14に正孔が注入さ
れる。これによりn-型ベース層14には電子と正孔が蓄積
されて導電変調が起こる。この導電変調の効果により、
オン時にはn-型ベース層14の抵抗が実質的に小さいもの
となり、極めて小さいオン電圧が得られる。ドレイン層
16からn-型ベース層14に注入された正孔は、ｐ型ベース
層12とn+型ソース層13がソース電極21によって短絡され
ているために、ｐ型ベース層12のソース層13直下を通っ
てソース電極21に抜ける。したがってサイリスタ動作は
阻止される。ゲート電極18をソース電極21に対して負ま
たは零にバイアスすると、チャネル領域の反転層が消失
して、素子はターンオフする。
この従来の導電変調型MOSFETには、次のような問題が
ある。
ある。
第１に、ストライプ状パターンを持つドレイン層のエ
ッジ部で電流集中が生じる。なぜなら、エッジ部が半円
をなすストライプ状パターンを持つｎ型ベース層とその
中のｐ型ドレイン層に対して、これを等間隔で取囲むｎ
型ソース層を形成した場合、半円をなすエッジ部に着目
すると、ドレイン層とソース層の相対向する辺の長さ
が、内側にあるドレイン層の方が小さいからである。こ
の電流集中があるために、大電流動作を行わせると素子
破壊が生じる。
ッジ部で電流集中が生じる。なぜなら、エッジ部が半円
をなすストライプ状パターンを持つｎ型ベース層とその
中のｐ型ドレイン層に対して、これを等間隔で取囲むｎ
型ソース層を形成した場合、半円をなすエッジ部に着目
すると、ドレイン層とソース層の相対向する辺の長さ
が、内側にあるドレイン層の方が小さいからである。こ
の電流集中があるために、大電流動作を行わせると素子
破壊が生じる。
第２は、ドレイン層のエッジ部でラッチアップが生じ
やすいことである。ドレイン層16からの正孔電流は、前
述のようにソース層13の下のｐ型ベース層12を通ってソ
ース電極21に抜ける。一方ソース層13はストライプ状の
ドレイン層16を取囲んで連続的に形成されているが、ゲ
ート電極18の電極パッドまでの引き出し電極部、および
ドレイン電極24の電極パッドまでの引出し電極部では、
ソース電極21はソース層13およびｐ型ベース層12にコン
タクトしていない。すなわち、ストライプ・エッジの部
分ではソース層13とｐ型ベース層12が短絡されていな
い。このために大電流時に、この部分でｐ型ベース層12
内の横方向電圧降下によってｐ型ベース層12とソース層
13間の接合が順バイアスされて、サイリスタ動作に入っ
てしまう。このラッチアップを生じると、ゲート・ソー
ス間のバイアスを零にしても素子はターンオフしないか
ら、やはり素子の破壊につながる。
やすいことである。ドレイン層16からの正孔電流は、前
述のようにソース層13の下のｐ型ベース層12を通ってソ
ース電極21に抜ける。一方ソース層13はストライプ状の
ドレイン層16を取囲んで連続的に形成されているが、ゲ
ート電極18の電極パッドまでの引き出し電極部、および
ドレイン電極24の電極パッドまでの引出し電極部では、
ソース電極21はソース層13およびｐ型ベース層12にコン
タクトしていない。すなわち、ストライプ・エッジの部
分ではソース層13とｐ型ベース層12が短絡されていな
い。このために大電流時に、この部分でｐ型ベース層12
内の横方向電圧降下によってｐ型ベース層12とソース層
13間の接合が順バイアスされて、サイリスタ動作に入っ
てしまう。このラッチアップを生じると、ゲート・ソー
ス間のバイアスを零にしても素子はターンオフしないか
ら、やはり素子の破壊につながる。
（発明が解決しようとする課題） 以上のように従来の横型導電変調型MOSFETにおいて
は、ストライプ状パターンのドレイン領域のエッジ部で
の電流集中やラッチアップによって素子破壊が生じやす
いという問題があった。
は、ストライプ状パターンのドレイン領域のエッジ部で
の電流集中やラッチアップによって素子破壊が生じやす
いという問題があった。
本発明はこの様な問題を解決して、信頼性向上を図っ
た横型導電変調型MOSFETを提供することを目的とする。
た横型導電変調型MOSFETを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、ストライプ状パターンを持つドレイン層を
取り囲んでソース層が形成される横型導電変調型MOSFET
において、ストライプ・エッジ部でのドレイン層とソー
ス層間の距離を、他の領域でのそれに比べて大にしたこ
とを特徴とする。
取り囲んでソース層が形成される横型導電変調型MOSFET
において、ストライプ・エッジ部でのドレイン層とソー
ス層間の距離を、他の領域でのそれに比べて大にしたこ
とを特徴とする。
本発明はまた、ドレイン層を取り囲んでソース層が形
成される横型導電変調型MOSFETにおいて、ゲート電極お
よびドレイン電極の引き出し電極部の下にはソース層が
形成されないように、ソース層を分割して配置したこと
を特徴とする。
成される横型導電変調型MOSFETにおいて、ゲート電極お
よびドレイン電極の引き出し電極部の下にはソース層が
形成されないように、ソース層を分割して配置したこと
を特徴とする。
これらの導電変調型MOSFETは、ドレイン層と同じ導電
型の半導体ウェハを用いた場合であるが、用いる半導体
ウェハの導電型を逆にした場合には、ソース層が島状に
形成され、ドレイン層がこれを取り囲む形になる。この
構造においても本発明は有効である。この場合上述のソ
ースとドレインを逆にして考えればよい。
型の半導体ウェハを用いた場合であるが、用いる半導体
ウェハの導電型を逆にした場合には、ソース層が島状に
形成され、ドレイン層がこれを取り囲む形になる。この
構造においても本発明は有効である。この場合上述のソ
ースとドレインを逆にして考えればよい。
またこれらの導電変調型MOSFETは、後に説明するよう
に一つの基板に構成されるが、これらの導電変調型MOSF
ETを含めて集積化する場合には、誘電体分離を行う必要
がある。そのためには、例えば酸化膜が形成されたもう
一枚の基板を貼り合わせて構成される誘電体分離ウェハ
を用いればよい。
に一つの基板に構成されるが、これらの導電変調型MOSF
ETを含めて集積化する場合には、誘電体分離を行う必要
がある。そのためには、例えば酸化膜が形成されたもう
一枚の基板を貼り合わせて構成される誘電体分離ウェハ
を用いればよい。
（作用） 本発明によれば、ソース・ドレイン間隔を均一ではな
く、ストライプ・エッジ部でその間隔を大きくすること
によってこのエッジ部での電流集中を抑制することがで
きる。またソース電極をコンタクトさせることができな
いゲート電極やドレイン電極の引き出し電極部の下には
ソース層を設けないようにすることによって、これらの
部分で生じるラッチアップを防止することができる。以
上により、信頼性の高い横型導電変調型MOSFETが得られ
る。
く、ストライプ・エッジ部でその間隔を大きくすること
によってこのエッジ部での電流集中を抑制することがで
きる。またソース電極をコンタクトさせることができな
いゲート電極やドレイン電極の引き出し電極部の下には
ソース層を設けないようにすることによって、これらの
部分で生じるラッチアップを防止することができる。以
上により、信頼性の高い横型導電変調型MOSFETが得られ
る。
（実施例） 以下、本発明の実施例を説明する。
第１図は第１の実施例の横型導電変調型MOSFETの電極
レイアウトを示す。第２図は、第１図の要部構成をソー
ス，ドレインの拡散層パターンと共に示す。第３図
（ａ）（ｂ）および（ｃ）は、それぞれ第２図のＡ−
Ａ′,B−Ｂ′およびＣ−Ｃ′断面構造を示す。これらの
図において、従来例の第17図および第18図と対応する部
分には、同一符号を付している。p+型層111と高抵抗のp
-型層112からなるｐ型シリコン・ウェハ11の表面に、深
く低抵抗のｎ型層（ドレインバッファ層）15と、これよ
り浅く高抵抗のn-型層（ドリフト層）14とからなるｎ型
ベース層が、複数個島状に形成されている。シリコン・
ウェハ11は、例えばp+型シリコン基板にp-型層をエピタ
キシャル成長させたものでもよいし、或いはp+型シリコ
ン基板とp-型シリコン基板を直接接着技術により一体化
して形成してもよい。p+型層111はn-或いはn+型層であ
ってもよい。ｎ型ベース層14,15の表面にはp+型ドレイ
ン層16が形成されている。これらのｎ型ベース層14,15
およびドレイン層16の領域を取囲んで、ｐ型ベース層12
が拡散形成され、この中にn+型ソース層13が拡散形成さ
れている。ｐ型ベース層12内には、横方向抵抗を下げる
ため、深いｐ型層19が拡散形成され、また表面部にコン
タクト抵抗を下げるためp+型層20が拡散形成されてい
る。n+型ソース層13の内側のｐ型ベース層12、さらにそ
の内側のp-型シリコン・ウェハ11の領域上にゲート酸化
膜17を介して多結晶シリコン・ゲート電極18が形成され
ている。ソース層13,ドレイン層16には夫々、ソース電
極21,ドレイン電極24が形成されている。ソース電極21
は、ソース層13とその外側のp+型層20に同時にコンタク
トするように配設されている。またゲート電極18とドレ
イン電極42の間の素子分離酸化膜22上には、フィールド
・プレートとしての高抵抗膜23が配設されている。高抵
抗膜23は例えば、半絶縁性の多結晶シリコン膜である。
レイアウトを示す。第２図は、第１図の要部構成をソー
ス，ドレインの拡散層パターンと共に示す。第３図
（ａ）（ｂ）および（ｃ）は、それぞれ第２図のＡ−
Ａ′,B−Ｂ′およびＣ−Ｃ′断面構造を示す。これらの
図において、従来例の第17図および第18図と対応する部
分には、同一符号を付している。p+型層111と高抵抗のp
-型層112からなるｐ型シリコン・ウェハ11の表面に、深
く低抵抗のｎ型層（ドレインバッファ層）15と、これよ
り浅く高抵抗のn-型層（ドリフト層）14とからなるｎ型
ベース層が、複数個島状に形成されている。シリコン・
ウェハ11は、例えばp+型シリコン基板にp-型層をエピタ
キシャル成長させたものでもよいし、或いはp+型シリコ
ン基板とp-型シリコン基板を直接接着技術により一体化
して形成してもよい。p+型層111はn-或いはn+型層であ
ってもよい。ｎ型ベース層14,15の表面にはp+型ドレイ
ン層16が形成されている。これらのｎ型ベース層14,15
およびドレイン層16の領域を取囲んで、ｐ型ベース層12
が拡散形成され、この中にn+型ソース層13が拡散形成さ
れている。ｐ型ベース層12内には、横方向抵抗を下げる
ため、深いｐ型層19が拡散形成され、また表面部にコン
タクト抵抗を下げるためp+型層20が拡散形成されてい
る。n+型ソース層13の内側のｐ型ベース層12、さらにそ
の内側のp-型シリコン・ウェハ11の領域上にゲート酸化
膜17を介して多結晶シリコン・ゲート電極18が形成され
ている。ソース層13,ドレイン層16には夫々、ソース電
極21,ドレイン電極24が形成されている。ソース電極21
は、ソース層13とその外側のp+型層20に同時にコンタク
トするように配設されている。またゲート電極18とドレ
イン電極42の間の素子分離酸化膜22上には、フィールド
・プレートとしての高抵抗膜23が配設されている。高抵
抗膜23は例えば、半絶縁性の多結晶シリコン膜である。
この導電変調型MOSFETの製造工程を簡単に説明すれ
ば、まず、シリコン・ウェハ11に深いｐ型層19を拡散形
成した後、その内側にｎ型層15、さらにその外側に連続
するn-型層14を拡散形成する。次に厚いフィールド酸化
膜22をウェハ全面に形成する。そして酸化膜22を選択エ
ッチングして、露出したウェハ表面に熱酸化によってゲ
ート酸化膜17を形成する。次に多結晶シリコン膜を堆積
し、この上にゲート電極のソース側エッジを決めるフォ
トレジスト・パターンを形成して多結晶シリコン膜を選
択エッチングする。そして同じ開口からボロンをイオン
注入してｐ型ベース層12を拡散形成する。その後ゲート
電極のドレイン側エッジを決めるフォトレジスト・パタ
ーンを形成してドレイン領域側の余分な多結晶シリコン
膜を選択エッチングして、ゲート電極18をパターニング
する。そしてドレイン形成領域上からゲート電極18の一
部に跨がる領域の酸化膜をゲート電極18が露出するよう
に選択的にエッチングし、露出したゲート電極18上から
その内側のn-型層14領域さらにその内側のｎ型層15領域
の一部まで覆うように、高抵抗膜23をパターン形成す
る。その後ゲート電極18をマスクの一部として用いてn+
型ソース層13を形成する。次いで、高抵抗膜23をマスク
の一部として用い、残りのマスクをフォトレジストで形
成して、ｎ型ベース層内にp+型ドレイン層16を、またｐ
型ベース層内にコンタクト抵抗を下げるためのp+型層20
を拡散形成する。そして全面に絶縁膜25を堆積し、コン
タクト孔を開けてドレイン電極24およびソース電極21を
形成する。
ば、まず、シリコン・ウェハ11に深いｐ型層19を拡散形
成した後、その内側にｎ型層15、さらにその外側に連続
するn-型層14を拡散形成する。次に厚いフィールド酸化
膜22をウェハ全面に形成する。そして酸化膜22を選択エ
ッチングして、露出したウェハ表面に熱酸化によってゲ
ート酸化膜17を形成する。次に多結晶シリコン膜を堆積
し、この上にゲート電極のソース側エッジを決めるフォ
トレジスト・パターンを形成して多結晶シリコン膜を選
択エッチングする。そして同じ開口からボロンをイオン
注入してｐ型ベース層12を拡散形成する。その後ゲート
電極のドレイン側エッジを決めるフォトレジスト・パタ
ーンを形成してドレイン領域側の余分な多結晶シリコン
膜を選択エッチングして、ゲート電極18をパターニング
する。そしてドレイン形成領域上からゲート電極18の一
部に跨がる領域の酸化膜をゲート電極18が露出するよう
に選択的にエッチングし、露出したゲート電極18上から
その内側のn-型層14領域さらにその内側のｎ型層15領域
の一部まで覆うように、高抵抗膜23をパターン形成す
る。その後ゲート電極18をマスクの一部として用いてn+
型ソース層13を形成する。次いで、高抵抗膜23をマスク
の一部として用い、残りのマスクをフォトレジストで形
成して、ｎ型ベース層内にp+型ドレイン層16を、またｐ
型ベース層内にコンタクト抵抗を下げるためのp+型層20
を拡散形成する。そして全面に絶縁膜25を堆積し、コン
タクト孔を開けてドレイン電極24およびソース電極21を
形成する。
この実施例では、ｎ型ベース層14,15、およびこの中
に形成されるドレイン層16はストライプ状パターンをな
して３個に分割配置され、これらの周囲にソース層13が
形成されている。ゲート電極18は、第１図および第２図
において破線で示しているが、図のように細長いリング
状をなし、そのエッジ部は半円をなしている。第２図
は、第１図の中の一つのMOSFETユニット部を拡大して、
電極レイアウトと重ねてソース，ドレイン層のレイアウ
トを示しているが、図から明らかなようにドレイン層16
とソース層13間の距離は均一ではない。ストライプ・パ
ターンの直線部でのドレイン・ソース間距離ａに対し
て、ゲート電極18の引出し電極部18aおよびドレイン電
極24の引出し電極部24a、すなわちストライプ・エッジ
部でのドレイン・ソース間距離ｂは、 ｂ＞ａ に設定されている。この構造は先の製造プロセス説明で
は詳細に述べなかったが、次のようにして得られる。す
なわち高抵抗膜23は、ゲート電極18のパターンと相似の
リング状パターンをもって、ゲート電極18に一部重な
り、それにより内側まで覆うように形成する。そしてド
レイン層16の不純物ドーピングに際しては、その直線部
は高抵抗膜23をマスクとし、エッジ部では高抵抗膜23よ
り内側を覆うようにフォトレジスト・マスクを形成す
る。これによって、第３図（ｂ），（ｃ）の断面図にも
示したように、ストライプ・エッジではドレイン層16が
ｎ型ベース層15のエッジより大きく後退した状態が得ら
れる。
に形成されるドレイン層16はストライプ状パターンをな
して３個に分割配置され、これらの周囲にソース層13が
形成されている。ゲート電極18は、第１図および第２図
において破線で示しているが、図のように細長いリング
状をなし、そのエッジ部は半円をなしている。第２図
は、第１図の中の一つのMOSFETユニット部を拡大して、
電極レイアウトと重ねてソース，ドレイン層のレイアウ
トを示しているが、図から明らかなようにドレイン層16
とソース層13間の距離は均一ではない。ストライプ・パ
ターンの直線部でのドレイン・ソース間距離ａに対し
て、ゲート電極18の引出し電極部18aおよびドレイン電
極24の引出し電極部24a、すなわちストライプ・エッジ
部でのドレイン・ソース間距離ｂは、 ｂ＞ａ に設定されている。この構造は先の製造プロセス説明で
は詳細に述べなかったが、次のようにして得られる。す
なわち高抵抗膜23は、ゲート電極18のパターンと相似の
リング状パターンをもって、ゲート電極18に一部重な
り、それにより内側まで覆うように形成する。そしてド
レイン層16の不純物ドーピングに際しては、その直線部
は高抵抗膜23をマスクとし、エッジ部では高抵抗膜23よ
り内側を覆うようにフォトレジスト・マスクを形成す
る。これによって、第３図（ｂ），（ｃ）の断面図にも
示したように、ストライプ・エッジではドレイン層16が
ｎ型ベース層15のエッジより大きく後退した状態が得ら
れる。
したがってこの実施例の導電変調型MOSFETでは、ｎ型
ベース層15の横方向抵抗の分布を見ると、ストライプ・
エッジでは直線部に比べて大きくなっている。この結
果、ストライプ・エッジではドレイン層16に対向するソ
ース層13の辺が長いにもかかわらず、ｎ型ベース層15内
の正孔電流の分布はほぼ均一になる。したがって従来の
ようなストライプ・エッジ部での電流集中が生じにく
く、信頼性の高い導電変調型MOSFETが得られる。
ベース層15の横方向抵抗の分布を見ると、ストライプ・
エッジでは直線部に比べて大きくなっている。この結
果、ストライプ・エッジではドレイン層16に対向するソ
ース層13の辺が長いにもかかわらず、ｎ型ベース層15内
の正孔電流の分布はほぼ均一になる。したがって従来の
ようなストライプ・エッジ部での電流集中が生じにく
く、信頼性の高い導電変調型MOSFETが得られる。
第４図および第５図は、第２の実施例の横型導電変調
型MOSFETの要部構造を、第１の実施例の第２図および第
３図にそれぞれ対応させて示す図である。この実施例で
は、ストライプ・エッジ部でドレイン層16を後退させて
いない。その代わりに、このエッジ部すなわちドレイン
電極24の引出し電極部24aおよびゲート電極18の引出し
電極部18aの下にはソース層がない領域26,27が設けてら
れている。換言すれば、ソース層13が、ドレイン層16の
直線部の両側に二つのソース層131，132として分割され
て配置されてMOSFETユニットが構成されている。ドレイ
ン電極24およびゲート電極18をそれぞれの電極パッドに
導くための引出し電極部24a,18aが、ソース層が形成さ
れていない領域26,27上を通るようにレイアウトされて
いる。
型MOSFETの要部構造を、第１の実施例の第２図および第
３図にそれぞれ対応させて示す図である。この実施例で
は、ストライプ・エッジ部でドレイン層16を後退させて
いない。その代わりに、このエッジ部すなわちドレイン
電極24の引出し電極部24aおよびゲート電極18の引出し
電極部18aの下にはソース層がない領域26,27が設けてら
れている。換言すれば、ソース層13が、ドレイン層16の
直線部の両側に二つのソース層131，132として分割され
て配置されてMOSFETユニットが構成されている。ドレイ
ン電極24およびゲート電極18をそれぞれの電極パッドに
導くための引出し電極部24a,18aが、ソース層が形成さ
れていない領域26,27上を通るようにレイアウトされて
いる。
この実施例によれば、ゲート引出し電極部18aおよび
ドレイン引出し電極部24aがあるためのソース電極21を
コンタクトさせることができない領域にはソース層が形
成されていないため、これらの部分でラッチアップが生
じる事態が防止される。したがってこの実施例によって
も、信頼性の高い横型導電変調型MOSFETが得られる。
ドレイン引出し電極部24aがあるためのソース電極21を
コンタクトさせることができない領域にはソース層が形
成されていないため、これらの部分でラッチアップが生
じる事態が防止される。したがってこの実施例によって
も、信頼性の高い横型導電変調型MOSFETが得られる。
第６図および第７図は、第３の実施例の横型導電変調
型MOSFETの要部構造を示す。この実施例では、第1,第２
の実施例の構造と比較して明らかなように、第１の実施
例と第２の実施例を組み合わせた構造を採用している。
型MOSFETの要部構造を示す。この実施例では、第1,第２
の実施例の構造と比較して明らかなように、第１の実施
例と第２の実施例を組み合わせた構造を採用している。
したがってこの実施例によっても、信頼性の高い導電
変調型MOSFETが得られる。
変調型MOSFETが得られる。
第８図は、第４の実施例の横型導電変調型MOSFETの要
部構造である。これは第３の実施例をさらに改良した実
施例である。第６図と比較して明らかなようにこの実施
例では、二つに分割されるソース層131，132が、ドレイ
ン層16の直線部にほぼ対応するようなストライプ状パタ
ーンをもって形成されている。
部構造である。これは第３の実施例をさらに改良した実
施例である。第６図と比較して明らかなようにこの実施
例では、二つに分割されるソース層131，132が、ドレイ
ン層16の直線部にほぼ対応するようなストライプ状パタ
ーンをもって形成されている。
この実施例によれば、第３の実施例に比べてソース面
積がわずかに小さくなるが、ストライプ・エッジ部での
電流集中やラッチアップに起因する素子破壊はより確実
に防止することができる。
積がわずかに小さくなるが、ストライプ・エッジ部での
電流集中やラッチアップに起因する素子破壊はより確実
に防止することができる。
ここまでの実施例は、すべてp-型シリコン・ウェハを
用いた。以下に、n-型シリコン・ウェハを用いた実施例
を説明する。この場合、レイアウト上、ソースとドレイ
ンの関係はこれまでとは逆になる。
用いた。以下に、n-型シリコン・ウェハを用いた実施例
を説明する。この場合、レイアウト上、ソースとドレイ
ンの関係はこれまでとは逆になる。
第９図は、第５の実施例の横型導電変調型MOSFETの電
極レイアウトを示す。第10図は、第９図の要部構成をソ
ース，ドレインの拡散層パターンと共に示す。第11図
（ａ）（ｂ）および（ｃ）は、それぞれ第10図のＡ−
Ａ′,B−Ｂ′およびＣ−Ｃ′断面構造を示す。これらの
図においても、先の各実施例と対応する部分には同一符
号を付してある。第11図に示すようにこの実施例では、
n+型層311と高抵抗n-型層312とからなるn-型シリコン・
ウェハ31を用いている。ｐ型ベース層12がストライプ状
パターンをもって複数個（図の場合３個）の島状に形成
されている。そして各ｐ型ベース層12の周辺部に、第10
図に示すように、リング状をなしてn+型ソース層13が拡
散形成されている。ｐ型ベース層12を取り囲んでｎ型ベ
ース層15が形成され、その中にp+型ドレイン層16が形成
されている。ゲート電極18はリング状にパターン形成さ
れているが、これまでの実施例と異なり、その引き出し
電極部18aは、ソース電極21およびドレイン電極24と同
じ金属膜により形成されている。これは、高電位の印加
されるドレインが素子の中心部にあるこれまでの実施例
と異なり、ゲートの引き出し電極部をゲート電極と同時
に薄い酸化膜上に多結晶シリコン膜により形成した場合
には、ドレインの高電位により簡単に絶縁破壊を生じて
しまうからである。このため、第９図，第10図に示すよ
うにソース電極21内に一部くりぬきを設けた状態で、厚
い絶縁膜25上にゲート引出し電極部18aを形成してい
る。そしてこの引出し電極部18aは、素子領域から所定
距離はなれて形成された多結晶シリコン配線18bに接続
されてボンディングパッド領域まで導かれるようになっ
ている。
極レイアウトを示す。第10図は、第９図の要部構成をソ
ース，ドレインの拡散層パターンと共に示す。第11図
（ａ）（ｂ）および（ｃ）は、それぞれ第10図のＡ−
Ａ′,B−Ｂ′およびＣ−Ｃ′断面構造を示す。これらの
図においても、先の各実施例と対応する部分には同一符
号を付してある。第11図に示すようにこの実施例では、
n+型層311と高抵抗n-型層312とからなるn-型シリコン・
ウェハ31を用いている。ｐ型ベース層12がストライプ状
パターンをもって複数個（図の場合３個）の島状に形成
されている。そして各ｐ型ベース層12の周辺部に、第10
図に示すように、リング状をなしてn+型ソース層13が拡
散形成されている。ｐ型ベース層12を取り囲んでｎ型ベ
ース層15が形成され、その中にp+型ドレイン層16が形成
されている。ゲート電極18はリング状にパターン形成さ
れているが、これまでの実施例と異なり、その引き出し
電極部18aは、ソース電極21およびドレイン電極24と同
じ金属膜により形成されている。これは、高電位の印加
されるドレインが素子の中心部にあるこれまでの実施例
と異なり、ゲートの引き出し電極部をゲート電極と同時
に薄い酸化膜上に多結晶シリコン膜により形成した場合
には、ドレインの高電位により簡単に絶縁破壊を生じて
しまうからである。このため、第９図，第10図に示すよ
うにソース電極21内に一部くりぬきを設けた状態で、厚
い絶縁膜25上にゲート引出し電極部18aを形成してい
る。そしてこの引出し電極部18aは、素子領域から所定
距離はなれて形成された多結晶シリコン配線18bに接続
されてボンディングパッド領域まで導かれるようになっ
ている。
そしてこの実施例においては、ストライプ状パターン
で形成されたｐ型ベース層15のストライプ・エッジ部に
はドレイン層が対向しないように、すなわち第10図に示
したようにｐ型ベース層12の長辺部にのみ対向するよう
に二つに分割されたストライプ状ドレイン層161，162を
形成している。
で形成されたｐ型ベース層15のストライプ・エッジ部に
はドレイン層が対向しないように、すなわち第10図に示
したようにｐ型ベース層12の長辺部にのみ対向するよう
に二つに分割されたストライプ状ドレイン層161，162を
形成している。
この実施例によっても、ストライプ・エッジ部での電
流集中やラッチアップが確実に防止される。
流集中やラッチアップが確実に防止される。
第12図および第13図は、第５の実施例をさらに改良し
た第６の実施例の横型導電変調型MOSFETの要部構造を、
それぞれ第10図および第11図に対応させて示している。
この実施例では、先の第５の実施例に対して更に、ｐ型
ベース層12内に形成されるソース層13を、ストライプ・
エッジには設けないように二つのソース層131，132とし
て分割して配置している。
た第６の実施例の横型導電変調型MOSFETの要部構造を、
それぞれ第10図および第11図に対応させて示している。
この実施例では、先の第５の実施例に対して更に、ｐ型
ベース層12内に形成されるソース層13を、ストライプ・
エッジには設けないように二つのソース層131，132とし
て分割して配置している。
この実施例によれば、一層信頼性向上が図られる。
以上の実施例では、導電変調型MOSFETユニットがスト
ライプ状をなす場合を専ら説明したが、MOSFETユニット
が他のパターン形状であっても本発明は有効である。
ライプ状をなす場合を専ら説明したが、MOSFETユニット
が他のパターン形状であっても本発明は有効である。
例えば第14図および第15図は、導電変調型MOSFETユニ
ットを正方形パターンとした第７の実施例の電極レイア
ウトとその一つのユニットについてのソース，ドレイン
層のレイアウトを、それぞれ第１図および第４図に対応
させて示したものである。
ットを正方形パターンとした第７の実施例の電極レイア
ウトとその一つのユニットについてのソース，ドレイン
層のレイアウトを、それぞれ第１図および第４図に対応
させて示したものである。
また以上の実施例では、ドレインまたはソースが３個
に分割された場合を説明したが、分割個数は２個でもよ
いし、４個以上でもよい。更に、電流容量が比較的小さ
くてよい場合には、複数個のユニットに分割しなくても
よく、その様な場合でも本発明は有効である。
に分割された場合を説明したが、分割個数は２個でもよ
いし、４個以上でもよい。更に、電流容量が比較的小さ
くてよい場合には、複数個のユニットに分割しなくても
よく、その様な場合でも本発明は有効である。
更にまた、上記各実施例に対して第16図（ａ）〜
（ｃ）のような素子構造を導入した場合にも、本発明は
有効である。第16図（ａ）は、ドレイン層16の一部表面
にｎ型ベース層15を露出させ、これをn+型層41によって
ドレイン電極24に接続して、所謂アノード・ショート構
造としたものである。第16図（ａ）では、n+型層41をド
レイン層16より浅く形成しているが、第16図（ｂ）はn+
型層41をドレイン層16より深く形成した場合である。第
16図（ｃ）は、ソース側のみならずドレイン側にもゲー
ト絶縁膜42を介してゲート電極43を設けたダブルゲート
構造としたものである。
（ｃ）のような素子構造を導入した場合にも、本発明は
有効である。第16図（ａ）は、ドレイン層16の一部表面
にｎ型ベース層15を露出させ、これをn+型層41によって
ドレイン電極24に接続して、所謂アノード・ショート構
造としたものである。第16図（ａ）では、n+型層41をド
レイン層16より浅く形成しているが、第16図（ｂ）はn+
型層41をドレイン層16より深く形成した場合である。第
16図（ｃ）は、ソース側のみならずドレイン側にもゲー
ト絶縁膜42を介してゲート電極43を設けたダブルゲート
構造としたものである。
［発明の効果］ 以上に説明したように本発明によれば、ソース，ドレ
イン拡散層のレイアウトを改良することによって、電流
集中やラッチアップを抑制して信頼性向上を図った横型
導電変調型MOSFETを提供することができる。
イン拡散層のレイアウトを改良することによって、電流
集中やラッチアップを抑制して信頼性向上を図った横型
導電変調型MOSFETを提供することができる。
第１図は本発明の第１の実施例の導電変調型MOSFETの電
極レイアウトを示す図、 第２図はその一部を拡大してソース，ドレイン層と共に
電極レイアウトを示す図、 第３図（ａ）（ｂ）および（ｃ）はそれぞれ第２図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図、 第４図は第２の実施例の要部構造を第２図に対応させて
示す図、 第５図（ａ）（ｂ）および（ｃ）はそれぞれ第４図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図、 第６図は第３の実施例の要部構造を第２図に対応させて
示す図、 第７図（ａ）（ｂ）および（ｃ）はそれぞれ第６図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図、 第８図は第４の実施例の要部構造を第２図に対応させて
示す図、 第９図は第５の実施例の電極レイアウトを第１図に対応
させて示す図、 第10図はその一部を拡大してソース，ドレイン層と共に
電極レイアウトを示す図、 第11図（ａ）（ｂ）および（ｃ）はそれぞれ第10図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図、 第12図は第６の実施例の要部構造を第10図に対応させて
示す図、 第13図（ａ）（ｂ）および（ｃ）はそれぞれ第12図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図、 第14図は第７の実施例の横型導電変調型MOSFETの電極レ
イアウトを示す図、 第15図はその一部を拡大してソース，ドレイン層と共に
電極レイアウトを示す図、 第16図（ａ）〜（ｃ）は更に他の実施例の素子構造を示
す図、 第17図は従来の横型導電変調型MOSFETの電極レイアウト
を示す図、 第18図（ａ）（ｂ）および（ｃ）はそれぞれ第17図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図である。 11…高抵抗p-型シリコン・ウェハ、12…ｐ型ベース層、
13…n+型ソース層、14…高抵抗n-型ベース層、15…低抵
抗ｎ型ベース層、16…p+型ドレイン層、17…ゲート絶縁
膜、18…ゲート電極、18a…ゲート引出し電極部、19…
ｐ型層、20…p+型層、21…ソース電極、22…絶縁膜、23
…高抵抗膜、24…ドレイン電極、24a…ドレイン引出し
電極部、25…絶縁膜、31…高抵抗n-型シリコン・ウェ
ハ。
極レイアウトを示す図、 第２図はその一部を拡大してソース，ドレイン層と共に
電極レイアウトを示す図、 第３図（ａ）（ｂ）および（ｃ）はそれぞれ第２図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図、 第４図は第２の実施例の要部構造を第２図に対応させて
示す図、 第５図（ａ）（ｂ）および（ｃ）はそれぞれ第４図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図、 第６図は第３の実施例の要部構造を第２図に対応させて
示す図、 第７図（ａ）（ｂ）および（ｃ）はそれぞれ第６図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図、 第８図は第４の実施例の要部構造を第２図に対応させて
示す図、 第９図は第５の実施例の電極レイアウトを第１図に対応
させて示す図、 第10図はその一部を拡大してソース，ドレイン層と共に
電極レイアウトを示す図、 第11図（ａ）（ｂ）および（ｃ）はそれぞれ第10図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図、 第12図は第６の実施例の要部構造を第10図に対応させて
示す図、 第13図（ａ）（ｂ）および（ｃ）はそれぞれ第12図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図、 第14図は第７の実施例の横型導電変調型MOSFETの電極レ
イアウトを示す図、 第15図はその一部を拡大してソース，ドレイン層と共に
電極レイアウトを示す図、 第16図（ａ）〜（ｃ）は更に他の実施例の素子構造を示
す図、 第17図は従来の横型導電変調型MOSFETの電極レイアウト
を示す図、 第18図（ａ）（ｂ）および（ｃ）はそれぞれ第17図のＡ
−Ａ′,B−Ｂ′およびＣ−Ｃ′断面図である。 11…高抵抗p-型シリコン・ウェハ、12…ｐ型ベース層、
13…n+型ソース層、14…高抵抗n-型ベース層、15…低抵
抗ｎ型ベース層、16…p+型ドレイン層、17…ゲート絶縁
膜、18…ゲート電極、18a…ゲート引出し電極部、19…
ｐ型層、20…p+型層、21…ソース電極、22…絶縁膜、23
…高抵抗膜、24…ドレイン電極、24a…ドレイン引出し
電極部、25…絶縁膜、31…高抵抗n-型シリコン・ウェ
ハ。
Claims (11)
- 【請求項１】表面部に第１導電型の高抵抗層を有する半
導体ウェハと、 前記高抵抗層にストライプ状パターンをもって形成され
た第２導電型ベース層と、 前記高抵抗層に、前記第２導電型ベース層を所定距離を
おいて取り囲むように形成された第１導電型ベース層
と、 前記第１導電型ベース層の周辺部から前記高抵抗層上に
またがるチャネル領域上にゲート絶縁膜を介して形成さ
れた、リング状パターンを持つゲート電極と、 前記第１導電型ベース層に前記ゲート電極に自己整合さ
れて形成された第２導電型ソース層と、 前記第２導電型ベース層にストライプ状パターンをもっ
て形成され、その長手方向エッジの前記第２導電型ソー
ス層に対向する距離がこれと直交する方向の辺の前記第
２導電型ソース層に対向する距離より大きく設定された
第１導電型ドレイン層と、 前記ソース層と前記第１導電型ベース層に同時にコンタ
クトして配設されたソース電極と、 前記ドレイン層にコンタクトして配設されたドレイン電
極と、 を有することを特徴とする導電変調型MOSFET。 - 【請求項２】表面部に第１導電型の高抵抗層を有する半
導体ウェハと、 前記高抵抗層に所定パターンをもって形成された第２導
電型ベース層と、 前記高抵抗層に、前記第２導電型ベース層を所定距離を
おいて取り囲むように形成された第１導電型ベース層
と、 前記第２導電型ベース層内に形成された第１導電型ドレ
イン層と、 前記第１導電型ベース層内に、前記第２導電型ベース層
を挟むように分割されて形成された第２導電型ソース層
と、 前記第１導電型ベース層の周辺部から前記高抵抗層上に
またがるチャネル領域上にゲート絶縁膜を介してリング
状パターンをもって形成された、前記第２導電型ソース
層のない領域上を通る引出し電極部を有するゲート電極
と、 前記ソース層と前記第１導電型ベース層に同時にコンタ
クトして配設されたソース電極と、 前記ドレイン層にコンタクトして配設された、前記第２
導電型ソース層のない領域上を通る引出し電極部を有す
るドレイン電極と、 を有することを特徴とする導電変調型MOSFET。 - 【請求項３】表面部に第１導電型の高抵抗層を有する半
導体ウェハと、 前記高抵抗層にストライプ状パターンをもって形成され
た第２導電型ベース層と、 前記高抵抗層に、前記第２導電型ベース層を所定距離を
おいて取り囲むように形成された第１導電型ベース層
と、 前記第２導電型ベース層内にストライプ状パターンをも
って形成された第１導電型ドレイン層と、 前記第１導電型ベース層に前記第２導電型ベース層の二
つの長辺部にそれぞれ対向するように分割されて形成さ
れた第２導電型ソース層と、 前記第１導電型ベース層の周辺部から前記高抵抗層上に
またがるチャネル領域上にゲート絶縁膜を介してリング
状パターンをもって形成された、前記第２導電型ソース
層のない領域上を通る引出し電極部を有するゲート電極
と、 前記ソース層と前記第１導電型ベース層に同時にコンタ
クトして配設されたソース電極と、 前記ドレイン層にコンタクトして配設された、前記第２
導電型ソース層のない領域上を通る引出し電極部を有す
るドレイン電極と、 を有することを特徴とする導電変調型MOSFET。 - 【請求項４】前記第２導電型ベース層は、複数個に分割
されて配置され、それぞれが深く拡散形成された低抵抗
ベース層と、この低抵抗ベース層の外側に浅く拡散形成
された高抵抗ベース層とから構成されている請求項1,2
または３のいずれかに記載の導電変調型MOSFET。 - 【請求項５】前記第２導電型ベース層およびその外側の
高抵抗層上に絶縁膜を介して形成された、一端が前記ド
レイン電極に接続され、他端が前記ゲート電極に接続さ
れた高抵抗膜を有する請求項1,2または３のいずれかに
記載の導電変調型MOSFET。 - 【請求項６】前記ドレイン層領域内で前記第２導電型ベ
ース層が一部表面に露出し、前記ドレイン電極がこの露
出した第２導電型ベース層にコンタクトしている請求項
1,2または３のいずれかに記載の導電変調型MOSFET。 - 【請求項７】表面部に第１導電型の高抵抗層を有する半
導体ウェハと、 前記高抵抗層に所定パターンをもって形成された第２導
電型ベース層と、 前記高抵抗層に、前記第２導電型ベース層に対して所定
間隔をおいて前記第２導電型ベース層を取り囲むように
形成された第１導電型ベース層と、 前記第２導電型ベース層内に形成された、リング状パタ
ーンを持つ第１導電型ソース層と、 前記第１導電型ベース層内に、前記第２導電型ベース層
を取囲み、かつ少なくとも一箇所の分離領域をもって形
成された第２導電型ドレイン層と、 前記第２導電型ベース層の周辺部から前記高抵抗層上に
またがるチャネル領域上にゲート絶縁膜を介してリング
状パターンをもって形成され、前記分離領域上を通る引
出し電極部を有するゲート電極と、 前記第１導電型ソース層と前記第２導電型ベース層に同
時にコンタクトして配設された、前記分離領域上を通る
引出し電極部を有するソース電極部と、 前記第２導電型ドレイン層にコンタクトして配設された
ドレイン電極と、 を有することを特徴とする導電変調型MOSFET。 - 【請求項８】表面部に第１導電型の高抵抗層を有する半
導体ウェハと、 前記高抵抗層にストライプ状パターンをもって形成され
た第２導電型ベース層と、 前記高抵抗層に、前記第２導電型ベース層に対して所定
間隔をおいて前記第２導電型ベース層を取り囲むように
形成された第１導電型ベース層と、 前記第１導電型ベース層に形成され、前記第２導電型ベ
ース層の二つの長辺部にそれぞれ対向するように分割さ
れて配置された第２導電型ドレイン層と、 前記第２導電型ベース層内に二つのストライプ状パター
ンをもって形成された第１導電型ソース層と、 前記第２導電型ベース層の周辺部から前記高抵抗層にま
たがるチャネル領域上にゲート絶縁膜を介して形成され
た、リング状パターンを持つゲート電極と、 前記第１導電型ソース層と前記第２導電型ベース層に同
時にコンタクトして配設されたソース電極と、 前記第２導電型ドレイン層にコンタクトして配設された
ドレイン電極と、 を有することを特徴とする導電変調型MOSFET。 - 【請求項９】前記第２導電型ベース層が複数個に分割さ
れて配置されている請求項７または８のいずれかに記載
の導電変調型MOSFET。 - 【請求項１０】前記第１導電型ベース層およびその内側
の高抵抗層上に絶縁膜を介して形成された、一端が前記
ドレイン電極に接続され、他端が前記ゲート電極に接続
された高抵抗膜を有する請求項７のまたは８のいずれか
に記載の導電変調型MOSFET。 - 【請求項１１】前記ドレイン層領域内で前記第１導電型
ベース層が一部表面に露出し、前記ドレイン電極がこの
露出した第１導電型ベース層にコンタクトしている請求
項７または８のいずれかに記載の導電変調型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005640A JP2877408B2 (ja) | 1990-01-12 | 1990-01-12 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005640A JP2877408B2 (ja) | 1990-01-12 | 1990-01-12 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03211771A JPH03211771A (ja) | 1991-09-17 |
| JP2877408B2 true JP2877408B2 (ja) | 1999-03-31 |
Family
ID=11616736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005640A Expired - Lifetime JP2877408B2 (ja) | 1990-01-12 | 1990-01-12 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877408B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768171B2 (en) | 2000-11-27 | 2004-07-27 | Power Integrations, Inc. | High-voltage transistor with JFET conduction channels |
| US6509220B2 (en) | 2000-11-27 | 2003-01-21 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor |
| US6424007B1 (en) | 2001-01-24 | 2002-07-23 | Power Integrations, Inc. | High-voltage transistor with buried conduction layer |
| US6555873B2 (en) | 2001-09-07 | 2003-04-29 | Power Integrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
| US7221011B2 (en) | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
| US6573558B2 (en) | 2001-09-07 | 2003-06-03 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| US6635544B2 (en) | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US6555883B1 (en) | 2001-10-29 | 2003-04-29 | Power Integrations, Inc. | Lateral power MOSFET for high switching speeds |
| JP2007194575A (ja) * | 2005-12-21 | 2007-08-02 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007207862A (ja) * | 2006-01-31 | 2007-08-16 | Mitsubishi Electric Corp | 半導体装置 |
| US7557406B2 (en) | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
| US7595523B2 (en) | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| US7468536B2 (en) | 2007-02-16 | 2008-12-23 | Power Integrations, Inc. | Gate metal routing for transistor with checkerboarded layout |
| JP5142634B2 (ja) * | 2007-08-27 | 2013-02-13 | 新電元工業株式会社 | 電界効果型半導体装置 |
| JP5432750B2 (ja) | 2010-02-01 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
-
1990
- 1990-01-12 JP JP2005640A patent/JP2877408B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03211771A (ja) | 1991-09-17 |
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