JPH07118542B2 - 縦型ｍｏｓｆｅｔ - Google Patents
縦型ｍｏｓｆｅｔInfo
- Publication number
- JPH07118542B2 JPH07118542B2 JP63234109A JP23410988A JPH07118542B2 JP H07118542 B2 JPH07118542 B2 JP H07118542B2 JP 63234109 A JP63234109 A JP 63234109A JP 23410988 A JP23410988 A JP 23410988A JP H07118542 B2 JPH07118542 B2 JP H07118542B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate electrode
- gate
- vertical mosfet
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000009792 diffusion process Methods 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 10
- 239000012535 impurity Substances 0.000 description 8
- 230000005684 electric field Effects 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は縦型MOSFETの耐圧向上とオン抵抗低減に関する
ものである。
ものである。
（ロ）従来の技術 縦型DSA（Diffusion Self Alignment）構造の縦型MOSFE
Tは一平面上に多数の素子（セル）を等間隔に並べるこ
とにより高耐圧化と大電流化が図られ、高電圧高速スイ
ッチング用として使用されている（特開昭61−80859、H
01L 29/78）。
Tは一平面上に多数の素子（セル）を等間隔に並べるこ
とにより高耐圧化と大電流化が図られ、高電圧高速スイ
ッチング用として使用されている（特開昭61−80859、H
01L 29/78）。
斯る構造の縦型MOSFETは、第３図及び第４図に示す如
く、底部に高濃度N+型層（１）を有するN-型シリコン基
体（２）をドレインとして、その表面上に所定の間隔で
ゲート電極（ポリSiゲート）（３）が配置され、このゲ
ート電極（３）の下にチャンネル部を作るように基体
（２）表面にＰ型拡散領域（４）とN+型ソース領域
（５）を形成したもので、ゲートへの電圧印加によって
ゲート下のＰ型拡散領域（４）（チャンネル部）を通る
ドレイン電流IDSを制御するようにMOSFETを動作させる
ものである。
く、底部に高濃度N+型層（１）を有するN-型シリコン基
体（２）をドレインとして、その表面上に所定の間隔で
ゲート電極（ポリSiゲート）（３）が配置され、このゲ
ート電極（３）の下にチャンネル部を作るように基体
（２）表面にＰ型拡散領域（４）とN+型ソース領域
（５）を形成したもので、ゲートへの電圧印加によって
ゲート下のＰ型拡散領域（４）（チャンネル部）を通る
ドレイン電流IDSを制御するようにMOSFETを動作させる
ものである。
従来の縦型MOSFETの各セル（６）の形状は、第３図に示
すように四角形となって等間隔で縦横方向に配列され、
四角形の中心からソース電極を取出し、ゲート電極
（３）からはその上の絶縁膜のスルーホールを通して共
通のゲート電極を取出すようになっている。
すように四角形となって等間隔で縦横方向に配列され、
四角形の中心からソース電極を取出し、ゲート電極
（３）からはその上の絶縁膜のスルーホールを通して共
通のゲート電極を取出すようになっている。
そして、各セル（６）のチャンネル部形成にあたって
は、ゲート電極（３）を利用したセルフアライン技術に
よりＰ型拡散領域（４）とソース領域（５）を形成する
が、ゲート電極（３）によるセル（６）形状が四角形を
成すことにより、セル（６）のコーナー部（７）への不
純物拡散が他の部分（辺部）への不純物拡散に比べて少
なく、従ってコーナー部（７）のチャンネル部は凸部の
球面形状のPN接合を形成し、逆バイアス時の電界強度が
他よりも大きくなる。その為、セル（６）のコーナー部
（７）で電界集中を発生し、この部分における耐圧が縦
型MOSFETの耐圧を決定していた。尚、（８）はチャンネ
ル部の輪郭を示す。そのうえ、不純物濃度が薄くなるの
で、コーナー部（７）が他の辺部より早くオンし、リー
クが発生したり、動作上電流分布が不均一となる為低V
GS（off）化の妨げになっていた。
は、ゲート電極（３）を利用したセルフアライン技術に
よりＰ型拡散領域（４）とソース領域（５）を形成する
が、ゲート電極（３）によるセル（６）形状が四角形を
成すことにより、セル（６）のコーナー部（７）への不
純物拡散が他の部分（辺部）への不純物拡散に比べて少
なく、従ってコーナー部（７）のチャンネル部は凸部の
球面形状のPN接合を形成し、逆バイアス時の電界強度が
他よりも大きくなる。その為、セル（６）のコーナー部
（７）で電界集中を発生し、この部分における耐圧が縦
型MOSFETの耐圧を決定していた。尚、（８）はチャンネ
ル部の輪郭を示す。そのうえ、不純物濃度が薄くなるの
で、コーナー部（７）が他の辺部より早くオンし、リー
クが発生したり、動作上電流分布が不均一となる為低V
GS（off）化の妨げになっていた。
（ハ）発明が解決しようとする課題 このように、従来の縦型MOSFETはセル（６）のコーナー
部（７）で耐圧が決定されてしまう欠点があった。ま
た、コーナー部（７）のPN接合の曲率を緩和する為チャ
ンネル部を浅くすることができず、従ってセル（６）の
微細化が難しい欠点があった。更には微細化が困難であ
る為、MOSFETのチャンネル幅GW（セルの周囲長の総和）
を増大してオン抵抗RDS（on）を減少することも困難で
ある欠点があった。
部（７）で耐圧が決定されてしまう欠点があった。ま
た、コーナー部（７）のPN接合の曲率を緩和する為チャ
ンネル部を浅くすることができず、従ってセル（６）の
微細化が難しい欠点があった。更には微細化が困難であ
る為、MOSFETのチャンネル幅GW（セルの周囲長の総和）
を増大してオン抵抗RDS（on）を減少することも困難で
ある欠点があった。
（ニ）課題を解決するための手段 本発明は斯上した欠点に鑑み、チャンネル部のコーナー
部（23）が形成するPN接合が凹型の曲面を形成するよう
にＰ型拡散領域（13）を格子状に形成し、ゲート電極
（15）は夫々が独立するようアイランド状に形成するこ
とにより、コーナー部（23）での耐圧劣化を防止した縦
型MOSFETを提供するものである。
部（23）が形成するPN接合が凹型の曲面を形成するよう
にＰ型拡散領域（13）を格子状に形成し、ゲート電極
（15）は夫々が独立するようアイランド状に形成するこ
とにより、コーナー部（23）での耐圧劣化を防止した縦
型MOSFETを提供するものである。
更に、夫々が独立したゲート電極（15）を接続電極（1
7）で電気的に接続することにより、多層配線構造を用
いることの無い、簡略化した構造の縦型MOSFETを提供す
るものである。
7）で電気的に接続することにより、多層配線構造を用
いることの無い、簡略化した構造の縦型MOSFETを提供す
るものである。
（ホ）作用 本発明によれば、コーナー部（23）のPN接合が凹型の曲
面形状を成すので、電界が分散され、集中は起らない。
また、チャンネルのコーナー部（７）は他の部分より不
純物濃度が高くなる為、リーク電流源にはならず、低V
GS（off）化が容易である。
面形状を成すので、電界が分散され、集中は起らない。
また、チャンネルのコーナー部（７）は他の部分より不
純物濃度が高くなる為、リーク電流源にはならず、低V
GS（off）化が容易である。
また、夫々のゲート電極（15）が接続電極（17）で接続
されているので、夫々のゲート電極（15）を電気的に共
通にできる。
されているので、夫々のゲート電極（15）を電気的に共
通にできる。
（ヘ）実施例 以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図及び第２図は本発明の縦型MOSFETを示す平面図及
びAA線断面図を示す。（11）は裏面にドレイン電極が設
けられる比較的低比抵抗のN+型シリコン半導体基板、
（12）は基板（11）表面に設けられ共通のドレイン領域
となる比較的高比抵抗のＮ型エピタキシャル層、（13）
はＮ型エピタキシャル層（12）の表面に格子状に形成し
たＰ型の拡散領域、（14）はＰ型拡散領域（13）表面の
一部に形成したN+型拡散領域（ソース領域）、（15）は
ソース領域（14）と露出したＮ型エピタキシャル層（1
2）とに挾まれたＰ型拡散領域（13）が形成するチャン
ネル領域の上にゲート酸化膜（16）を介して形成したゲ
ート電極、（17）は夫々独立したゲート電極を橋絡する
接続電極、（18）はＰ型拡散領域（13）とN+型ソース領
域（14）の双方にコンタクトするソース電極、（19）は
そのコンタクトホールを夫々示す。
びAA線断面図を示す。（11）は裏面にドレイン電極が設
けられる比較的低比抵抗のN+型シリコン半導体基板、
（12）は基板（11）表面に設けられ共通のドレイン領域
となる比較的高比抵抗のＮ型エピタキシャル層、（13）
はＮ型エピタキシャル層（12）の表面に格子状に形成し
たＰ型の拡散領域、（14）はＰ型拡散領域（13）表面の
一部に形成したN+型拡散領域（ソース領域）、（15）は
ソース領域（14）と露出したＮ型エピタキシャル層（1
2）とに挾まれたＰ型拡散領域（13）が形成するチャン
ネル領域の上にゲート酸化膜（16）を介して形成したゲ
ート電極、（17）は夫々独立したゲート電極を橋絡する
接続電極、（18）はＰ型拡散領域（13）とN+型ソース領
域（14）の双方にコンタクトするソース電極、（19）は
そのコンタクトホールを夫々示す。
Ｐ型拡散領域（13）はエピタキシャル層（12）表面に格
子状に形成するので、その結果Ｎ型エピタキシャル層
（12）はＰ型拡散領域（13）に囲まれて表面に露出し、
露出部分がタイル状に点在する。
子状に形成するので、その結果Ｎ型エピタキシャル層
（12）はＰ型拡散領域（13）に囲まれて表面に露出し、
露出部分がタイル状に点在する。
ゲート電極（15）は、一例として四角形状を成し前記格
子状パターンの網目に相当する部分、つまり前記エピタ
キシャル層（12）の露出部分を覆う様にして縦横に配設
される。そして、ゲート電極（15）の４個のコーナー部
には夫々斜め方向に延在する接続電極（17）が設けら
れ、これが近接するゲート電極（15）を夫々接続するこ
とにより、全てのゲート電極（15）を同電位とする。
子状パターンの網目に相当する部分、つまり前記エピタ
キシャル層（12）の露出部分を覆う様にして縦横に配設
される。そして、ゲート電極（15）の４個のコーナー部
には夫々斜め方向に延在する接続電極（17）が設けら
れ、これが近接するゲート電極（15）を夫々接続するこ
とにより、全てのゲート電極（15）を同電位とする。
ソース電極（18）は、酸化膜（20）を介してゲート電極
（15）を覆う様に形成され、接続電極（17）を避ける為
ゲート電極（15）の側辺部でＰ型拡散領域（13）とN+型
ソース領域（14）の双方にコンタクトする。
（15）を覆う様に形成され、接続電極（17）を避ける為
ゲート電極（15）の側辺部でＰ型拡散領域（13）とN+型
ソース領域（14）の双方にコンタクトする。
ゲート電極（15）下のチャンネル部形成にあたっては、
先ずエピタキシャル層（12）表面にＰ型拡散領域（13）
のうちの深い領域を形成する為のＰ型不純物（ボロン
等）を選択的にデポジットした後、エピタキシャル層
（12）表面に膜厚1000Å程度のゲート酸化膜（16）と膜
厚5000乃至8000Åのポリシリコン層を生成し、このポリ
シリコン層をアイランド状にパターニングすることでゲ
ート電極（15）を形成し、ゲート電極（15）をマスクと
したセルフアライン技術により全面にＰ型不純物（ボロ
ン等）をイオン注入し、先に導入したＰ型不純物と共に
このＰ型不純物を熱拡散してＰ型拡散領域（13）を形成
し、今度はゲート電極（15）とパターニングしたホトレ
ジスト膜をマスクとしてセルフアライン技術によりＮ型
不純物（リン等）をイオン注入してN+型ソース領域（1
4）を形成し、その結果Ｐ型拡散領域（13）とN+型ソー
ス領域（14）が規定するゲート電極（15）下のＰ型拡散
領域（13）がチャンネル部となる。そして、ゲート電極
（15）を覆う様にCVD酸化膜（20）を生成し、Ｐ型拡散
領域（13）上に夫々コンタクトホール（19）を形成した
後全面に電極配線層を形成し、この電極配線層をパター
ニングしてソース電極（18）を形成することにより本眼
のMOSFETを得る。尚、電極配線層材料としてはアルミニ
ウム（A1）、アルミニウム・シリコン（Al−Si）、タン
グステン（Ｗ）等が選択される。
先ずエピタキシャル層（12）表面にＰ型拡散領域（13）
のうちの深い領域を形成する為のＰ型不純物（ボロン
等）を選択的にデポジットした後、エピタキシャル層
（12）表面に膜厚1000Å程度のゲート酸化膜（16）と膜
厚5000乃至8000Åのポリシリコン層を生成し、このポリ
シリコン層をアイランド状にパターニングすることでゲ
ート電極（15）を形成し、ゲート電極（15）をマスクと
したセルフアライン技術により全面にＰ型不純物（ボロ
ン等）をイオン注入し、先に導入したＰ型不純物と共に
このＰ型不純物を熱拡散してＰ型拡散領域（13）を形成
し、今度はゲート電極（15）とパターニングしたホトレ
ジスト膜をマスクとしてセルフアライン技術によりＮ型
不純物（リン等）をイオン注入してN+型ソース領域（1
4）を形成し、その結果Ｐ型拡散領域（13）とN+型ソー
ス領域（14）が規定するゲート電極（15）下のＰ型拡散
領域（13）がチャンネル部となる。そして、ゲート電極
（15）を覆う様にCVD酸化膜（20）を生成し、Ｐ型拡散
領域（13）上に夫々コンタクトホール（19）を形成した
後全面に電極配線層を形成し、この電極配線層をパター
ニングしてソース電極（18）を形成することにより本眼
のMOSFETを得る。尚、電極配線層材料としてはアルミニ
ウム（A1）、アルミニウム・シリコン（Al−Si）、タン
グステン（Ｗ）等が選択される。
従って、ソース領域（14）を形成するＮ型不純物は接続
電極（17）の下にはイオン注入されないので、ソース領
域（14）はリング形状にならず、ゲート電極（15）の周
囲に分割して形成される。ゲート電極（15）のコーナー
部分は本来あまりドレイン電流PDに関与しないので、ソ
ース領域（14）がチャンネル部分の周囲長より短くなら
ない限り電流容量が減少することは無い。
電極（17）の下にはイオン注入されないので、ソース領
域（14）はリング形状にならず、ゲート電極（15）の周
囲に分割して形成される。ゲート電極（15）のコーナー
部分は本来あまりドレイン電流PDに関与しないので、ソ
ース領域（14）がチャンネル部分の周囲長より短くなら
ない限り電流容量が減少することは無い。
斯る構成によれば、チャンネル部がアイランド状に形成
されたゲート電極（15）の内側へ形成される為、四角形
状のコーナー部のPN接合は内側へ折れ曲った形状を成
し、従って第１図に示す如く、前記PN接合からエピタキ
シャル層（12）側へ形成される空乏層（21）も前記PN接
合の形状に沿ったものとなる。この様な形状では、エピ
タキシャル層（12）からＰ型拡散領域（13）への電界は
集中せず、前記空乏層（21）の凹曲面状に沿って分散す
ることになる。その為、本願のMOSFETの耐圧は純粋にゲ
ート電極（15）側辺のチャンネル部でのパンチスルー又
はツェナー降状電圧で決まり、コーナー部での耐圧劣化
は無い。Ｐ型拡散領域（13）の深い部分もまた、格子状
に形成した結果コーナー部分が凹曲面を成すので、前記
耐圧を劣化させない。
されたゲート電極（15）の内側へ形成される為、四角形
状のコーナー部のPN接合は内側へ折れ曲った形状を成
し、従って第１図に示す如く、前記PN接合からエピタキ
シャル層（12）側へ形成される空乏層（21）も前記PN接
合の形状に沿ったものとなる。この様な形状では、エピ
タキシャル層（12）からＰ型拡散領域（13）への電界は
集中せず、前記空乏層（21）の凹曲面状に沿って分散す
ることになる。その為、本願のMOSFETの耐圧は純粋にゲ
ート電極（15）側辺のチャンネル部でのパンチスルー又
はツェナー降状電圧で決まり、コーナー部での耐圧劣化
は無い。Ｐ型拡散領域（13）の深い部分もまた、格子状
に形成した結果コーナー部分が凹曲面を成すので、前記
耐圧を劣化させない。
また、マルチゲート構造としながら接続電極（17）によ
って全てのゲート電極（15）を電気的に接続できるの
で、配線がポリシリコン層とソース電極（18）層だけで
済む他、ソース電極（18）を全面に形成しゲート電極
（15）を囲むようにコンタクトできるので、ゲート電極
（15）の周囲から効率的にドレイン電流IDを供給でき
る。
って全てのゲート電極（15）を電気的に接続できるの
で、配線がポリシリコン層とソース電極（18）層だけで
済む他、ソース電極（18）を全面に形成しゲート電極
（15）を囲むようにコンタクトできるので、ゲート電極
（15）の周囲から効率的にドレイン電流IDを供給でき
る。
（ト）発明の効果 以上説明した如く、本発明によればマルチゲート構造と
しゲート電極（15）のコーナー部分における電界集中を
防止したので、耐圧が向上し且つ微細化することでMOSF
ETのチャンネル幅を増大し、オン抵抗RDS（on）を低減
できる利点を有する。
しゲート電極（15）のコーナー部分における電界集中を
防止したので、耐圧が向上し且つ微細化することでMOSF
ETのチャンネル幅を増大し、オン抵抗RDS（on）を低減
できる利点を有する。
また、マルチゲート構造としながら接続電極（17）を設
けることにより、構成が簡単でソース電極（18）がゲー
ト電極（15）を囲む様にコンタクトできる構造を実現で
きる利点をも有する。
けることにより、構成が簡単でソース電極（18）がゲー
ト電極（15）を囲む様にコンタクトできる構造を実現で
きる利点をも有する。
第１図及び第２図は夫々本発明の一実施例を説明する為
の平面図及び断面図、第３図及び第４図は従来例を説明
する為の平面図及び断面図である。
の平面図及び断面図、第３図及び第４図は従来例を説明
する為の平面図及び断面図である。
Claims (4)
- 【請求項１】第１導電型半導体基体をドレインとして、
その一主表面の一部に第２導電型の拡散領域が形成さ
れ、 前記拡散領域表面の一部に第１導電型のソース領域が形
成され、 前記ソース領域と前記基体とに挾まれたチャンネル領域
となるべき第２導電型拡散領域上にゲート絶縁膜を介し
てゲート電極が形成され、 前記ソース領域と第２導電型拡散領域の双方にコンタク
トするソース電極が形成された縦型MOSFETにおいて、 前記第２導電型拡散領域を格子状に形成し、前記ゲート
電極を前記格子の網目部分に各々が電気的に独立するよ
うなアイランド状に配設し、 前記ゲート電極に、前記第２導電型拡散領域の上方を延
在して前記独立したゲート電極を橋絡する接続電極を形
成したことを特徴とする縦型MOSFET。 - 【請求項２】前記ゲート電極と接続電極は同層のポリシ
リコン層で、前記ソース電極は前記ゲート電極とは多層
構造を形成する配線層で構成されていることを特徴とす
る請求項第１項に記載の縦型MOSFET。 - 【請求項３】前記ゲート電極は四角形状を成して縦横に
配置されると共に、前記接続電極が前記ゲート電極のコ
ーナー部から斜め方向に延在し、且つ４個のゲート電極
が共通の接続電極で橋絡されていることを特徴とする請
求項第１項に記載の縦型MOSFET。 - 【請求項４】前記ゲート電極と接続電極は同層のポリシ
リコン層で、前記ソース電極は前記ゲート電極とは多層
構造を形成する配線層で構成され、且つ前記ソース電極
は前記ゲート電極のコーナー部分を除く４辺４箇所でコ
ンタクトし前記ゲート電極を覆う様に形成したことを特
徴とする請求項第３項に記載の縦型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234109A JPH07118542B2 (ja) | 1988-09-19 | 1988-09-19 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234109A JPH07118542B2 (ja) | 1988-09-19 | 1988-09-19 | 縦型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282580A JPH0282580A (ja) | 1990-03-23 |
| JPH07118542B2 true JPH07118542B2 (ja) | 1995-12-18 |
Family
ID=16965772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234109A Expired - Fee Related JPH07118542B2 (ja) | 1988-09-19 | 1988-09-19 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118542B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106104806A (zh) * | 2013-09-20 | 2016-11-09 | 莫诺利斯半导体有限公司 | 高压mosfet器件及其制造方法 |
| US9991376B2 (en) | 2013-09-20 | 2018-06-05 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504176B2 (en) * | 2000-04-06 | 2003-01-07 | Matshushita Electric Industrial Co., Ltd. | Field effect transistor and method of manufacturing the same |
| JP5616665B2 (ja) * | 2010-03-30 | 2014-10-29 | ローム株式会社 | 半導体装置 |
| WO2012105609A1 (ja) * | 2011-02-02 | 2012-08-09 | ローム株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116669A (en) * | 1980-02-19 | 1981-09-12 | Nec Corp | Field effect transistor |
-
1988
- 1988-09-19 JP JP63234109A patent/JPH07118542B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106104806A (zh) * | 2013-09-20 | 2016-11-09 | 莫诺利斯半导体有限公司 | 高压mosfet器件及其制造方法 |
| EP3047523A4 (en) * | 2013-09-20 | 2017-10-18 | Monolith Semiconductor Inc. | High voltage mosfet devices and methods of making the devices |
| US9853147B2 (en) | 2013-09-20 | 2017-12-26 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
| US9991376B2 (en) | 2013-09-20 | 2018-06-05 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
| US10361302B2 (en) | 2013-09-20 | 2019-07-23 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
| US10692999B2 (en) | 2013-09-20 | 2020-06-23 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0282580A (ja) | 1990-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2766239B2 (ja) | 高耐圧半導体装置 | |
| US4399449A (en) | Composite metal and polysilicon field plate structure for high voltage semiconductor devices | |
| JPH03270273A (ja) | 半導体装置およびその製造方法 | |
| GB2166290A (en) | Vdmos device | |
| US5672528A (en) | Method for making semiconductor device having field limiting ring | |
| JP2000208759A (ja) | 半導体装置 | |
| JP2877408B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| US6703665B1 (en) | Transistor | |
| JPH0834312B2 (ja) | 縦形電界効果トランジスタ | |
| JPH0687506B2 (ja) | パワーｍｏｓｆｅｔ | |
| JP2800884B2 (ja) | 横型ｄｓａパワーｍｏｓｆｅｔを備えた半導体装置 | |
| JPH07120798B2 (ja) | 縦型ｍｏｓｆｅｔ | |
| JPH07118542B2 (ja) | 縦型ｍｏｓｆｅｔ | |
| JP2002141505A (ja) | 電界効果トランジスタ | |
| JP3301271B2 (ja) | 横型パワーｍｏｓｆｅｔ | |
| JPH10135489A (ja) | ダイオード | |
| JPH06291321A (ja) | 電界効果トランジスタ | |
| JPH0766392A (ja) | 電界効果トランジスタ | |
| JP2676958B2 (ja) | 縦型電界効果トランジスタ | |
| JPH0653490A (ja) | 半導体装置 | |
| JP2023173412A (ja) | 炭化珪素半導体装置 | |
| JPH03155678A (ja) | 縦型ｍｏｓｆｅｔ | |
| JPH0671087B2 (ja) | 縦型電界効果トランジスタ | |
| TWI383500B (zh) | 功率金氧半導體陣列 | |
| JPH08111526A (ja) | パワートランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |