JPH0671087B2 - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- JPH0671087B2 JPH0671087B2 JP62094364A JP9436487A JPH0671087B2 JP H0671087 B2 JPH0671087 B2 JP H0671087B2 JP 62094364 A JP62094364 A JP 62094364A JP 9436487 A JP9436487 A JP 9436487A JP H0671087 B2 JPH0671087 B2 JP H0671087B2
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- Japan
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- 239000004065 semiconductor Substances 0.000 claims description 10
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型電界効果トランジスタに関する。
縦型電界効果トランジスタは、高速特性、広い安全動作
領域、並列動作が可能等の優れた特徴を有する電力用デ
バイスとして注目されている。
領域、並列動作が可能等の優れた特徴を有する電力用デ
バイスとして注目されている。
第２図（ａ），（ｂ）は従来の縦型電界効果トランジス
タを示す半導体チップの一部切欠平面図およびＢ−Ｂ′
線断面図である。
タを示す半導体チップの一部切欠平面図およびＢ−Ｂ′
線断面図である。
第２図（ａ），（ｂ）に示すように、N+型不純物領域１
上にN-型不純物領域２を設けた半導体基板上に行列状に
セル領域３が設けられている。N-型不純物領域２の表面
に順次積層してゲート絶縁膜４とゲート電極５が設けら
れ、セル領域３の中央にゲート電極５およびゲート絶縁
膜４を順次エッチングして開口部が設けられ、ゲート電
極５をマスクとして前記開口部よりN-型不純物領域２に
不純物が導入されＰ型不純物領域（以下ベース領域と記
す）６が設けられ、ベース領域６内にはソース領域８が
選択的に設けられる。ゲート電極５が層間絶縁膜10で被
覆され、該層間絶縁膜10を選択的に開口してソース領域
８とコンタクトし層間絶縁膜９上に延在するソース電極
11が設けられる。N+型不純物領域２の裏面にはドレイン
電極12が設けられる。
上にN-型不純物領域２を設けた半導体基板上に行列状に
セル領域３が設けられている。N-型不純物領域２の表面
に順次積層してゲート絶縁膜４とゲート電極５が設けら
れ、セル領域３の中央にゲート電極５およびゲート絶縁
膜４を順次エッチングして開口部が設けられ、ゲート電
極５をマスクとして前記開口部よりN-型不純物領域２に
不純物が導入されＰ型不純物領域（以下ベース領域と記
す）６が設けられ、ベース領域６内にはソース領域８が
選択的に設けられる。ゲート電極５が層間絶縁膜10で被
覆され、該層間絶縁膜10を選択的に開口してソース領域
８とコンタクトし層間絶縁膜９上に延在するソース電極
11が設けられる。N+型不純物領域２の裏面にはドレイン
電極12が設けられる。
ここで隣接セル間のベース領域−ベース領域間隔は広い
間隔l2と狭い間隔l3を有している。
間隔l2と狭い間隔l3を有している。
上述した従来の縦型電界効果トランジスタは、耐圧はベ
ース領域−ベース領域間隔の広い部分l2で決まり、オン
抵抗はベース領域−ベース領域間隔の狭い部分l3で決定
され、最適値を得ることが困難であるという問題点があ
る。
ース領域−ベース領域間隔の広い部分l2で決まり、オン
抵抗はベース領域−ベース領域間隔の狭い部分l3で決定
され、最適値を得ることが困難であるという問題点があ
る。
本発明の縦型電界効果トランジスタでは、一導電型の半
導体基板表面に行列状に配列されたセル領域と、前記セ
ル領域の中央に設けられた逆導電型の第１の領域と、前
記セル領域表面の前記第１の領域の外縁と等間隔を有す
る外周に内縁を有し隣接セル領域に連続して設けられた
逆導電型の第２の領域と、前記第１の領域内に設けられ
た一導電型の第１のソース領域と、前記第２の領域内の
前記セル領域内に環状に設けられた一導電型の第２のソ
ース領域と、前記第１のソース領域と前記第２のソース
領域の間の前記第１および第２の領域を含む表面にゲー
ト絶縁膜を介して設けられたゲート電極と、前記半導体
基板裏面に設けられたドレイン電極とを含んで構成され
る。
導体基板表面に行列状に配列されたセル領域と、前記セ
ル領域の中央に設けられた逆導電型の第１の領域と、前
記セル領域表面の前記第１の領域の外縁と等間隔を有す
る外周に内縁を有し隣接セル領域に連続して設けられた
逆導電型の第２の領域と、前記第１の領域内に設けられ
た一導電型の第１のソース領域と、前記第２の領域内の
前記セル領域内に環状に設けられた一導電型の第２のソ
ース領域と、前記第１のソース領域と前記第２のソース
領域の間の前記第１および第２の領域を含む表面にゲー
ト絶縁膜を介して設けられたゲート電極と、前記半導体
基板裏面に設けられたドレイン電極とを含んで構成され
る。
次に、本発明の実施例につい図面を参照して説明する。
第１図（ａ），（ｂ）は本発明の一実施例を示す半導体
チップの一部切欠平面図およびＡ−Ａ′線断面図であ
る。
チップの一部切欠平面図およびＡ−Ａ′線断面図であ
る。
第１図（ａ），（ｂ）に示すように、N+型不純物領域１
上にN-型不純物領域２を設けた半導体基板（N-型基板裏
面にＮ型不純物を拡散させたN+型不純物領域を形成する
か、あるいは、N+型不純物領域上にN-型不純物領域をエ
ピタキシャル成長させた基板）上に行列状にセル領域３
を設け、N-不純物領域２の表面にゲート絶縁膜４とゲー
ト電極５とを順次積層して設ける。次に、セル領域３の
中央に正方形の開口部を有し、且つ該開口部より等間隔
の幅の外周に開口部を有するマスクによりゲート電極５
およびゲート絶縁膜４を順次エッチングして除去し、前
記マスクを除去した後ゲート電極をマスクとしてN-型不
純物領域１にＰ型不純物を導入して前記開口部のベース
領域６と隣接セル領域と連続する周辺部のベース領域７
を設ける。ベース領域６および７内にそれぞれ選択的に
環状のソース領域８およびソース領域９を設ける。次
に、ゲート電極５を被覆する層間絶縁膜10を形成した
後、ソース領域8,9上の層間絶縁膜10を選択的に除去し
てソース領域8,9とコンタクトし層間絶縁膜10上に延在
するソース電極11を設ける。次に、N+型不純物領域１の
裏面にドレイン電極12を設けて縦型電界効果トランイジ
スタを構成する。
上にN-型不純物領域２を設けた半導体基板（N-型基板裏
面にＮ型不純物を拡散させたN+型不純物領域を形成する
か、あるいは、N+型不純物領域上にN-型不純物領域をエ
ピタキシャル成長させた基板）上に行列状にセル領域３
を設け、N-不純物領域２の表面にゲート絶縁膜４とゲー
ト電極５とを順次積層して設ける。次に、セル領域３の
中央に正方形の開口部を有し、且つ該開口部より等間隔
の幅の外周に開口部を有するマスクによりゲート電極５
およびゲート絶縁膜４を順次エッチングして除去し、前
記マスクを除去した後ゲート電極をマスクとしてN-型不
純物領域１にＰ型不純物を導入して前記開口部のベース
領域６と隣接セル領域と連続する周辺部のベース領域７
を設ける。ベース領域６および７内にそれぞれ選択的に
環状のソース領域８およびソース領域９を設ける。次
に、ゲート電極５を被覆する層間絶縁膜10を形成した
後、ソース領域8,9上の層間絶縁膜10を選択的に除去し
てソース領域8,9とコンタクトし層間絶縁膜10上に延在
するソース電極11を設ける。次に、N+型不純物領域１の
裏面にドレイン電極12を設けて縦型電界効果トランイジ
スタを構成する。
ここでベース領域６−ベース領域７の間隔l1はどの部分
でも等しく形成される。
でも等しく形成される。
以上説明したように本発明は、幅が一定である環状パタ
ーンのゲート電極をマスクとしてベース領域及びソース
領域をセルフアラインで形成することにより、ベース領
域−ベース領域の間隔がどの部分でも等間隔にでき、耐
圧及びオン抵抗を決定するベース領域の間隔を等しくで
きることで、従来構造の縦型電界効果トランジスタの高
耐圧化及び低イオン抵抗化の設計を容易にする効果を有
する。
ーンのゲート電極をマスクとしてベース領域及びソース
領域をセルフアラインで形成することにより、ベース領
域−ベース領域の間隔がどの部分でも等間隔にでき、耐
圧及びオン抵抗を決定するベース領域の間隔を等しくで
きることで、従来構造の縦型電界効果トランジスタの高
耐圧化及び低イオン抵抗化の設計を容易にする効果を有
する。
第１図（ａ），（ｂ）は本発明の一実施例を示す半導体
チップの一部切欠平面図およびＡ−Ａ′線断面図、第２
図（ａ），（ｂ）は従来の縦型電界効果トランジスタを
示す半導体チップの一部切欠平面図およびＢ−Ｂ′線断
面図である。 １……N+型不純物領域、２……N-型不純物領域、３……
セル領域、４……ゲート絶縁膜、５……ゲート電極、6,
7……ベース領域、8,9……ソース領域、10……層間絶縁
膜、11……ソース電極、12……ドレイン電極、l1,l2,l3
……ベース領域−ベース領域間隔。
チップの一部切欠平面図およびＡ−Ａ′線断面図、第２
図（ａ），（ｂ）は従来の縦型電界効果トランジスタを
示す半導体チップの一部切欠平面図およびＢ−Ｂ′線断
面図である。 １……N+型不純物領域、２……N-型不純物領域、３……
セル領域、４……ゲート絶縁膜、５……ゲート電極、6,
7……ベース領域、8,9……ソース領域、10……層間絶縁
膜、11……ソース電極、12……ドレイン電極、l1,l2,l3
……ベース領域−ベース領域間隔。
Claims (1)
- 【請求項１】一導電型の半導体基板表面に行列状に配列
されたセル領域と、前記セル領域の中央に設けられた逆
導電型の第１の領域と、前記セル領域表面の前記第１の
領域の外縁と等間隔を有する外周に内縁を有し隣接セル
領域に連続して設けられた逆導電型の第２の領域と、前
記第１の領域内に設けられた一導電型の第１のソース領
域と、前記第２の領域内の前記セル領域内に環状に設け
られた一導電型の第２のソース領域と、前記第１のソー
ス領域と前記第２のソース領域の間の前記第１および第
２の領域を含む表面にゲート絶縁膜を介して設けられた
ゲート電極と、前記半導体基板裏面に設けられたドレイ
ン電極とを含むことを特徴とする縦型電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094364A JPH0671087B2 (ja) | 1987-04-16 | 1987-04-16 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094364A JPH0671087B2 (ja) | 1987-04-16 | 1987-04-16 | 縦型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63260081A JPS63260081A (ja) | 1988-10-27 |
| JPH0671087B2 true JPH0671087B2 (ja) | 1994-09-07 |
Family
ID=14108253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094364A Expired - Fee Related JPH0671087B2 (ja) | 1987-04-16 | 1987-04-16 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671087B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586835Y2 (ja) * | 1990-04-05 | 1998-12-14 | 新電元工業株式会社 | 絶縁ゲート型電界効果トランジスタ |
| EP0654829A1 (en) * | 1993-11-12 | 1995-05-24 | STMicroelectronics, Inc. | Increased density MOS-gated double diffused semiconductor devices |
-
1987
- 1987-04-16 JP JP62094364A patent/JPH0671087B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63260081A (ja) | 1988-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |