JPH0282534A - 縦型ｍｏｓｆｅｔ及びその製造方法 - Google Patents
縦型ｍｏｓｆｅｔ及びその製造方法Info
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- JPH0282534A JPH0282534A JP23410788A JP23410788A JPH0282534A JP H0282534 A JPH0282534 A JP H0282534A JP 23410788 A JP23410788 A JP 23410788A JP 23410788 A JP23410788 A JP 23410788A JP H0282534 A JPH0282534 A JP H0282534A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は縦型ＭＯＳＦＥＴの耐圧向上とオン抵抗低減に
関するものである。
関するものである。
（ロ）従来の技術
縦型Ｄ Ｓ Ａ （Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ Ａ
ｌｉｇｎｍｅｎｔ ）構造の縦型ＭＯＳ Ｆ ＥＴは一
平面上に多数の素子（セル）を等間隔に並べることによ
り高耐圧化と大電流化が図られ、高電圧高速スイッチン
グ用として使用されている（特開昭６１−８０８５９、
ＨＯＩＬ ２９／７８）。
ｌｉｇｎｍｅｎｔ ）構造の縦型ＭＯＳ Ｆ ＥＴは一
平面上に多数の素子（セル）を等間隔に並べることによ
り高耐圧化と大電流化が図られ、高電圧高速スイッチン
グ用として使用されている（特開昭６１−８０８５９、
ＨＯＩＬ ２９／７８）。
断る構造の縦型ＭＯＳＦＥＴは、第３図に示す如く、底
部に高濃度Ｎ９型層（１）を有するＮ−型シリコン基体
（２）をドレインとして、その表面上に所定の間隔でゲ
ート電極（ポリＳｉゲート）（３）が配置され、このゲ
ート電極（３）の下にチャンネル部を作るように基体（
２）表面にＰ型拡散領域（４）とＮ＋型ソース領域（５
）を形成したもので、ゲートへの電圧印加によってゲー
ト下のＰ型拡散領域（４）（チャンネル部）を通るドレ
イン電流Ｉ□を制御するようにＭＯＳＦＥＴを動作させ
るものである。尚、（６）はガードリング領域、（７）
はアニユラリングである。
部に高濃度Ｎ９型層（１）を有するＮ−型シリコン基体
（２）をドレインとして、その表面上に所定の間隔でゲ
ート電極（ポリＳｉゲート）（３）が配置され、このゲ
ート電極（３）の下にチャンネル部を作るように基体（
２）表面にＰ型拡散領域（４）とＮ＋型ソース領域（５
）を形成したもので、ゲートへの電圧印加によってゲー
ト下のＰ型拡散領域（４）（チャンネル部）を通るドレ
イン電流Ｉ□を制御するようにＭＯＳＦＥＴを動作させ
るものである。尚、（６）はガードリング領域、（７）
はアニユラリングである。
断る構造の縦型ＭＯ３ＦＥＴにおいて、・耐圧は主にド
レインとなるＮ型基体の比抵抗ρと厚さｄとで決定され
、耐圧を向上するには比抵抗ρを高く、厚さｄを厚く設
定すれば良い。ところが、Ｎ型基体の比抵抗ρを高くし
て厚さｄを厚くするとオン動作時に生じるオン抵抗Ｒｏ
ｓ（ｏｎ）が高くなり、消費電力が大きくなって望まし
くない。しかもオン抵抗Ｒｏｓ（ｏｎ）を下げる為にド
レインの平面積Ａを増加する（チャンネル断面積を大き
くする）ことはチップサイズを大きくし集積度を低下さ
せる。
レインとなるＮ型基体の比抵抗ρと厚さｄとで決定され
、耐圧を向上するには比抵抗ρを高く、厚さｄを厚く設
定すれば良い。ところが、Ｎ型基体の比抵抗ρを高くし
て厚さｄを厚くするとオン動作時に生じるオン抵抗Ｒｏ
ｓ（ｏｎ）が高くなり、消費電力が大きくなって望まし
くない。しかもオン抵抗Ｒｏｓ（ｏｎ）を下げる為にド
レインの平面積Ａを増加する（チャンネル断面積を大き
くする）ことはチップサイズを大きくし集積度を低下さ
せる。
（ハ）発明が解決しようとする課題
この様に、従来はＮ型基体（２）の比抵抗によってオン
抵抗Ｒａ５（ｏｎ）が高いという欠点があった。
抵抗Ｒａ５（ｏｎ）が高いという欠点があった。
（ニ）課題を解決するための手段
本発明は上記欠点に鑑みて成され、ＭＯＳセルを形成す
る半導体チップの素子形成領域（１４）表面を掘り下げ
ることにより、オン抵抗Ｒｏｓ（ｏｎ）の小さい縦型Ｍ
Ｏ３ＦＥＴを提供するものである。
る半導体チップの素子形成領域（１４）表面を掘り下げ
ることにより、オン抵抗Ｒｏｓ（ｏｎ）の小さい縦型Ｍ
Ｏ３ＦＥＴを提供するものである。
（＊）作用
本発明によれば、ＭＯＳセルの部分だけ基板（１１）の
厚みｄが薄くなるので、その分Ｎ−型層（１３）の比抵
抗ρによるオン抵抗Ｒｏｓ（ｏｎ）を低減できる。一方
、ガードリング領域（１５）を形成する半導体チップの
周辺部分は素子形成領域（１４）部分より厚くしである
ので、半導体チップの機械的強度を保つと共に高耐圧が
得られる。
厚みｄが薄くなるので、その分Ｎ−型層（１３）の比抵
抗ρによるオン抵抗Ｒｏｓ（ｏｎ）を低減できる。一方
、ガードリング領域（１５）を形成する半導体チップの
周辺部分は素子形成領域（１４）部分より厚くしである
ので、半導体チップの機械的強度を保つと共に高耐圧が
得られる。
（へ）実施例
以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図は本発明による縦型ＭＯＳＦＥＴの断面構造を示
し、（１１）はドレイン取出側となる裏面側にＮ９型層
（１２）を素子形成側となる表面側にＮ−型層（１３）
を有するＮ型半導体基板、（１４）は素子形成領域、（
１５）は素子形成領域（１４〉の周囲をリング状に囲む
Ｐ１型のガードリング領域、（１６）はＮ１型のチャン
ネルストッパ領域、（１７）はＰ＋型不純物拡散領域、
（１８）はＮゝ型不純物拡散領域（ソース領域）、（１
９〉はゲート電極、（２０）は酸化膜、（２１）はソー
ス電極、（２２）はフィールド電極である。
し、（１１）はドレイン取出側となる裏面側にＮ９型層
（１２）を素子形成側となる表面側にＮ−型層（１３）
を有するＮ型半導体基板、（１４）は素子形成領域、（
１５）は素子形成領域（１４〉の周囲をリング状に囲む
Ｐ１型のガードリング領域、（１６）はＮ１型のチャン
ネルストッパ領域、（１７）はＰ＋型不純物拡散領域、
（１８）はＮゝ型不純物拡散領域（ソース領域）、（１
９〉はゲート電極、（２０）は酸化膜、（２１）はソー
ス電極、（２２）はフィールド電極である。
ＭＯＳセルはＮ−型層（１３）を共通のドレインとしゲ
ート電極（１９）直下のＮ−型層（１３）とＮ＋型ソー
ス領域（１８）に挾まれたＰ“型不純物拡散領域（１７
）の表面をチャンネル部分として構成され、このＭＯＳ
セルを素子形成領域（１４）表面に縦横に多数個配列す
ることで大電流容量素子とする。
ート電極（１９）直下のＮ−型層（１３）とＮ＋型ソー
ス領域（１８）に挾まれたＰ“型不純物拡散領域（１７
）の表面をチャンネル部分として構成され、このＭＯＳ
セルを素子形成領域（１４）表面に縦横に多数個配列す
ることで大電流容量素子とする。
ＭＯＳセルを形成した素子形成領域（１４）は、同図か
ら明らかな様にチップ周辺のガードリング領域（１５）
形成部分より数μｍ〜数十μｍ掘り下げて段差を設け、
掘り下げた部分の底面は段差の無い水平面とする。ガー
ドリング領域（１５）の底面とＰ１型不純物拡散領域（
１７）の深い部分の底面とは耐圧を維持する為にＮ型基
板（１１）の裏面から夫々同じ高さになっている。
ら明らかな様にチップ周辺のガードリング領域（１５）
形成部分より数μｍ〜数十μｍ掘り下げて段差を設け、
掘り下げた部分の底面は段差の無い水平面とする。ガー
ドリング領域（１５）の底面とＰ１型不純物拡散領域（
１７）の深い部分の底面とは耐圧を維持する為にＮ型基
板（１１）の裏面から夫々同じ高さになっている。
斯る構成によれば、素子形成領域（１４）だけを他より
も薄くしたので、掘り下げた分だけＮ−型層（１３）の
抵抗成分を減じることができ、従って縦型ＭＯ３ＦＥＴ
のオン抵抗Ｒｂ５ｃｏｎ）を低減できる。一方、耐圧は
基板（１１）の厚みｄ、詳しくはＰ＋型不純物拡散領域
（１７〉の深い部分の底面からＮ１型層（１２）までの
Ｎ−型層（１３）の厚さで決定すると同時に、ガードリ
ング領域（１５）によって横方向へ拡大される空乏層に
もよる。本願によれば、掘り下げた分だけＰ＋型不純物
拡散領域（１７）の深い部分が浅くなり、ガードリング
領域（１５）の底面と高さが一致しているので、基板（
１１）の厚み方向、及び横方向共に、耐圧を劣化させず
に済む。
も薄くしたので、掘り下げた分だけＮ−型層（１３）の
抵抗成分を減じることができ、従って縦型ＭＯ３ＦＥＴ
のオン抵抗Ｒｂ５ｃｏｎ）を低減できる。一方、耐圧は
基板（１１）の厚みｄ、詳しくはＰ＋型不純物拡散領域
（１７〉の深い部分の底面からＮ１型層（１２）までの
Ｎ−型層（１３）の厚さで決定すると同時に、ガードリ
ング領域（１５）によって横方向へ拡大される空乏層に
もよる。本願によれば、掘り下げた分だけＰ＋型不純物
拡散領域（１７）の深い部分が浅くなり、ガードリング
領域（１５）の底面と高さが一致しているので、基板（
１１）の厚み方向、及び横方向共に、耐圧を劣化させず
に済む。
以下、第２図を用いて本願の縦型ＭＯＳＦＥＴの製造方
法の一例を説明する。
法の一例を説明する。
先ず第２図Ａに示すように、シリコン単結晶ウェハから
ドレイン取出側となる裏面側にＮ＋型層（１３）を有す
る半導体基板（１１）を用意し、この表面に形成した酸
化膜（２０）をバターニングして選択マスクとし、Ｐ型
不純物（ボロン等）をイオン注入又はデポジットして熱
拡散することによりガードリング領域（１５）とＰ１型
不純物拡散領域（１７）を形成する。前記熱拡散でＮ−
型層（１３）表面に熱酸化膜（２０）を形成する。前記
Ｎ”−Ｎ−半導体基板（１↓）はＮ−型シリコンウェハ
にＮ型不純物を拡散するか、若しくはＮ＋型シリコンウ
ェハ上にエピタキシャル成長によりＮ−型層を形成して
製造する。
ドレイン取出側となる裏面側にＮ＋型層（１３）を有す
る半導体基板（１１）を用意し、この表面に形成した酸
化膜（２０）をバターニングして選択マスクとし、Ｐ型
不純物（ボロン等）をイオン注入又はデポジットして熱
拡散することによりガードリング領域（１５）とＰ１型
不純物拡散領域（１７）を形成する。前記熱拡散でＮ−
型層（１３）表面に熱酸化膜（２０）を形成する。前記
Ｎ”−Ｎ−半導体基板（１↓）はＮ−型シリコンウェハ
にＮ型不純物を拡散するか、若しくはＮ＋型シリコンウ
ェハ上にエピタキシャル成長によりＮ−型層を形成して
製造する。
次に第２図Ｂに示すように、再度酸化膜（２０）をバタ
ーニングして選択マスクとし、Ｎ型不純物（リン等）を
熱拡散することによりチャンネルストッパ領域（１６）
を形成する。
ーニングして選択マスクとし、Ｎ型不純物（リン等）を
熱拡散することによりチャンネルストッパ領域（１６）
を形成する。
次に第２図Ｃに示すように、基板（１１）表面にバター
ニングしたレジスト膜（２３）を形成し、これを選択マ
スクとして先ずフッ酸を主体とするエツチング液により
素子形成領域（１４）表面の酸化膜（２０）を除去する
。次いでレジスト膜（２３）を残存又は除去した状態で
例えばＨＮＯｓ ： ＨＦ’ＣＨｓＣＯＯＨ” １０
： ３：３なるエツチング液によるウェットエッチやＲ
ＩＥ等のドライエッチによって素子形成領域（１４）の
Ｎ−型！（１３）を数μｍ〜数十μｍ掘り下げる。
ニングしたレジスト膜（２３）を形成し、これを選択マ
スクとして先ずフッ酸を主体とするエツチング液により
素子形成領域（１４）表面の酸化膜（２０）を除去する
。次いでレジスト膜（２３）を残存又は除去した状態で
例えばＨＮＯｓ ： ＨＦ’ＣＨｓＣＯＯＨ” １０
： ３：３なるエツチング液によるウェットエッチやＲ
ＩＥ等のドライエッチによって素子形成領域（１４）の
Ｎ−型！（１３）を数μｍ〜数十μｍ掘り下げる。
この段差は露光装置の被写体深度を超えるので、半導体
ウェハの一部に設けた図示せぬ位置合せマークもこのエ
ツチングで掘り下げる。そして、以後の工程は全て掘り
下げた溝の底面を基準に、つまり掘り下げた素子形成領
域（１４）の底面にピントを合わせて加工を行う。する
と、ガードリング領域（１５）部分の加工精度が劣化す
るが、ＭＯＳのゲート部分よりは大きなスケールで描か
れているので、前記劣化した加工精度でも十分に加工で
きる。また、前記底面にピントを合わせることにより、
ＭＯＳＦＥＴのゲートを高精度で加工できる。
ウェハの一部に設けた図示せぬ位置合せマークもこのエ
ツチングで掘り下げる。そして、以後の工程は全て掘り
下げた溝の底面を基準に、つまり掘り下げた素子形成領
域（１４）の底面にピントを合わせて加工を行う。する
と、ガードリング領域（１５）部分の加工精度が劣化す
るが、ＭＯＳのゲート部分よりは大きなスケールで描か
れているので、前記劣化した加工精度でも十分に加工で
きる。また、前記底面にピントを合わせることにより、
ＭＯＳＦＥＴのゲートを高精度で加工できる。
次に第２図りに示すように、素子形成領域〈口）表面を
露出して清浄化した後基板（旦）表面を熱酸化し、素子
形成領域（１４）表面に膜厚１０００〜２０００人のゲ
ート酸化膜（２０ａ）を形成する。
露出して清浄化した後基板（旦）表面を熱酸化し、素子
形成領域（１４）表面に膜厚１０００〜２０００人のゲ
ート酸化膜（２０ａ）を形成する。
次に第２図Ｅに示すように、ＣＶＤ法等により全面にノ
ンドープのポリシリコン層を堆積し、リンドープでこれ
を所望の比抵抗とした後、ポリシリコン層をホトエツチ
ングすることによりゲート電極（１９）を形成する。
ンドープのポリシリコン層を堆積し、リンドープでこれ
を所望の比抵抗とした後、ポリシリコン層をホトエツチ
ングすることによりゲート電極（１９）を形成する。
次に第２図Ｆに示すように、ゲート電極（１９）をマス
クとしたセルファライン方式により表面からＰ３型不純
物拡散領域（１７）の浅い部分を形成するＰ型不純物を
イオン注入又はデポジットする。
クとしたセルファライン方式により表面からＰ３型不純
物拡散領域（１７）の浅い部分を形成するＰ型不純物を
イオン注入又はデポジットする。
次に第２図Ｇに示すように、基板（１１）全体に熱処理
を加えることによりチャンネル拡散をし、Ｐ１型不純物
拡散領域〈１７）とガードリング領域（１５）を夫々ド
ライブインする。Ｐ１型不純物拡散領域（１７）の浅い
部分はゲート電極（１９）直下に横方向拡散してＭＯＳ
ＦＥＴのチャンネル部分を形成し、Ｐ“型不純物拡散領
域（１７）の深い部分はＮ−型！（１３）とのＰＮ接合
で縦型ＭＯＳＦＥＴのダンパーダイオードを構成する。
を加えることによりチャンネル拡散をし、Ｐ１型不純物
拡散領域〈１７）とガードリング領域（１５）を夫々ド
ライブインする。Ｐ１型不純物拡散領域（１７）の浅い
部分はゲート電極（１９）直下に横方向拡散してＭＯＳ
ＦＥＴのチャンネル部分を形成し、Ｐ“型不純物拡散領
域（１７）の深い部分はＮ−型！（１３）とのＰＮ接合
で縦型ＭＯＳＦＥＴのダンパーダイオードを構成する。
次に第２図Ｈに示すように、基体（１１）表面にＰ０型
不純物拡散領域（１７）の一部を覆うホトレジスト膜（
２４）を形成し、再びゲート電極（１９）を利用したセ
ルファライン方式によりリン（Ｐ）をイオン注入、拡散
することによりＰ１型不純物拡散領域（１７）の浅い部
分の表面にＮ３型のソース領域（１８）を形成する。結
果、ソース領域（１８）からＮ−型層（１３）までのゲ
ート電極（１９）直下のＰ＋型不純物拡散領域（１７）
がチャンネル部分となる。
不純物拡散領域（１７）の一部を覆うホトレジスト膜（
２４）を形成し、再びゲート電極（１９）を利用したセ
ルファライン方式によりリン（Ｐ）をイオン注入、拡散
することによりＰ１型不純物拡散領域（１７）の浅い部
分の表面にＮ３型のソース領域（１８）を形成する。結
果、ソース領域（１８）からＮ−型層（１３）までのゲ
ート電極（１９）直下のＰ＋型不純物拡散領域（１７）
がチャンネル部分となる。
次に第２図■に示すように、全面にＣＶＤ法等の手法に
よってゲート電極（１９）を覆う酸化膜（２０）を形成
し、フンタクトホトエッチを行った後、Ａ１又はＡｌ−
５ｉの導電材料を蒸着バターニングしてソース電極（２
１）とフィールド電極（２２）を形成する。以上に説明
した製造方法により、本願構造を実現できる。
よってゲート電極（１９）を覆う酸化膜（２０）を形成
し、フンタクトホトエッチを行った後、Ａ１又はＡｌ−
５ｉの導電材料を蒸着バターニングしてソース電極（２
１）とフィールド電極（２２）を形成する。以上に説明
した製造方法により、本願構造を実現できる。
（ト）発明の効果
以上に説明した如く、本発明によればＭＯＳセルを形成
する素子形成領域（１４）だけを薄くしたので、高耐圧
を維持したまま基板（１１）の厚みを減じた分オン抵抗
Ｒａｓ （ｏｎ ）を低減できる利点を有する。
する素子形成領域（１４）だけを薄くしたので、高耐圧
を維持したまま基板（１１）の厚みを減じた分オン抵抗
Ｒａｓ （ｏｎ ）を低減できる利点を有する。
また、ＰＮ接合からソース電極（２１）までが近接する
ので、Ｐ１型不純物拡散領域（１７）の深い部分とＮ−
型ＷＪ（１３）とが形成するＰＮ接合による縦型ＭＯ３
ＦＥＴのダンパーダイオードの順方向電圧Ｖｆ特性を改
善でき、信頼性に優れた縦型ＭＯＳＦＥＴとすることが
できる。
ので、Ｐ１型不純物拡散領域（１７）の深い部分とＮ−
型ＷＪ（１３）とが形成するＰＮ接合による縦型ＭＯ３
ＦＥＴのダンパーダイオードの順方向電圧Ｖｆ特性を改
善でき、信頼性に優れた縦型ＭＯＳＦＥＴとすることが
できる。
第１図は本発明を説明する為の断面図、第２図Ａ乃至第
２図Ｉは夫々本発明の製造方法を説明する為の断面図、
第３図は従来例を説明する為の断面図である。
２図Ｉは夫々本発明の製造方法を説明する為の断面図、
第３図は従来例を説明する為の断面図である。
Claims (2)
- （１）第１導電型半導体基体をドレインとし、該半導体
基体の一部に第２導電型不純物領域を形成し、この第２
導電型不純物領域表面の一部に第１導電型不純物領域を
設けてソースとし、ソース・ドレイン間の第２導電型表
面領域をチャンネル部としてこの上に絶縁膜を介してゲ
ート電極を設けたＭＯＳＦＥＴセルを多数並列接続し、
前記セルを並設する素子形成領域の周囲を第２導電型の
ガードリング領域で囲んだ縦型ＭＯＳＦＥＴにおいて、 前記素子形成領域を周囲より掘り下げてセルを配置し、
且つ前記第２導電型不純物領域の底部と前記ガードリン
グ領域の底部とが同じ高さとなるようにしたことを特徴
とする縦型ＭＯＳＦＥＴ。 - （２）半導体チップの周囲にガードリング領域を形成す
る第２導電型不純物とアニュラリング領域を形成する第
１導電型不純物を夫々拡散する工程と、 前記半導体チップの周囲を除いた素子形成領域をエッチ
ングして掘り下げる工程と、 前記掘り下げた素子形成領域表面に第２導電型不純物領
域を形成する不純物を拡散する工程と、前記素子形成領
域表面にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に堆積したポリシリコン層をパター
ニングしてゲート電極とし、次いでこのゲート電極をマ
スクとしてチャンネル部分を形成する第２導電型不純物
をイオン注入する工程と、前記半導体チップの全体に熱
処理を加えて前記チャンネル部分をドライブインし、同
時に前記ガードリング領域と前記第２導電型不純物領域
とを互いの底部の位置が同じ高さとなるように拡散する
工程と、 前記チャンネル部分表面に第１導電型不純物を拡散して
ソース領域を形成する工程と、 コンタクトホールを開孔し、ソース電極を形成する工程
とを具備することを特徴とする縦型ＭＯＳＦＥＴの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23410788A JPH0282534A (ja) | 1988-09-19 | 1988-09-19 | 縦型ｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23410788A JPH0282534A (ja) | 1988-09-19 | 1988-09-19 | 縦型ｍｏｓｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282534A true JPH0282534A (ja) | 1990-03-23 |
Family
ID=16965739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23410788A Pending JPH0282534A (ja) | 1988-09-19 | 1988-09-19 | 縦型ｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282534A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418394A (en) * | 1992-08-10 | 1995-05-23 | Siemens Aktiengesellschaft | Power MOSFET with improved avalanche resistance |
| US5445978A (en) * | 1992-04-23 | 1995-08-29 | Siliconix Incorporated | Method of making power device with buffered gate shield region |
| JP2009076930A (ja) * | 2008-11-13 | 2009-04-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2018206873A (ja) * | 2017-05-31 | 2018-12-27 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
-
1988
- 1988-09-19 JP JP23410788A patent/JPH0282534A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5445978A (en) * | 1992-04-23 | 1995-08-29 | Siliconix Incorporated | Method of making power device with buffered gate shield region |
| US5418394A (en) * | 1992-08-10 | 1995-05-23 | Siemens Aktiengesellschaft | Power MOSFET with improved avalanche resistance |
| JP2009076930A (ja) * | 2008-11-13 | 2009-04-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2018206873A (ja) * | 2017-05-31 | 2018-12-27 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
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