JPH02281662A - 半導体装置 - Google Patents

半導体装置

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JPH02281662A
JPH02281662A JP1102702A JP10270289A JPH02281662A JP H02281662 A JPH02281662 A JP H02281662A JP 1102702 A JP1102702 A JP 1102702A JP 10270289 A JP10270289 A JP 10270289A JP H02281662 A JPH02281662 A JP H02281662A
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semiconductor region
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breakdown voltage
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Akio Uenishi
明夫 上西
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Mitsubishi Electric Corp
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    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、パワーＭＯＳＦＥＴやＩ　ＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）などの半導体装置の降
伏電圧の改善に関する。
〔従来の技術〕
第９図は従来のｎチャネル形パワーＭＯＳＦＥＴの複数
の基本ＭＯＳユニットセルの部分の断面図である。
第９図においてｎ　形ドレイン領域１ａの上にｎ−形ド
レイン領域１ｂが形成される。ｎ−形ドレイン領域１ｂ
の表面内に複数のｐ形半導体領域２が分離して選択的に
形成される。ｐ形半導体領域２の表面内にｎ　形ドレイ
ン領域１ｂと一定の間隔を隔てて選択的に、ｎ＋形ソー
ス領域３が形成される。ｎ　形ソース領域３とｎ−形ド
レイン領域１ｂの間のｐ形半導体領域２の表面付近をチ
ャネル形成領域４とする。また、ゲート絶縁膜５がチャ
ネル形成領域４上に形成される。その上にゲート電極６
が形成される。さらにソース電極７が、ｐ形半導体領域
２の中央部表面とｎ　形ソース領域３の一部表面を短絡
接続するように形成される。ゲート電極６とソース電極
７は層間絶縁膜８によって絶縁分離される。またドレイ
ン電極９がｎ＋形トドレイン領域１ａ裏面に形成される
。
次に動作について説明する。ドレイン電極９とソース電
極７との間にドレイン電圧ｖＤＳを印加する。またゲー
ト電極６とソース電極７との間にゲート電圧Ｖ。８を印
加すると、チャネル形成領域４にチャネルが形成され、
このチャネルを通じてドレイン電極９とソース電極７と
の間にドレイン電流■　が流れる。このドレイン電流Ｉ
Ｄはゲート電圧Ｖ。８によって制御される。なお、ｐ形
半導体領域２の中央部表面とｎ　形ソース領域３の一部
表面とをソース電極７により短絡接続することによりチ
ャネル形成領域４の電位を定めている。
次にこのパワーＭＯ３ＦＥＴの破壊モードについて説明
する。第１０図は第９図に示すパワーＭＯＳＦＥＴの出
力特性を示したグラフである。横軸はドレイン電圧ｖ　
１縦軸はドレイン電流Ｉ９、Ｓ パラメーターはゲート電圧ｖＧｓである。ドレイン電圧
Ｖ　が降伏電圧Ｖ。に達すると、ドレイン電Ｓ 流ＩＤが急激に増加しパワーＭＯ５ＦＥＴは降伏状態に
なる。パワーＭＯ３ＦＥＴに降伏電流Ｊｃが流れると、
この装置は瞬時に破壊する傾向を持つ。
第１１Ａ図及び第１１Ｂ図は各々、パワーＭＯ３ＦＥＴ
の概要構成の断面図とその等価回路を示す接続図である
。第１１Ａ図に示すように、ｐ形半導体領域２内には、
各ｎ＋形ソース領域３の深さ方向に沿った内部抵抗Ｒ１
および、各ｎ＋形ソース領域３の底面に沿った内部抵抗
Ｒが存在する。これらは第１１Ｂ図に示すように、ｐ形
半導体領域２内において、ｎ＋形ソース領域３の深さ方
向に沿った合成内部抵抗Ｒ２および、それぞれのｎ＋形
ソース領域３の底面に沿った内部抵抗Ｒ３として表され
る。この内部抵抗Ｒは、ｎ−形ソース領域１ｂ、ｐ形半
導体領域２およびｎ　形ソース領域３から成る寄生トラ
ンジスタＴ　のべ「 −ス抵抗となる。またｎ　形ドレイン領域１ｂとｐ形半
導体領域２とでダイオードＤを形成している。
ソース電極７とドレイン電極９間に印加されているドレ
イン電圧ｖＤｓを増加させていき、ｎ　形ドレイン領域
１ｂとｐ形半導体領域２とで形成されているダイオード
Ｄの降伏電圧に達すると、第１１Ａ図に矢印で示すよう
に降伏電流Ｊ。が流れる。降伏電流Ｊ。がｎ＋形ソース
領域３の底面に流れ込むと、寄生トランジスタＴ　のベ
ース電位が上昇する。この寄生トランジスタＴｒが導通
となる条件は、ベース、エミッタ間の電位差が０．６■
より大きくなることであるから次式（１）で与えられる
。
ＪｃＸＲａ＞　０．６　　（Ｖ）　　　　　　−（１）
なお、ｎ＋形ソース領域３の深さ方向に沿って存在する
合成内部抵抗Ｒ２は内部抵抗Ｒ３に比べて充分小さいの
で、無視できるものとする。寄生トランジスタＴ　に、
式（１）を満足するような降伏「 電流Ｊ。が流れ込むと、寄生トランジスタＴｒが導通状
態となる。
この時、寄生トランジスタＴ　に流れるコレツ「 少電流は、ベース電流と寄生トランジスタＴ　の直流電
流増幅率ｈＰＥの積となる。通常、直流電流増幅率ｈＦ
Ｅは非常に大きい値であり、寄生トランジスタＴ　に流
れるコレクタ電流は大電流となる。
そのため短時間のうちに大電流が流れ、パワーＭＯＳＦ
ＥＴが破壊されてしまう。
〔発明が解決しようとする課題〕
従来のパワーＭＯ３ＦＥＴなどの半導体装置は以上のよ
うに構成されているので、破壊耐量が小さく、過負荷が
かかると瞬時に破壊する傾向があった。
この発明は上記のような問題点を解消するためになされ
たもので破壊耐量を向上し、過負荷がかかっても破壊し
にくい半導体装置を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体装置は、第１導電形の半導体層と
、この半導体層上に形成された第２導電方のウェル領域
とを備えている。ウェル領域は、第１の深さを有する第
１の半導体領域と、この第１の領域の中央部に形成され
た前記第１の深さより深い第２の深さを有する第２の半
導体領域とを有する。上記第１の深さと第２の深さの比
は０．８５〜０．９５の範囲になるように設定されてい
る。
〔作用〕
この発明においては、ウェル領域を形成する第１の半導
体領域と第２の半導体領域の深さの比を０．８５から０
．９５の範囲に設定したので、降伏電圧がより高くなる
。
〔実施例〕
第１図はこの発明による半導体装置の一実施例であるｎ
チャネル形パワーＭＯ３ＦＥＴの基本ＭＯＳユニットセ
ルの断面図である。この実施例において、ｐ形半導体（
ウェル）領域２は、比較的浅い第１の半導体領域２ａと
、この第１の半導体領域２ａの中央部に形成された比較
的深い第２の半導体領域２ｂとから成る。第２の半導体
領域２ｂは、この部分にのみ降伏電流Ｊ　が流れるよう
にするためのものである。
その他の構成は、前述した従来のパワーＭＯ８ＦＥＴと
同様である。すなわち、ｎ＋形トドレイン領域１ａ上に
ｎ　形ドレイン領域１ｂが形成される。ｎ　形ドレイン
領域１ｂの表面内に第１゜第２の半導体領域２ａ、２ｂ
より成るｐ形半導体領域２の複数個が分離して選択的に
形成されている。ｐ形半導体領域２の表面内に、ｎ−形
ドレイン領域１ｂと一定の間隔を隔てて選択的に、ｎ＋
形ソース領域３が形成される。例えばｎ　形ソース領域
３は環状であってもよい。この環状のｎ＋形ソース領域
３とｎ　形ドレイン領域１ｂの間のｐ形半導体領域２の
表面付近をチャネル形成領域４とする。また、ゲート絶
縁膜５がチャネル形成領域４上に形成される。その上に
ゲート電極６が形成される。さらにソース電極７が、ｐ
形半導体領域２の中央部表面とｎ＋形ソース領域３の一
部表面を短絡接続するように、全ユニットセルにわたっ
て共通に形成される。ゲート電極６とソース電極７は層
間絶縁膜８によって絶縁分離される。
またドレイン電極９がｎ　形ドレイン領域１ａの裏面に
形成される。
基本的な動作については従来と同様である。すなわち、
ドレイン電極９とソース電極７との間にドレイン電圧ｖ
ＤＳを印加する。またゲート電極６とソース電極７との
間にゲート電圧Ｖ。８を印加すると、チャネル形成領域
４にチャネルが形成され、このチャネルを通じてドレイ
ン電極９とソース電極７との間にドレイン電流１ｏが流
れ出す。このドレイン電流Ｉ　はゲート電圧ｖｃｓによ
って制御り される。なお、ｐ形半導体領域２の中央部表面とｎ＋形
ソース領域３の一部表面とをソース電極７により短絡接
続することによりチャネル形成領域４の電位を定めてい
る。
次に、製造方法について説明する。第２Ａ図〜第２Ｅ図
は、第１図に示すｎチャネル形パワーＭＯ３ＦＥＴの製
造方法の一例を示す断面図である。
第２Ａ図を参照して、ｎ＋形ドレイン領域１ａ上にｎ　
形ドレイン領域１ｂをエピタキシャル成長法により積層
する。ｎ　形ドレイン領域ｌｂ上に酸化膜を積層し、写
真製版により酸化膜にパタニングを施し、ゲート酸化膜
５を形成する。ゲート酸化膜５をマスクとしてボロンな
どのｐ形不純物１００をｎ−形ドレイン領域１ｂにイオ
ン注入する。その後、約１，２００℃で一定時間加熱す
るとｐ形不純物１００は深さ数μｍまで拡散され、第２
Ｂ図に示すようにｐ形半導体領域２０が形成される。
次に、ポリシリコンを積層し、写真製版によりポリシリ
コンにパターニングを施し、ゲート電極６を形成する。
ゲート電極６をマスクとして再びｐ形不純物１００をｎ
−形ドレイン領域１ｂにイオン注入する。その後、約１
，２００℃で一定時制加熱すると第２Ｃ図に示すように
、比較的浅い第１の半導体領域２ａと、この第１の半導
体領域２ａの中央部に形成された比較的深い第２の半導
体領域２ｂとから成るｐ形半導体領域２が形成される。
第２Ｄ図を参照して、次に、ゲート電極６をマスクとし
て、リンなどのｎ形不純物をｐ形半導体領域２にイオン
注入し、約９００℃で一定時間加熱すると浅いｎ＋形ソ
ース領域３が形成される。
第２Ｅ図を参照して、酸化膜を積層し写真製版によりコ
ンタクト部に穴を開ける。ｎ＋形ソース領域３を一部エ
ッチング後、層間絶縁膜８上およびその開口部にアルミ
を積層しソース電極７を、またｎ＋　ドレイン領域１ａ
の裏面にドレイン電極９を形成し、最終的に図のような
構造を得る。
次にこのパワーＭＯ３ＦＥＴの破壊モードにっいて説明
する。このパワーＭＯ９ＦＥＴのｐ形半導体（ウェル）
領域２は、比較的浅い第１の半導体領域２ａと、この第
１の半導体領域２ａの中央部に形成された比較的深い半
導体領域２ｂｓとから成っているので、比較的深い第２
の半導体領域２ｂの、その中でも特に中央部よりに集中
して降伏電流Ｊ　が流れる。その結果、ｎ　形ソース領
域３の底面に流れる電流が減少し寄生トランジスタＴ　
が能動化しにくくなり、また能動化してもそのコレクタ
電流は充分小さくなる。すなわち、過負荷がかかっても
この実施例のパワーＭＯＳＦＥＴには大電流が流れず、
瞬時には破壊しにくく、破壊耐量の向上を実現した構造
となっている。
上記した降伏電流Ｊ　が比較的深い第２の半導体領域２
ｂに集中して流れるのは以下の理由による。前述したよ
うに第２の半導体領域２ｂは熱拡散して形成する。この
とき第２の半導体領域２ｂの底面は完全に平坦にはなら
ず、第１図に示すように若干円形になる。従って、ソー
ス電極７とドレイン電極９間にドレイン電圧ｖＤ８を印
加した場合にｎ　形ドレイン領域１ｂとｐ形半導体領域
２の境界から広がる空乏層の曲率半径は第２の半導体領
域２ｂの底面に対応する部分においては第２の半導体領
域２ｂがない場合よりもある場合の方が小さくなる。そ
のため、第２の半導体領域２ｂの底面に電界集中が起き
やすくなり、降伏電流Ｊ。は、第２の半導体領域２ｂに
集中して流れることになる。これが一つ目の理由である
。
二つ目の理由は、ｎ　形ドレイン領域１ｂの厚さとの関
係である。つまり、比較的深い第２の半導体領域２ｂが
存在するため、ｎ−形ドレイン領域１ｂの厚さは第１図
に示すＡ部において最も薄くなる。ｎ　形ドレイン領域
１ｂの厚さが薄いということはその部分での抵抗が少な
いことを意味する。従って、Ａ部に最も電流が流れやす
いことになり、降伏電流Ｊ　は半導体領域２ｂに集中し
て流れる。以上の二つの理由により第２の半導体領域２
ｂに集中して降伏電流Ｊ　が流れることになり、その結
果、前述したように、破壊耐量の向上を実現できる。
次に、第１の半導体領域２ａの深さＸｌと第２の半導体
領域２ｂの深さｘ２との比が降伏電圧にどのような影響
を与えるかについて考察する。この様な解析は従来行わ
れておらず、ｘ　／ｘ２の値は一般に０．５〜ロゴ程度
に定められていた。しかし、シミュレーションにより、
ｘ　１　／　ｘ　２と降伏電圧との関係を調べた結果、
ｘ　　／　ｘ　２の値が■ ０．９付近のとき最も降伏電圧が高くなることが判明し
た。以下このシミュレーションの概略手法及びシミュレ
ーション結果について述べる。
このシミュレーションに用いるプログラムは、パワーＭ
Ｏ３ＦＥＴのセル領域にメツシュを設定し、各メツシュ
要素の不純物分布データと印加電圧データに基づいてポ
アソン方程式を解くことによって、セル領域内の電界の
分布を求めるとともに、この求められた電界分布から電
子あるいは正孔のなだれ増倍率を求め降伏電圧を導出す
るものである。なお、前記不純物分布データは、不純物
プロファイル評価用のシミュレーションプログラムによ
りシミュレートした結果を利用した。
以下、数値計算の例として５００ｖ系について説明する
。例えば５５０ｖの降伏電圧を実現するには、ｎ　形ド
レイン領域１ｂとｐ形半導体領域２が無限に広がる理想
的な平面接合であるとすると、ｎ　形ドレイン領域１ｂ
の不純物濃度ＣＢが３　、　３　Ｘ　１０　ｌ４ｃｍ−
３以下、厚さが３４μｍ以上であることが必要である。
実際のデバイスではｐ−ｎ接合界面は湾曲する場合が多
い。この湾曲部に電界の局所集中が生じ、平面接合の場
合より降伏電圧が低下する。従って、デバイスの設計に
おいては、いかにして降伏電圧を平面接合の降伏電圧に
近づけるかということが課題となる。
このシミュレーションでは、隣接するｐ形半導体領域２
の間隔Ｂをパラメータとし、ｘｌ−４゜５μｍ１第１の
半導体領域２ａの幅Ｃを４．５μｍとして、深さＸ２を
変化させた。また、ｎ　形ドレイン領域１ｂの厚さデー
タは、ｐ形半導体領域２の存在による厚さの減少を考慮
して、ｐ形半導体領域２の形成前において４５μｍであ
ると設定した。
なお、平面接合降伏電圧のシミュレーション結果は、ｐ
形半導体領域２の厚さを６μｍとした場合、５６５ｖと
なる。以下に示す表ＩＡ〜ＩＥは、深さＸ２を変化させ
た場合のシミュレーション降伏電圧Ｖ　及び、シミュレ
ーション降伏電圧ｖＢＲＲ とシミュレーション平面接合降伏電圧（５６５Ｖ）との
比を示している。また、以下に示す表２は深さＸ　と深
さＸ２との比を示している。
表ＩＡ　　　　Ｂ−１μｍ 表ＩＣ Ｂ−９μｍ 表ＩＤ Ｂ寓　１３　μｍ 表ＩＥ Ｂ＝ｌＩ　１７　μｍ 表ＩＢ　　　　　Ｂ−５μｍ 表ＩＡ〜ＩＥのシミュレーション結果に基づき、ｘ　　
／　ｘ　２とｖＢＲ１５６５との関係をグラフにす■ ると第３図のようになる。第３図に示したグラフより以
下のことが判明する。
■　Ｂ−９μｍ、　　１３ｕｍ、１７μｍの場合、シミ
ュレーション降伏電圧ｖＢＲが最もシミュレーション平
面接合降伏電圧（５６５Ｖ）に近づくのはｘ　／ｘ２の
値が０．９付近のときである。っ■ まり、シミュレーション降伏電圧ｖＢＨの最大値はｘ　
　／ｘ２＝０．９付近に存在する。これは、Ｘ１／　Ｘ
　２の値が０．９付近で、ｐ形半導体領域２の■の部分
と■の部分の空乏層が最もうまくっなかり、電界集中が
最も生じにくくなることに起因する。
■　Ｂ−９μｍ、１３μｍ、１７μｍの場合、およそ０
　、８１　＜　ｘ　　／　Ｘ　２　＜　１の範囲におい
て、■ シミュレーション降伏電圧ｖＢＲが第２半導体領域２ｂ
を設けないとき（ｘ　　／ｘ２＝１）の降伏型■ 圧よりも高くなっている。
表３はＸ　　＃　５．２μｍ、　ｘ　　／ｘ２　＝　０
．９．第２の半導体領域２ａの幅Ｃがｘｌと等しいとき
のＢ　／　ｘ　　とｖＢＲ１５６５との関係を示す。
■ 表　　３ Ｂ　／　ｘ　　とｖＢＲ１５６５の関係をグラフにする
と第４図のようになる。
第４図のグラフから以下のことがわかる。間隔Ｂが変化
すると降伏電圧も変化する。Ｂ　／　ｘ　ｔ〜０．７〜
０．９付近に降伏電圧の極小値、Ｂ　／　Ｘ＋〜２付近
に降伏電圧の極大値が存在する。Ｂ　／　ｘ　１＞２の
範囲では、間隔Ｂの増加に伴い降伏電圧はゆるやかにか
つ単調に減少する。パワーＭＯ３ＦＥＴではオン電流は
ｐ形半導体領域２の間のｎ　形ドレイン領域１ｂを通っ
て流れるので、オン抵抗を減らすためには間隔Ｂは広い
ことが望まれる。
従って、ｖＢＲ１５６５の値を大きく保つとともにオン
抵抗の低減を図ることができる間隔Ｂの値は、Ｂ／ｘｌ
〉２つまり、Ｂ　＞　ｘ　ｔ　Ｘ　２の条件を満たせば
、実用上問題は生じないと考えられる。
以上に示したシミュレーション結果に基づいてパワーＭ
Ｏ５ＦＥＴを試作し、降伏電圧を測定した。その実験結
果を以下に説明する。
−３とする条件下において、深さｘ２を変化させた場合
の実験降伏電圧Ｖ　′及び実験降伏電圧ｖＢＲＲ と実験平面接合降伏電圧（５２５Ｖ）との比を表４に示
す。またｘ　／ｘ２の値を表５に示す。
■ なお、実験平面接合降伏電圧（５２５Ｖ）の測定条件は
、ｐ形半導体領域２の厚さを６ｐｍｓｎ形ドレイン領域
１ｂの厚さ４５μｍ、ｎ−形ドレイン領域１ｂ不純物濃
度を３．　３　Ｘ　１０１４ｃｍ−３としている。
表　　４ 表３に示した実験結果を正規化してグラフにしたのが第
５図である。第５図より、以下のことがわかる。
■　実験降伏電圧Ｖ　　が最も実験平面接合降Ｒ 伏型圧（５２５Ｖ）に近づくのは、ｘ　　／　ｘ　２の
値が０．８９付近のときである。つまり、実験降伏電圧
Ｖ　　の最大値はｘｌ／ｘ２−０．８９付近にＢＲ 存在する。
■　０　、７８　＜　ｘ　　／　Ｘ　２　＜　１の範囲
において、■ 実験降伏電圧Ｖ　′が第２半導体領域２ｂを設けＢ１２ ないとき（ｘ　　／ｘ２−１）の降伏電圧よりも高くな
っている。
上記■、■は、シミュレーション結果より判明する結果
■、■とほぼ一致しており、実験結果とシミュレーショ
ン結果とを考慮すると、Ｘｌ／Ｘ２の値は０−８５　＜
　ｘ　　／　Ｘ　２　＜　０．９５であれば、■ より高い降伏電圧が得られることがわかる。
なお、上記実施例では、ｘ　１−４　、５μｍの場合に
ついて説明したが、ｘ　／Ｘ２の値が０．８５〜０゜９
５の範囲であればいかなる値であってもよい。
次に、第１の半導体領域２ａの幅Ｃと降伏電圧との関係
について説明する。幅Ｃがあまり大きすぎるとｐ形半導
体領域２のＩの部分とＨの部分に生じる空乏層がうまく
つながらず、この部分に電界集中が生じ降伏電圧が低下
する。ｘ　１　＝　４　、　５ｐｍ、ｘ２＝５．２μｍ
、Ｂ−９ｐｍの条件下でＣ−６，５μｍとした場合のシ
ミュレーション降伏電圧Ｖ　は５２１■、実験降伏電圧
Ｖ　　は４ＢＲＢＲ’ ８０Ｖであった。一方、同じ条件下においてＣ−４，５
μｍとした場合のシミュレーション降伏電圧Ｖ　は５３
０Ｖ　（表ＩＣ参照）　　ｘ　　ｍｘ２−ＢＲ１ ５，２ａｍ、Ｂ−１０ｔｔｍ　（”９ｕｍとみなす）の
条件下でＣ−４，５μｍとした場合の実験降伏電圧Ｖ　
、は４９０Ｖ　（表４参照）となる。上述Ｂｌ？ したシミュレーション降伏電圧ｖＢＲあるいは実験降伏
電圧Ｖ　２と幅Ｃとの関係を第６図に示す。
ＢＲ 第６図に示すようにシミュレーション降伏電圧Ｖｌある
いは実験降伏電圧Ｖ　　と幅Ｃとの関係はＢＲ’ はぼリニアな関係になると相当している。第２の半導体
領域２ｂを設けないとき、例えばＸ　１−　Ｘ２−４．
５μｍであれば、シミュレーション降伏電圧ｖＢＲは５
１５ＶＣ表ＩＣ参照）となっており、このときの幅Ｃは
第６図より約７．９μｍとなる。
また、第２の半導体領域２ｂを設けていないのと等価と
みなせるｘ　　−４，５μｍ　、　　ｘ　２　＝　４．
７μｍのときの実験シミュレーション電圧Ｖ　、は３Ｒ ４７０Ｖとなっており、このときの幅Ｃは第６図より約
８゜４μｍとなる。つまり、降伏電圧が第２の半導体領
域２ｂを設けないときより大きくなるのはおよそＣ≦２
ｘ１の条件下であることがわかる。上記結果より、降伏
電圧と幅Ｃとの関係は、望ましくはＣ５０、５ｘ　１を
満たす程度であれば、第２の半導体領域２ｂを設けない
場合より高い降伏電圧が得られることがわかる。
なお、上記実施例ではウェル領域とされるｐ形半導体領
域を２段構成にした場合について説明したが、第７図に
示すように、チップ周辺のガードリングを多段構成にし
、隣り合う深さの比（Ｘ　ａ／ｘ　　、　　ｘ　　／ｘ
　　、　　ｘ　　／ｘｄ）を０．８５〜０．９５ｂ　　
　　　　ｂ　　　　　　ｃ　　　　　ｃの範囲に設定す
ると、チップ周辺の電界集中を緩和することができ、よ
り高い降伏電圧を維持することができる。また、Ｃ≦２
ｘ、Ｃ≦２ｘｌ　　　　ｃ２ ｂ”３≦２　ｘ　ａに設定することにより、チップ周辺
の電界集中をさらに緩和することができる。
第８図はこの発明を適用したＩＧＢＴの断面図である。
この断面図において、第１図に示したパワーＭＯ３ＦＥ
Ｔとの構造上の相違点は、電極９とｎ＋領域１ａとの間
にｐ　領域ＩＣを新たに設けたことである。その他の構
成、つまり、ｎ　領域１ａ、ｎ−領域１ｂ、ｐ形半導体
領域２．ｎ＋領域３．ゲート絶縁膜５．ゲート電極６．
電極７゜層間絶縁膜８．電極９の構成は第１図に示した
パワーＭＯ３ＦＥＴと同様である。この発明は上記した
パワーＭＯ３ＦＥＴと類似の構造を有するＩＧＢＴにも
適用できる。また、パワーＭＯ３ＦＥＴ、ＩＧＢＴに限
らず、これらの半導体装置と類似の構造を有するその他
の半導体装置にもこの発明は適用できる。
〔発明の効果〕
以上のようにこの発明によれば、比較的浅い第１の深さ
を有する第１の半導体領域とこの半導体領域の中央部に
形成された比較的深い第２の深さを有する第２の半導体
領域とでウェル領域を形成し、上記第１．第２の深さの
比を０．８５〜０．９５の範囲になるようにしたので、
破壊耐量が向上し、過負荷がかかっても破壊しにくい半
導体装置を得ることができる。
【図面の簡単な説明】
第１図はこの発明に係る半導体装置の一実施例を示す縦
断面図、第２Ａ図ないし第２Ｅ図は第１図に示した半導
体装置の製造工程を示す断面図、第３図ないし第６図は
第１図に示した半導体装置の動作を説明するための図、
第７図はこの発明の応用例を示す断面図、第８図はこの
発明の他の実施例を示す断面図、第９図は従来の半導体
装置の縦断面図、第１０図は第９図に示した装置の出力
特性を示すグラフ、第１１Ａ図及び第１１Ｂ図は第９図
に示した半導体装置の問題点を説明するための図である
。 図において、１ｂはｎ−形ドレイン領域、２はｐ形半導
体領域、２ａは第１の半導体領域、２ｂは第２の半導体
領域である。 なお、各図中同一符号は同一または相当部分を示す。 第１図

Claims (1)

    【特許請求の範囲】
  1. （１）第１導電形の半導体層と、 前記半導体層上に形成された第２導電形のウェル領域と
    を備え、 前記ウェル領域は第１の深さを有する第１の半導体領域
    と、この第１の半導体領域の中央部に形成された前記第
    １の深さより深い第２の深さを有する第２の半導体領域
    とを有し、 前記第１の深さと前記第２の深さの比が０．８５〜０．
    ９５であることを特徴とする半導体装置。
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