DE4012667C2 - Halbleiteranordnung und Verfahren zu ihrer Herstellung - Google Patents

Halbleiteranordnung und Verfahren zu ihrer Herstellung

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Description

Die Erfindung betrifft eine Halbleiteranordnung und ein Verfah­ ren zu ihrer Herstellung. Insbesondere betrifft die Erfindung eine Halbleiteranordnung, wie z. B. einen Leistungs-MOSFET oder einen Bipolartransistor mit isolierter Steuerelektrode, nach­ stehend kurz als IGBT bezeichnet, mit erhöhter Durchbruch­ spannung sowie ein Verfahren zur Herstellung von derartigen Halbleiteranordnungen.
In dem Artikel "The COMFET- A New High Conductance MOS-Gated Device" von J. P. Russel et al in IEEE Electron Device Letters, Ausgabe EDL-4, Nr. 3, März 1983, Seiten 63-65, ist ein Gate-ge­ steuerter MOS-Leistungsschalter mit einem sehr geringen Durchlaßwiderstand beschrieben, der ähnlich einem Gate-ge­ steuerten MOS-Thyriston aufgebaut ist und zusätzlich einen Shunt-Widerstand in jeder Elementarzelle aufweist. Eine n⁻-Epi­ taxieschicht aus Silizium ist auf ein p⁺-Substrat aufgewachsen. Ein hochdotierter p⁺-Bereich in der Mitte jeder Elementarzelle ist mit einem Aluminiumkontakt verbunden, der die n⁻- und p⁺-Bereiche kurzschließt, um den Shunt-Widerstand zu bilden. Somit werden die Stromverstärkung des npn-Transistors vermindert, Latch-up vermieden und eine Gate-Steuerung innerhalb eines weiten Bereichs von Betriebsspannung und -strom aufrechterhalten.
In dem Artikel "An Analytical Model for the Power Bipolar-MOS Transistor" von D.-S. Kuo, C. Hu und S. P. Sapp in Solid-State Electronics, Ausgabe 29, Nr. 12, Seiten 1229-1237, 1986, wird ein analytisches Model für I-U-Kenndaten eines bipolaren MOS-Leistungstransistors vorgestellt. Auch D. L. Blackburn gibt in seinem Artikel "Turn-Off Failure of Power MOSFET′s" in IEEE Transactions on Power Electronics, Ausgabe PE-2, Nr. 2, April 1987, Seiten 136-142 Versuchsergebnisse, elektrische Kenndaten und allgemeine theoretische Betrachtungen bezüglich des Spannungsausfalls von Leistungs-MOSFETs an.
Fig. 1 zeigt eine Schnittansicht einer Vielzahl von Basis-MOS- Einheitszellen einer herkömmlichen n-Kanal-Leistungs-MOSFET-An­ ordnung.
Wie in Fig. 1 ersichtlich, ist ein n⁻ Drainbereich 1b auf einer oberen Oberfläche eines n⁺ Drainbereiches 1a angeordnet. Eine Vielzahl von separaten p Halbleiterbereichen 2 ist selektiv in der Oberfläche des n⁻ Drainbereiches 1b ausgebildet. In den Oberflächen der p Halbleiterbereiche 2 sind selektiv n⁺ Source­ bereiche 3 ausgebildet, von denen jeder einen Abstand mit einem vorgegebenen Intervall von dem n⁻ Drainbereich 1b hat.
In der Nähe von Bereichen der Oberflächen der p Halbleiterbe­ reiche 2 sind zwischen den n⁺ sourcebereichen und dem n⁻ Drain­ bereich 1b Kanalbereiche 4 ausgebildet. Auf den Kanalbereichen 4 sind Gateisolierschichten 5 ausgebildet, auf denen Gateelek­ troden 6 angeordnet sind.
Weiterhin ist eine Sourceelektrode 7 vorgesehen, welche die mittleren Bereiche der Oberflächen der p Halbleiterbereiche 2 und Teile der Oberflächen der n⁺ Sourcebereiche 3 verbindet und kurzschließt. Die Gateelektroden 6 und die Sourceelektrode 7 sind durch dazwischen angeordnete isolierschichten 8 elek­ trisch voneinander isoliert. An der Bodenfläche des n⁺ Drain­ bereiches 1a ist eine Drainelektrode 9 vorgesehen.
Die Wirkungsweise einer solchen herkömmlichen Halbleiteranord­ nung gemäß Fig. 1 wird nachstehend erläutert. Eine Drainspan­ nung VDS wird zwischen der Drainelektrode 9 und der Source­ elektrode 7 angelegt. Wenn eine Gatespannung BGS zwischen den Gateelektroden 6 und der Sourceelektrode 7 angelegt wird, so werden Inversionsschichten in den Kanalbereichen 4 ausgebildet. Ein Drainstrom ID fließt zwischen der Drainelektrode 9 und der Sourceelektrode 7 durch die Kanalbereiche 4.
Der Drainstrom ID wird mit der Gatespannung BGS gesteuert. Ein Potential in den Kanalbereichen 4 wird festgelegt durch das Verbinden und Kurzschließen der mittleren Bereiche der Oberflächen der p Halbleiterbereiche 2 und von Teilen der Oberflächen der n⁺ Sourcebereiche 3 der Sourceelektrode 7.
Der Leistungs-MOSFET hat die Tendenz zum Durchbruch, wie es nachstehend im einzelnen erläutert ist. Fig. 2 zeigt ein Dia­ gramm zur Erläuterung der Ausgangscharakteristik eines Lei­ stungs-MOSFET gemäß Fig. 1. Die Ordinate des Diagramms be­ zeichnet den Drainstrom ID, und die Abszisse bezeichnet die Drainspannung VDS. Ein Parameter ist die Gatespannung VGS.
Wenn die Drainspannung VDS die Durchbruchspannung VC erreicht, so steigt der Drainstrom ID rapide an, so daß ein Durchbruch in dem Leistungs-MOSFET auftritt. Beim Leistungs-MOSFET be­ steht die Gefahr, daß er sofort zerstört wird, wenn der Durch­ bruchstrom JC so groß wird, daß er einen bestimmten kritischen Wert überschreitet.
Fig. 3A zeigt eine schematische Schnittansicht zur Erläute­ rung eines Leistungs-MOSFET, und Fig. 3B zeigt eine ähnliche schematische Schnittansicht des Leistungs-MOSFET, in welche ein Ersatzschaltbild eingetragen ist.
Wie aus Fig. 3A ersichtlich, gibt es Innenwiderstände R1 und Ra in der Nähe der jeweiligen n⁺ Sourcebereiche 3 in dem p Halbleiterbereich 2. Der Innenwiderstand R1 erstreckt sich in einer Richtung, die der Tiefe des jeweiligen n⁺ Sourcebe­ reiches 3 entspricht, während der Innenwiderstand Ra sich in einer Richtung längs der Bodenfläche des jeweiligen n⁺ Source­ bereiches 3 erstreckt.
In Fig. 3B sind diese Innenwiderstände ersetzt durch einen zusammengesetzten inneren Widerstand R2, der sich in einer Richtung entsprechend der Tiefe der n⁺ Sourcebereiche 3 er­ streckt, und die Innenwiderstände Ra, die sich in einer Rich­ tung längs der Bodenflächen der n⁺ Sourcebereiche 3 in dem p Halbleiterbereich 2 erstrecken.
Die Innenwiderstände Ra dienen als Basiswiderstand eines para­ sitären Transistors Tr, der aus dem n⁻ Drainbereich 1b, dem p Halbleiterbereich 2 und den n⁺ Sourcebereichen 3 besteht. Der n⁻ Drainbereich 1b und der p Halbleiterbereich 2 bilden eine Diode D.
Wenn die Drainspannung VDS, die zwischen der Sourceelektrode 7 und der Drainelektrode 9 angelegt wird, erhöht wird und die Durchbruchspannung der Diode D erreicht, die von dem n⁻ Drain­ bereich 1b und dem p Halbleiterbereich 2 gebildet wird, so be­ ginnt der Durchbruchstrom JC zu fließen, wie es in Fig. 3A mit Pfeilen angedeutet ist.
Wenn der Durchbruchstrom JC direkt unter den Boden flächen der n⁺ Sourcebereiche 3 fließt, steigt das Basispotential des pa­ rasitären Transistors Tr an. Der parasitäre Transistor Tr wird leitend, wenn die Potentialdifferenz zwischen der Basis und dem Emitter größer als 0,6 V wird. Diese Bedingung läßt sich durch die nachstehende Ungleichung ausdrücken:
JC x Ra < 0,6 (V) . . . (1).
Es darf darauf hingewiesen werden, daß der zusammengesetzte Innenwiderstand R2, der sich in der Richtung entsprechend der Tiefe der n⁺ Sourcebereiche 3 erstreckt, ausreichend kleiner ist als die Innenwiderstände Ra, und damit vernachlässigbar ist. Wenn der Durchbruchstrom JC, der die obige Ungleichung (1) erfüllt, in dem Transistor Tr fließt, wird dieser leitend.
Zu diesem Zeitpunkt ist der Kollektorstrom, der in dem parasi­ tären Transistor Tr fließt, gleich dem Produkt aus dem Basis­ strom und einem Gleichstrom-Verstärkungsfaktor hFE des parasi­ tären Transistors Tr. Üblicherweise ist der Wert des Gleich­ strom-Verstärkungsfaktors hFE sehr groß, und somit ist der in dem parasitären Transistor Tr fließende Kollektorstrom eben­ falls sehr groß.
Wenn somit eine Durchbruchspannung in einem Bereich kleiner ist als in anderen Bereichen, so konzentriert sich der Fluß des Stromes in einem solchen Bereich, unabhängig davon, wie klein die Differenz sein mag, und führt schließlich zum Durch­ bruch des Leistungs-MOSFET.
Eine herkömmliche Halbleiteranordnung, beispielsweise ein Lei­ stungs-MOSFET mit einem Aufbau der oben beschriebenen Art, hat somit eine unzureichende Durchbruchspannung und damit die Ten­ denz, daß er bei Überlastung sofort zerstört wird.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei­ teranordnung anzugeben, die eine hohe Durchbruchspannung be­ sitzt und nicht ohne weiteres einen Durchbruch erleidet, wenn eine Überlastung auftritt. Weiterhin liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur Herstellung einer solchen Halbleiteranordnung anzugeben.
Gemäß der Erfindung wird die Aufgabe in zufriedenstellender Weise gelöst. Die erfindungsgemäße Halbleiteranordnung ist in Anspruch 1 beschrieben. Weitere konstruktive Details sind in den Unteransprüchen beschrieben.
Das Verfahren zur Herstellung der erfindungsgemäßen Halblei­ teranordnung ist in Anspruch 6 beschrieben.
Gemäß der Erfindung wird ein Muldenbereich gebildet durch einen ersten Halbleiterbereich mit einer ersten, relativ gerin­ gen Tiefe und durch einen zweiten Halbleiterbereich mit einer zweiten, relativ großen Tiefe, der im Zentrum des ersten Halb­ leiterbereiches vorgesehen ist, und zwar in der Weise, daß das Verhältnis der Werte der ersten Tiefe zur zweiten Tiefe im Be­ reich von 0,85 bis 0,95 liegt und der Abstand zwischen den einzelnen Meldebereichen größer ist als der zweifache Wert der ersten Tiefe. Infolgedessen kann durch die Maßnahmen gemäß der Erfindung eine Halbleiteranordnung reali­ siert werden, die eine hohe Durchbruchspannung besitzt und die bei Überlastung nicht ohne weiteres einen Durchbruch erlei­ det.
Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausführungs­ beispielen und unter Bezugnahme auf die beiliegenden Zeichnun­ gen, naher erläutert. Die Zeichnungen zeigen in
Fig. 1 eine Schnittansicht einer herkömmlichen Halbleiteran­ ordnung;
Fig. 2 ein Diagramm einer Ausgangscharakteristik einer Halb­ leiteranordnung gemäß Fig. 1;
Fig. 3A und 3B schematische Schnittansichten zur Erläuterung der Wirkungsweise und Probleme einer herkömmlichen Halb­ leiteranordnung gemäß Fig. 1;
Fig. 4 eine Schnittansicht zur Erläuterung einer ersten Aus­ führungsform der erfindungsgemäßen Halbleiteranord­ nung;
Fig. 5A bis 5E Schnittansichten zur Erläuterung der einzelnen Schrit­ te zur Herstellung einer Halbleiteranordnung gemäß Fig. 4;
Fig. 6 bis 9 Diagramme zur Erläuterung der Wirkungsweise der Halb­ leiteranordnung gemäß Fig. 4;
Fig. 10 eine Schnittansicht zur Erläuterung eines Anwendungs­ beispiels für die erfindungsgemäße Halbleiteranord­ nung; und in
Fig. 11 eine Schnittansicht zur Erläuterung einer weiteren Ausführungsform gemäß der Erfindung.
Im folgenden wird auf Fig. 4 Bezug genommen, die eine Schnitt­ ansicht einer ersten Ausführungsform der erfindungsgemäßen Halbleiteranordnung zeigt, und zwar anhand der Erläuterung einer Basis-MOS-Einheitszelle eines n-Kanal Leistungs-MOSFET. Bei dieser Ausführungsform besteht ein p Halbleiterbereich 2 als Muldenbereich aus einem relativ flachen ersten Halbleiter­ bereich 2a und einem relativ tiefen zweiten Halbleiterbereich 2b, der im Zentrum des ersten Halbleiterbereiches 2a ausgebil­ det ist. Der zweite Halbleiterbereich 2b ist vorgesehen, um einen Durchbruchstrom JC zu zwingen, nur in diesem Bereich zu fließen.
Im übrigen ist der Aufbau dieses Leistungs-MOSFET der gleiche wie bei dem oben beschriebenen herkömmlichen Leistungs-MOSFET. Somit ist ein n⁻ Drainbereich 1b auf einem n⁺ Drainbereich 1a ausgebildet. Eine Vielzahl von separaten p Halbleiterbereichen 2, bestehend aus den ersten und zweiten Halbleitereichen 2a und 2b, sind selektiv in der Oberfläche des n⁻ Drainbereiches 1b vorgesehen.
In den Oberflächen der p Halbleiterbereiche 2 sind n⁺ Source­ bereiche 3 selektiv in vorgegebenen Abständen von dem n⁻ Drain­ bereich 1b ausgebildet. Die n⁺ Sourcebereiche 3 können bei­ spielsweise ringförmig sein. Kanalbereiche 4 sind in der Nähe der Oberflächen der p Halbleiterbereiche 2 zwischen den Ober­ flächen der ringförmigen n⁺ Sourcebereiche 3 und dem n⁻ Drain­ bereich 1b ausgebildet.
Gateisolierschichten 5 sind auf den Kanalbereichen 4 vorgese­ hen, und Gateelektroden 6 sind darüber angeordnet. Außerdem ist eine Sourceelektrode 7 gemeinsam für sämtliche Einheits­ zellen vorgesehen und verbindet in Form eines Kurzschlusses die zentralen Bereiche der Oberflächen der p Halbleiterberei­ che 2 und Teile der Oberflächen der n⁺ Sourcebereiche 3. Die Gateelektroden 6 und die Sourceelektrode 7 sind durch dazwi­ schengesetzte Isolierschichten 8 elektrisch gegeneinander iso­ liert. Auf der rückseitigen oder unteren Oberfläche des n⁺ Drainbereiches 1a ist eine Drainelektrode 9 vorgesehen.
Die Wirkungsweise dieses n-Kanal Leistungs-MOSFET ist im we­ sentlichen die gleiche wie bei den herkömmlichen Leistungs-MOSFET und wird nachstehend im einzelnen erläutert. Eine Drain­ spannung VDS wird zwischen der Drainelektrode 9 und der Source­ elektrode 7 angelegt. Wenn eine Gatespannung VGS zwischen den Gateelektroden 6 und der Sourceelektrode 7 angelegt wird, so werden Inversionsschichten in den Kanalbereichen 4 gebildet, so daß ein Drainstrom ID zwischen der Drainelektrode 9 und der Sourceelektrode 7 durch die Kanalbereiche 4 fließt.
Der Drainstrom ID wird mit der Gatespannung VGS gesteuert. Das Potential in den Kanalbereichen 4 wird dadurch festgelegt, daß die zentralen Bereiche der Oberflächen der p Halbleiterbereiche 2 und Teile der Oberflächen der n⁺ Sourcebereiche 3 mit der Sourceelektrode 7 verbunden und kurzgeschlossen werden.
Nachstehend werden die Schritte zur Herstellung eines derar­ tigen n-Kanal Leistungs-MOSFET gemäß der Erfindung näher er­ läutert. Dabei zeigen die Fig. 5A bis 5E Schnittansichten zur Erläuterung eines Ausführungsbeispiels eines derartigen Verfah­ rens zur Herstellung des n-Kanal Leistungs-MOSFET gemäß Fig. 4.
Wie aus Fig. 5A ersichtlich, wird der n⁻ Drainbereich 1b auf dem n⁺ Drainbereich 1a durch epitaxiales Aufwachsen aufge­ bracht. Eine Oxidschicht wird auf dem n⁻ Drainbereich 1b auf­ gebracht und mit einem fotolithografischen Verfahren in ein vorgegebenes Muster gebracht, um die Gateoxidschichten oder Gateisolierschichten 5 zu bilden.
Eine p-Typ Verunreinigung 100, beispielsweise Bor, wird in den n⁻ Drainbereich 1b injiziert, und zwar durch Ionenimplan­ tation durch eine von den Gateoxidschichten 5 gebildete Maske. Danach wird eine Wärmebehandlung bei ungefähr 1200°C für eine spezifische Zeitdauer durchgeführt, die bewirkt, daß die p-Typ Verunreinigung 100 bis zu einer Tiefe von einigen µm eindiffundiert, so daß p Halbleiterbereiche 20 gebildet wer­ den, wie es Fig. 5B zeigt.
Dann wird Polysilizium 6a abgeschieden, und danach werden so­ wohl das Polysilizium 6a als auch die Gateoxidschichten 5 mit einem fotolithografischen Verfahren mit einem Muster versehen, um darin Fenster zu öffnen, die größer sind als bei dem Mu­ ster bei dem vorherigen Verfahrensschritt. Die p-Typ Verunrei­ nigung 100 wird durch Ionenimplantation erneut in den n⁻ Drain­ bereich 1b injiziert, und zwar durch eine Maske aus dem Poly­ silizium 6a.
Danach werden die p Halbleiterbereiche 2 gebildet, die jeweils aus dem relativ flachen ersten Halbleiterbereich 2a und dem relativ tiefen zweiten Halbleiterbereich 2b bestehen, der sich im zentralen Bereich des ersten Halbleiterbereiches 2a befin­ det, und zwar durch eine Wärmebehandlung bei ungefähr 1 200°C für eine spezifische Zeitdauer, wie es in Fig. 5C angedeutet ist. Die Einstellung der Zeitdauer zum Ausheizen nach der Ionenimplantation beim jeweiligen Verfahrensschritt kann die Tiefe dieser Halbleiterbereiche 2a und 2b variieren.
Eine n-Typ Verunreinigung 200, beispielsweise Phosphor, wird auf den p Halbleiterbereichen 2 durch die Maske aus Polysili­ zium 6a abgeschieden, und danach werden die flachen n⁺ Source­ bereiche 3 ausgebildet mittels einer Wärmebehandlung bei 900°C für eine spezifische Zeitdauer. Bei der Bildung dieser Sourcebereiche 3 dringt eine n-Typ Verunreinigung 200, bei­ spielsweise Phosphor, in das Polysilizium 6a ein, und somit wird das Polysilizium 6a leitend gemacht und entwickelt sich zu der Gateelektrode 6, wie es in Fig. 5D dargestellt ist.
Wie aus Fig. 5E ersichtlich, wird eine Oxidschicht aufgebracht, und dann werden Löcher in den Kontaktbereichen durch ein foto­ lithografisches Verfahren hergestellt, um die Isolierschichten 8 zu bilden. Danach werden Teile der n⁺ Sourcebereiche 3 durch Atzen beseitigt, und die Sourceelektrode 7 wird durch Abschei­ den von Aluminium auf den Isolierschichten 8 und den darin vorhandenen Öffnungen gebildet. Ferner wird die Drainelektrode 9 auf der rückseitigen Oberfläche des n⁺ Drainbereiches 1a hergestellt.
Ein derartiger Leistungs-MOSFET hat eine wesentlich höhere Durchbruchspannung, wie nachstehend erläutert ist. Jeder p Halbleiterbereich 2 als Muldenbereich dieses Leistungs-MOSFET besteht aus dem relativ flachen ersten Halbleiterbe­ reich 2a und dem relativ tiefen zweiten Halbleiterbereich 2b, der im zentralen Bereich des ersten Halbleiterbereiches 2a vorgesehen ist, so daß sich der Stromfluß des Durchbruchstromes JC in den relativ tiefen zweiten Halbleiterbereichen 2b konzen­ triert, insbesondere in der Nähe des zentralen Bereiches dieser zweiten Halbleiterbereiche 2b.
Da infolgedessen der Strom, der unter den n⁺ Sourcebereichen 3 fließt, reduziert ist, kann ein parasitärer Transistor Tr nicht leicht aktiviert oder durchgeschaltet werden, oder aber sein Kollektorstrom wird ausreichend klein, auch wenn er akti­ viert wird. Der parasitäre Transistor Tr, der somit nicht ohne weiteres getriggert werden kann, verursacht somit nicht ohne weiteres einen Durchbruch, auch wenn der Fall der Überlastung auftreten sollte.
Der Stromfluß des Durchbruchstromes JC konzentriert sich in den relativ tiefen zweiten Halbleiterbereichen 2b aus den nachstehend angegebenen Gründen. Wie bereits erläutert, werden die zweiten Halbleiterbereiche 2b durch thermische Diffusion gebildet. Somit sind die Bodenflächen der zweiten Halbleiter­ bereiche 2b etwas abgerundet oder sphärisch ausgebildet, also nicht völlig flach, wie es in Fig. 4 dargestellt ist.
Dementsprechend ist der Krümmungsradius jeder Verarmungs­ schicht, die sich von der Grenze zwischen dem n⁻ Drainbereich 1b und dem jeweiligen p Halbleiterbereich 2 aus erstreckt, wenn die Drainspannung VDS zwischen der Sourceelektrode 7 und der Drainelektrode 9 angelegt wird, kleiner in einem Teil, der der jeweiligen Bodenfläche des zweiten Halbleiterbereiches 2b entspricht, verglichen mit dem Fall, wo kein solcher zweiter Halbleiterbereich 2b vorgesehen ist.
Infolgedessen besteht die Tendenz, daß sich das elektrische Feld konzentriert, also stark wird an den Bodenflächen des zweiten Halbleiterbereiches 2b, so daß der Stromfluß des Durch­ bruchstromes JC sich in den zweiten Halbleiterbereichen 2b konzentriert. Dies ist ein erster Grund.
Ein zweiter Grund hängt mit der Dicke des n⁻ Drainbereiches 1b zusammen. Genauer gesagt, der n⁻ Drainbereich 1b hat eine mi­ nimale Dicke in einem Bereich A gemäß Fig. 4 wegen der Exi­ stenz der relativ tiefen zweiten Halbleiterbereiche 2b. Die geringe Dicke des n⁻ Drainbereiches 1b ist gleichbedeutend mit einem kleinen Widerstand in diesem Bereich.
Somit hat der Strom die Neigung, daß er hauptsächlich in dem Bereich A fließt, so daß sich der Stromfluß des Durchbruch­ stromes JC in den Halbleiterbereichen 2b konzentriert. Aus den vorgenannten Gründen konzentriert sich also der Stromfluß des Durchbruchstromes JC in den zweiten Halbleiterbereichen 2b, so daß ein durch einen Innenwiderstand Ra (vgl. Fig. 3B) hervor­ gerufener Spannungsabfall kleiner wird, und der parasitäre Transistor Tr gemäß Fig. 3B kann somit nicht leicht getriggert werden.
Nachstehend wird im einzelnen erläutert, welche Wirkung das Verhältnis der Tiefe X1 des ersten Halbleiterbereiches 2a zur Tiefe X2 des zweiten Halbleiterbereiches 2b auf die Durch­ bruchspannung hat. Eine derartige Analyse hat man bislang of­ fenbar nicht durchgeführt, und der Wert von X1/X2 ist im all­ gemeinen ungefähr auf 0,5 bis 0,7 gesetzt worden, mit dem Ziel, das Triggern des parasitären Transistors Tr gemäß Fig. 3B zu verhindern.
Bei einer Simulation zur Untersuchung des Zusammenhanges zwi­ schen dem Wert von X1/X2 und der Durchbruchspannung wurde je­ doch festgestellt, daß die Durchbruchspannung ihren maximalen Wert erreicht, wenn der Wert von X1/X2 ungefähr 0,9 beträgt. Die Simulation und die dabei erhaltenen Resultate werden nach­ stehend im einzelnen erläutert.
Ein Programm zur Simulation umfaßt die Schritte der Untertei­ lung eines Zellenbereiches des Leistungs-MOSFET in eine git­ terförmige Anordnung, Lösen der Poisson-Gleichung in Abhängig­ keit von den Daten hinsichtlich der Verunreinigungsverteilung und einer angelegten Spannung für jedes Gitterelement, um eine Verteilung des elektrischen Feldes in dem Zellenbereich zu er­ halten, und Auffinden eines Verstärkungsfaktors einer Elektro­ nen- oder Löcherlawine aus der erhaltenen Verteilung des elek­ trischen Feldes, um die Durchbruchspannung zu kennen. Als Da­ ten für die Verunreinigungsverteilung wurde das Ergebnis einer Simulation gemäß einem Simulationsprogramm zur Auswertung eines Verunreinigungsprofils verwendet.
Ein Beispiel einer numerischen Berechnung wird nachstehend in Zusammenhang mit einem Leistungs-MOSFET der Klasse für 500 Volt beschrieben. Um eine Durchbruchspannung von beispielswei­ se 550 Volt zu erzielen, muß der n⁻ Drainbereich 1b eine Ver­ unreinigungskonzentration CB von 3,3×10¹⁴ cm-13 oder weniger und eine Dicke von 34 µm oder mehr unter der Voraussetzung haben, daß der n⁻ Drainbereich 1b und der p Halbleiterbereich 2 eine ideale Flächenverbindung haben, die eine unendliche Ausdehnung hat.
In vielen Fällen hat eine derartige Anordnung eine gekrümmte Grenzfläche im pn-Übergang. Das elektrische Feld konzentriert sich lokal in dem gekrümmten Bereich, und somit ist die Durch­ bruchspannung niedriger, verglichen mit dem Fall einer planen Verbindung. Dementsprechend besteht ein bei der Konzeption einer Halbleiteranordnung zu lösendes Problem darin, wie die Durchbruchspannung dem Fall eines planen Überganges angenähert werden kann.
Bei dieser Simulation wird ein Abstand B zwischen den benach­ barten p Halbleiterbereichen 2 als Parameter verwendet, und die Tiefe X2 wird variiert unter der Bedingung, daß X1 = 4,5 µm gilt und die Breite C der ersten Halbleiterberei­ che 2a auf 4,5 µm festgelegt ist. Weiterhin wird der Wert der Dicke des n- Drainbereiches 1b vor der Bildung der p Halblei­ terbereiche 2 auf 45 µm eingestellt, so daß es möglich ist, die Dicke wegen der p Halbleiterbereiche 2 zu reduzieren.
Als Resultat der Simulation im Falle des planen Überganges zeigt sich, daß die Durchbruchspannung 565 Volt beträgt, wenn die Dicke der p Halbleiterbereiche 2 auf 6 µm eingestellt wird. Die nachstehenden Tabellen 1A bis 1E zeigen eine Simu­ lations-Durchbruchspannung VBR und das Verhältnis der Simu­ lations-Durchbruchspannung VBR zur Simulations-Durchbruchspan­ nung (565 Volt) für einen planen Übergang für den Fall, daß die Tiefe X2 variiert wird. Außerdem gibt die nachstehende Tabelle 2 die Verhältnisse der Tiefe X1 zur Tiefe X2 an.
TABELLE 1A für B = 1 µm
TABELLE 1B für B = 5 µm
TABELLE 1C für B = 9 µm
TABELLE 1D für B = 13 µm
TABELLE 1E für B = 17 µm
TABELLE 2 für X1 = 4,5 µm
Fig. 6 zeigt im Diagramm den Zusammenhang zwischen den Verhält­ niswerten von X1/X2 und VBR/565 V auf der Basis der Simu­ lationsergebnisse gemäß den Tabellen 1A bis 1E. Das Diagramm in Fig. 6 ist wie folgt zu verstehen:
  • 1) In dem Falle, wo B die Werte von 9 µm, 13 µm und 17 µm hat, liegt die Simulations-Durchbruchspannung VBR am dichte­ sten bei der Simulations-Durchbruchspannung von 565 V für einen planen Übergang, wenn der Wert von X1/X2 ungefähr 0,9 beträgt. Das bedeutet, die Simulations-Durchbruchspannung VBR erreicht den Maximalwert dann, wenn X1/X2 einen Wert von un­ gefähr 0,9 hat. Dies deswegen, weil die beste Verbindung der Verarmungsschichten zwischen den Bereichen I und II in den p Halbleiterbereichen 2 dann vorhanden ist, wenn der Wert von X1/X2 ungefähr 0,9 beträgt, so daß die Konzentration des elektrischen Feldes im geringsten Maße auftreten kann.
  • 2) In dem Falle, wo B Werte von 9 µm, 13 µm oder 17 µm hat, ist die Simulations-Durchbruchspannung VBR höher als die Durch­ bruchspannung in dem Falle, wo kein zweiter Halbleiterbereich 2b vorhanden ist, wo also X1/X2 gleich 1 gilt, in einem an­ genäherten Bereich, wo 0,81 < X1/X2 < 1 gilt.
Die nachstehende Tabelle 3 zeigt den Zusammenhang zwischen den Verhältnissen von B/X1 und VBR/565 V, wenn X2 = 5,2 µm und X1/X2 = 0,9 gelten und die Breite C des zweiten Halbleiterbe­ reiches 2a gleich dem Wert von X1 ist.
TABELLE 3
Der Zusammenhang zwischen den Verhältnissen B/X1 und VBR/565 V läßt sich in dem Diagramm gemäß Fig. 7 darstellen.
Das Diagramm in Fig. 7 ist wie folgt zu verstehen: Wenn sich der Abstand B ändert, ändert sich auch die Durchbruchspannung. Die Durchbruchspannung erreicht ihren minimalen Wert, wenn das Verhältnis von B/X1 zwischen 0,7 und 0,9 liegt, und sie er­ reicht ihren maximalen Wert, wenn B/X1 = 2 gilt. In einem Be­ reich, wo B/X1 größer als 2 gilt, nimmt die Durchbruchspannung allmählich und monoton in Abhängigkeit von einer Zunahme des Abstandes B ab.
Im Hinblick auf einen Leistungs-MOSFET fließt ein EIN-Strom in dem n⁻ Drainbereich 1b zwischen den p Halbleiterbereichen 2, und somit ist es wünschenswert, daß der Abstand B groß ist, um den EIN-Widerstand zu verringern. Um somit den Wert von VBR/565 V auf einem großen Wert zu halten und den EIN-Wider­ stand zu reduzieren, ist es praktisch kein Problem, wenn der Wert des Abstandes B die Beziehung B/X1 < 2 erfüllt, also B größer ist als 2 X1.
Auf der Basis der oben beschriebenen Simulationsergebnisse wurde ein Leistungs-MOSFET experimentell hergestellt, und sei­ ne Durchbruchspannung wurde gemessen. Die Resultate des Expe­ rimentes werden nachstehend erläutert.
Tabelle 4 gibt eine experimentelle Durchbruchspannung VBR′ und das Verhältnis der experimentellen Durchbruchspannung VBR′ zu einer experimentellen Durchbruchspannung von 525 Volt bei einem planen Übergang für den Fall an, daß die Tiefe X2 vari­ iert wurde unter der Bedingung, daß X1 = 4,5 µm und B = 10 µm gelten und eine Verunreinigungskonzentration CB in dem n⁻ Drainbereich 1b einen Wert von 3,3×10¹⁴ cm-3 hat.
Die nachstehende Tabelle 5 gibt die Werte von X1/X2 an. Die Voraussetzung, bei der die experimentelle Durchbruchspannung von 525 Volt für einen planen Übergang gemessen wird, ist, daß die p Halbleiterbereiche 2 eine Dicke von 6 µm haben, der n⁻ Drainbereich 1b eine Dicke von 45 µm besitzt und der n⁻ Drainbereich 1b eine Verunreinigungskonzentration von 3,3×10¹⁴ cm-3 aufweist.
Tabelle 4
TABELLE 5 für X1 = 4,5 µm
Fig. 8 zeigt die experimentellen Ergebnisse in einem Diagramm nach einer Normierung der Ergebnisse gemäß Tabelle 3. Das Dia­ gramm in Fig. 8 ist wie folgt zu verstehen:
  • 3) Die experimentelle Durchbruchspannung BBR′ liegt am dich­ testen bei der experimentellen Durchbruchspannung von 525 Volt für einen planen Übergang, wenn der Wert von X1/X2 ungefähr 0,89 beträgt. Das bedeutet, die experimentelle Durchbruchspan­ nung VBR′ erreicht ihren maximalen Wert dann, wenn X1/X2 unge­ fähr 0,89 beträgt.
  • 4) Die experimentelle Durchbruchspannung VBR′ ist höher als die Durchbruchspannung in dem Falle, wo kein zweiter Halblei­ terbereich 2b vorgesehen ist, also X1/X2 = 1 gilt, in einem Bereich, wo 0,78 < X1/X2 < 1 gilt.
Die obigen Resultate gemäß (3) und (4) sind fast die gleichen wie die Ergebnisse (1) und (2) gemäß den Simulationsergebnis­ sen. Aus diesen experimentellen Ergebnissen einerseits und den Simulationsergebnissen andererseits ergibt sich, daß eine hö­ here Durchbruchspannung erhalten werden kann, wenn die Bezie­ hung 0,85 < X1/X2 < 0,95 erfüllt ist.
Obwohl bei der obigen Ausführungsform X1 mit 4,5 µm gewählt wurde, kann X1 auch jeden anderen Wert annehmen, so lange X1/X2 in einem Bereich zwischen 0,85 und 0,95 liegt.
Nachstehend wird der Zusammenhang zwischen der Breite C des ersten Halbleiterbereiches 2a und der Durchbruchspannung näher erläutert. Wenn die Breite C unangemessen groß ist, wird keine gute Verbindung in den Verarmungsschichten zwischen den Berei­ chen I und II in den p Halbleiterbereichen 2 erhalten, und so­ mit tritt eine Konzentration des elektrischen Feldes in diesem Bereich auf, während die Durchbruchspannung abnimmt.
Wenn die Breite C einen Wert von 6,5 µm unter der Vorausset­ zung hatte, daß X1 = 4,5 µm, X2 = 5,2 µm und B = 9 µm betru­ gen, ergab sich eine Simulations-Durchbruchspannung VBR von 521 Volt, und die experimentelle Durchbruchspannung VBR′ be­ trug 480 Volt. Wenn andererseits die Breite C einen Wert von 4,5 µm unter den gleichen Voraussetzungen hatte, so ergab sich ein Wert von 530 Volt für die Simulations-Durchbruchspannung VBR, vgl. Tabelle 1C; wenn andererseits die Breite C einen Wert von 4,5 µm unter der Voraussetzung halte, daß X1 = 4,5 µm, X2 = 5,2 µm und B = 10 µm (was ungefähr dem obigen Wert von B = 9 µm entspricht), beträgt die experimentelle Durchbruch­ spannung VBR′ 490 Volt.
Der Zusammenhang zwischen der oben erwähnten Simulations-Durch­ bruchspannung VBR oder der experimentellen Durchbruchspannung VBR′ und der Breite C ist in Fig. 9 dargestellt. Wie aus Fig. 9 ersichtlich, haben sowohl die Simulations-Durchbruchspannung VBR als auch die experimentelle Durchbruchspannung VBR′ einen linearen Zusammenhang mit der Breite C.
Wenn kein zweiter Halbleiterbereich 2b vorgesehen ist, ergibt sich für die Simulations-Durchbruchspannung VBR ein Wert von 515 Volt, vgl. Tabelle 1C, wenn man beispielsweise annimmt, daß X1 = X2 = 4,5 µm, und dann wird die Breite C ungefähr bei 7,9 µm liegen, wie sich aus Fig. 9 entnehmen läßt. Wenn X1 = 4,5 µm und X2 = 4,7 µm sind, was äquivalent ist mit dem Fall, wo kein zweiter Halbleiterbereich 2b. vorgesehen ist, be­ trägt die experimentelle Durchbruchspannung VBR′ 470 Volt, und dann beträgt die Breite C ungefähr 8,4 µm, wie sich aus Fig. 9 entnehmen läßt.
Somit wird die Durchbruchspannung größer unter der Vorausset­ zung, daß C ≦ 2X1, verglichen mit dem Fall, wo kein zweiter Halbleiterbereich 2b vorgesehen ist. Es darf darauf hingewie­ sen werden, daß eine höhere Durchbruchspannung erhalten werden kann, verglichen mit dem Fall, wo kein zweiter Halbleiterbe­ reich 2b vorgesehen ist, wenn der Zusammenhang zwischen der Durchbruchspannung und der Breite C in wünschenswerter Weise die Beziehung C ≦ 1,5 X1 erfüllt.
Bei der oben beschriebenen Ausführungsform sind die p Halblei­ terbereiche oder Muldenbereiche so vorgesehen, daß sie in der Tiefe zwei Stufen haben. Wie aus Fig. 10 ersichtlich, kann je­ doch ein p Schutzring um einen Chip, in welchem ein p Mulden­ bereich ausgebildet ist, auf einer n Halbleiterschicht so vor­ gesehen werden, daß, er, mehrere Stufen in, der Tiefe hat, und zwar derart, daß das Verhältnis der Tiefenwerte zwischen be­ nachbarten Stufen, also Xa/Xb, Xb/Xc, Xc/Xd so eingestellt ist, daß es in einem Bereich zwischen 0,85 und 0,95 liegt.
Auf diese Weise kann eine Konzentration des elektrischen Fel­ des um den Chip herum abgebaut werden, und es läßt sich eine höhere Durchbruchspannung erreichen bzw. beibehalten. Die Konzentration des elektrischen Feldes um den Chip herum kann weiter verringert werden, wenn die folgenden Bedingungen er­ füllt sind:
C1 ≦ 2 Xc, C2 ≦ 2 Xb, C3 ≦ 2 Xa.
Fig. 11 zeigt in einer Schnittansicht einen Bipolartransistor mit isolierter Steuerelektrode, einen sogenannten IGBT, bei dem die Erfindung Anwendung findet. Wie aus Fig. 11 ersicht­ lich, besteht ein konstruktiver Unterschied zu dem Leistungs-MOSFET gemäß Fig. 4. Es ist nämlich ein p⁺ Bereich 1c zusätz­ lich vorgesehen und zwischen einer Elektrode 9 und einem n⁺ Bereich 1a ausgebildet. Die anderen Komponenten, also der n⁺ Bereich 1a, der n Bereich 1b, die p Halbleiterbereiche 2, die n⁺ Bereich 3, die Gateisolierschichten 5, die Gateelektro­ den 6, die Elektrode 7, die Isolierschichten 8 und die Elek­ trode 9 sind in gleicher Weise vorgesehen wie bei dem Lei­ stungs-MOSFET gemäß Fig. 4.
Somit ist die Erfindung auch anwendbar auf einen IGBT mit einem ähnlichen Aufbau wie der oben beschriebene Leistungs-MOSFET. Die Erfindung ist somit anwendbar auf verschiedene Halbleiteranordnungen, beispielsweise einen Leistungs-MOSFET und einen IGBT sowie auf andere Halbleiteranordnungen mit einem ähnlichen Aufbau.

Claims (6)

1. Halbleiteranordnung, umfassend eine Halbleiterschicht (1b) von einem ersten Leitfähig­ keitstyp, mindestens zwei Muldenbereiche (2) von einem zweiten Leitfähigkeitstyp, die auf der Halbleiterschicht (1b) ausgebildet sind, wobei die Muldenbereiche (2) je­ weils einen ersten Halbleiterbereich (2a) mit einer ersten Tiefe (X1) und einen zweiten Halbleiterbereich (2b) mit einer zweiten Tiefe (X2) aufweisen, die einen größeren Wert hat als die erste Tiefe (X1) und wobei der zweite Halbleiterbereich (2b) in einem zentralen Bereich des er­ sten Halbleiterbereichs (2a) vorgesehen ist, dadurch gekennzeichnet, daß das Verhältnis der ersten Tiefe (X1) zur zweiten Tiefe (X2) im Bereich von 0,85 bis 0,95 liegt und der Abstand (B) zwischen den einzelnen Muldenbereichen (2) größer ist als der zweifache Wert der ersten Tiefe (X1).
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Halbleiterbereich (2a) eine Breite (C) hat, die kleiner als der oder gleich dem 1,5-fachen Wert der ersten Tiefe (X1) ist.
3. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Schutzring von dem zweiten Leitfähigkeitstyp auf der Halbleiterschicht (1b) um den Muldenbereich (2) herum vor­ gesehen ist, und daß der Schutzring eine mehrstufige Struktur hat, bei der die äußere Stufe der mehrstufigen Struktur flacher ist als eine innere Stufe und wobei das Verhältnis der Tiefen (Xa/Xb, Xb/Xc, Xc/Xd) zwischen benachbarten Stufen der mehrstufigen Struktur einen Wert von 0,85 bis 0,95 hat.
4. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterschicht (1a, 1b) vom ersten Leitfähigkeits­ typ erste und zweite Hauptflächen aufweist, daß der Muldenbereich (2) von einem zweiten Leitfähig­ keitstyp selektiv in der ersten Hauptfläche der Halblei­ terschicht (1b) ausgebildet ist, und daß die Halbleiteranordnung weiterhin folgendes umfaßt:
  • - einen Halbleiterbereich (3) vom ersten Leitfähig­ keitstyp, der selektiv in einer Oberfläche des jewei­ ligen Muldenbereiches (2) ausgebildet ist,
  • - eine Isolierschicht (5), die auf einem Teil der Ober­ fläche des jeweiligen Muldenbereiches (2) zwischen Oberflächen der Halbleiterschicht (1b) und dem Halbleiterbereich (3) ausgebildet ist,
  • - eine Steuerelektrode (6), die auf der Isolierschicht (5) ausgebildet ist,
  • - eine erste Hauptelektrode (7), die auf dem Halblei­ terbereich (2, 3) ausgebildet ist, und
  • - eine zweite Hauptelektrode (9), die auf der zweiten Hauptfläche der Halbleiterschicht (1a, 1b) ausgebil­ det ist.
5. Halbleiteranordnung nach Anspruch 4, gekennzeichnet durch eine zweite Halbleiterschicht (1c) vom zweiten Leitfähig­ keitstyp, die auf der zweiten Haupt fläche der ersten Halb­ leiterschicht (1a) ausgebildet ist.
6. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, gekennzeichnet durch folgende Schritte:
  • - Herstellen einer Halbleiterschicht (1a, 1b) von einem ersten Leitfähigkeitstyp mit ersten und zweiten Hauptflächen,
  • - selektives Ausbilden mindestens zweier Muldenbereiche (2) von einem zweiten Leitfähigkeitstyp in der ersten Hauptfläche der Halbleiterschicht (1b) durch zwei­ fache Diffusion, wobei die mindestens zwei Muldenbe­ reiche (2) eine stufenförmige Konfiguration erhalten, bestehend aus einem Umfangsbereich (2a) mit einer er­ sten Tiefe (X1) und einem zentralen Bereich (2b) mit einer zweiten Tiefe (X2), die einen größeren Wert hat als die erste Tiefe (X1), wobei das Verhältnis der ersten Tiefe (X1) zur zweiten Tiefe (X2) im Bereich von 0,85 und 0,95 liegt und der Abstand (B) zwischen den einzelnen Muldenbereichen (2) größer ist als der zweifache Wert der ersten Tiefe (X1),
  • - selektives Ausbilden eines Halbleiterbereiches (3) vom ersten Leitfähigkeitstyp in einer Oberfläche des Muldenbereiches (2),
  • - Herstellen einer ersten Hauptelektrode (7) auf dem Halbleiterbereich (2, 3) und
  • - Herstellen einer zweiten Hauptelektrode (9) auf der zweiten Hauptfläche der Halbleiterschicht (1a), wobei der Schritt der Herstellung der mindestens zwei Muldenbereiche (2) vom zweiten Leitfähigkeitstyp die Ausbildung einer Maske (5, 6) für eine zweifache Diffusion mit den Schritten der Herstellung einer Isolierschicht (5) mit vorgegebenem Muster auf der ersten Hauptfläche der Halbleiterschicht (1b) und die Ausbildung einer Steuerelektrode mit vorgegebenem Muster auf der Isolierschicht (5) umfaßt.
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