Die vorliegende Erfindung bezieht sich auf eine Halbleiteranordnung des MOS-Typs wie etwa auf
einen MOS-Feldeffekttransistor (im folgenden auch kurz als "MOSFET" bezeichnet) oder auf
einen bipolaren Transistor mit isoliertem Gate (im folgenden auch als "IGBT" oder "IGBT-
Transistor" bezeichnet), wobei eine Mehrzahl von Sourcezonen, die Gates mit einem Metall-
Oxidfilm-Halbleiter-Aufbau (MOS-Aufbau) aufweisen, separat in einer Oberflächenschicht eines
Halbleitersubstrats ausgebildet ist.
Zur Herstellung eines MOSFETs, der als ein Beispiel eines MOS-Halbleiterbauelements dient, wird
eine p Basiszone (Basiszone des Leitungstyps p) ausgebildet, indem Dotiermaterial in einen
ausgewählten Bereich einer Oberflächenschicht eines Halbleitersubstrats des Leitungstyps n
derart eindiffundiert wird, daß an der Oberfläche des Substrats ein pn Übergang auftritt, und es
wird ferner eine n Sourcezone (Sourcezone des Leitungstyps n) in einer Oberflächenschicht der p
Basiszone in gleichartiger Weise gebildet. Anschließend wird eine Gateelektrode auf einem
isolierenden Film oberhalb der Oberfläche bzw. des Bereichs einer Kanalzone ausgebildet, die
durch eine Oberflächenschicht der p Basiszone bereitgestellt wird, die zwischen der n Sourcezone
und dem Halbleitersubstrat des Leitungstyps n eingefügt ist. Ferner wird eine Sourceelektrode so
ausgebildet, daß sie sich sowohl mit der p Basiszone als auch mit der n Sourcezone in Kontakt
befindet. Eine Drainelektrode wird an der anderen Oberfläche des n Halbleitersubstrats ausgebil
det. Wenn eine geeignete Spannung an die Gateelektrode angelegt wird, tritt in der Kanalzone
eine Inversionsschicht auf, wodurch der Widerstandswert zwischen der Drainelektrode und der
Sourceelektrode verringert wird, so daß ein Strom zwischen der Drainelektrode und der Source
elektrode durch die Inversionsschicht hindurch fließen kann.
Zur Herstellung eines bipolaren Transistors mit isoliertem Gate (IGBT), der eine weitere Ausfüh
rungsform eines MOS-Halbleiterbauelements darstellt, wird eine zusätzliche Zone des Leitungs
typs p auf der Seite der Drainelektrode des MOSFETs ausgebildet. Aufgrund dieser zusätzlichen
Zone des Leitungstyps p ist der bipolare Transistor imstande, die Leitfähigkeit unter Ausnutzung
der Injektion von Minoritätsträgern zu modulieren.
Die beschriebenen MOS-Halbleiterbauelemente befinden sich im großen Umfang in Schaltschal
tungen im Einsatz, da diese Bauelemente sich durch niedrigen Einschaltwiderstand (Widerstand
im eingeschalteten Zustand) und hohe Schaltgeschwindigkeit auszeichnen und ferner leicht durch
Änderung der an sie angelegten Spannung gesteuert werden können.
In den letzten Jahren hat sich die Möglichkeit erhöht, daß MOS-Halbleiterbauelemente, die als
Schaltelemente zum Schalten von Strömen eingesetzt werden, Stoßspannungen, d. h. Span
nungsstößen ausgesetzt werden, die in den mit ihnen verbundenen Schaltkreisen erzeugt
werden. Dies liegt an der Vereinfachung der Schaltkreise, in denen keine Snubberelemente mehr
vorgesehen sind, und an der Verringerung der Größe der Halbleiterbauelemente. Wenn beispiels
weise ein derartiges MOS-Halbleiterbauelement die Unterbrechung eines von einer induktiven Last
herrührenden Stromflusses bewirkt, erhöht sich die an das Halbleiterbauelement angelegte
Spannung aufgrund der in einer Induktivität gespeicherten Energie und kann in manchen Fällen
sogar höher werden als die Versorgungsspannung. Die resultierende Überspannungsbelastung
kann zu einem Durchbruch des MOS-Halbleiterbauelements führen. Daher besteht bei Halbleiter
bauelementen, die als Schaltelemente benutzt werden, das Bedürfnis, daß sie eine erhöhte
Durchbruchspannung oder eine verbesserte Fähigkeit, einem Lawinendurchbruch widerstehen zu
können, aufweisen.
Zwischenzeitlich befindet sich auch eine neuartige Form von MOS-Halbleitereinrichtungen im
Einsatz, bei denen es sich um sogenannte intelligente Einrichtungen handelt, nämlich, anders
ausgedrückt, um MOS-Halbleiteranordnungen, die Halbleitereinrichtungen des MOS-Typs
enthalten. Bei dieser Art von Halbleiteranordnungen ist die Halbleitereinrichtung in integrierter
Bauform mit einem Schaltkreis versehen, der einen Überstrom, die Temperatur oder ähnliches
erfaßt und die Erfassungssignale zu dem Gate rückkoppelt. Bei einer solchen MOS-Halbleiter
anordnung ist es besonders wichtig, ihr Gate und ihren Steuereingangsanschluß gegenüber
Stoßspannungen zu schützen.
In Fig. 14 ist ein Schaltbild dargestellt, das eine Äquivalenzschaltung einer solchen Halbleiteran
ordnung des MOS-Typs zeigt, die mit einer Vorrichtung zum Schützen des Gates versehen ist.
Bei dieser Halbleiteranordnung ist eine Zenerdiode 5 zwischen die Source S und das Gate G einer
in MOS-Ausführung vorliegenden Haupt-Halbleitereinrichtung 2 geschaltet. Die Zenerdiode 5
bewirkt den Schutz der Halbleitereinrichtung 2 durch Ableiten des Stroms, wenn eine Überspan
nung oder eine exzessiv hohe Spannung an das Gate G angelegt wird. Ein Widerstand 6 dient
zum Verhindern des Auftretens von hohe Spannung aufweisenden Störungen an dem Gate G, die
beispielsweise durch die Abtrennung einer Gateleitung hervorgerufen sind. Zwischen dem Drain
D und dem Gate G ist eine als Reihenschaltung geschaltete Zenerdiodenanordnung 3 geschaltet,
bei der eine große Anzahl von Zenerdiodenpaaren derart in Reihe geschaltet ist, daß jedes
Zenerdiodenpaar jeweils Rücken an Rücken, d. h. mit entgegengesetzter Diodenausrichtung,
ausgebildet ist. Falls die an das Drain D angelegte Spannung höher wird als die Klemmspannung
der als Reihenschaltung vorliegenden Zenerdiodenanordnung 3, wird der Unterschied zwischen
der Drainspannung und der Klemmspannung an das Gate G angelegt, wodurch die Haupt-
Halbleitereinrichtung 2 eingeschaltet wird. Hierdurch wird die Haupt-Halbleitereinrichtung 2
gegenüber Überspannungen geschützt.
Die zwischen dem Drain D und dem Gate G eingefügte Zenerdiodenanordnung 3 ist, wie dies in
der US 5,365,099 offenbart ist, unter Verwendung von polykristallinem Silicium oder Polysili
cium hergestellt, das auf einem isolierenden Film auf einem Halbleitersubstrat der in MOS-
Ausführung vorliegenden Halbleiteranordnung aufgebracht ist.
Von den Erfindern des vorliegenden Anmeldungsgegenstands ist ein intelligenter bipolarer
Transistor mit isoliertem Gate hergestellt worden, der eine zwischen dem Gate G und der Source
S vorgesehene Zenerdiode zum Schützen des Bauelements gegenüber Stoßspannungen, eine
Vorrichtung zum Erfassen eines Überstroms oder dergleichen, und einen die Ausgangsstufe
bildenden und als Halbleitereinrichtung des MOS-Typs ausgebildeten bipolaren Transistor IGBT
mit isoliertem Gate umfaßt. In Fig. 15 ist eine Äquivalenzschaltung dieses intelligenten bipolaren
Transistors mit isoliertem Gate dargestellt. Das Gate G der Halbleiteranordnung ist mit einem
Gate (g) eines als die Ausgangsstufe dienenden bipolaren Haupt-Transistors 4 mit isoliertem Gate
über eine interne Steuerschaltung 9 verbunden, die zur Erfassung und zur Berechnung dient.
Zwischen das Gate G und die Source S ist die Zenerdiode 5 geschaltet, die zum Schutz der
Vorrichtung gegenüber Stoßspannungen dient. Wenn eine übermäßig große Spannung an das
Gate G angelegt wird, übt die Zenerdiode 5 eine Ableitungsfunktion aus, so daß das Element
gegenüber solchen übermäßig großen Spannungen geschützt ist. Die als Reihenschaltung
ausgebildete Zenerdiodenanordnung 3, die aus einer großen Anzahl von Zenerdiodenpaaren
besteht, ist zwischen das Drain D und das Gate g des Haupttransistors 4 geschaltet. Jedes
Zenerdiodenpaar ist Rücken an Rücken ausgebildet, d. h. die Anoden der Dioden jedes Paars sind
miteinander verbunden, und es sind benachbarte Diodenpaare so verschaltet, daß ihre jeweiligen
Kathoden einander zugewandt sind. Wenn die an das Drain D angelegte Spannung höher wird als
die Klemmspannung dieser Zenerdiodenanordnung 3, wird der Unterschied zwischen der an dem
Drain auftretenden Spannung und der Klemmspannung an das Gate g des Haupttransistors 4
angelegt, wodurch dieser eingeschaltet wird. Hierdurch wird die Anordnung gegen Überspannun
gen geschützt. Die Spannungsversorgung für die interne Steuerschaltung 9 wird von dem
Steuereingangsanschluß G abgegriffen. Bei der Schaltung gemäß Fig. 15 ist der Spannungsver
sorgungsanschluß VDD direkt an den Steuereingangsanschluß G angeschlossen. Die Zenerdiode 5
und die Zenerdiodenanordnung 3 sind dadurch hergestellt, daß Polysilicium auf einem isolieren
den Film auf der Halbleitereinrichtung aufgebracht worden ist.
Mit dem in dieser Weise hergestellten Bauelement wurde ein Stoßspannungstest ausgeführt. In
Fig. 16(a) ist die Testschaltung dargestellt, während in Fig. 16(b) Signalverläufe gezeigt sind, die
während des Tests erhalten wurden.
Zunächst wurde ein Schalter s1 geschlossen und damit eine Kapazität C durch eine Spannungs
versorgungsquelle VCC aufgeladen. Anschließend wurde der Schalter s1 wieder geöffnet, wonach
dann ein Schalter s2 geschlossen wurde, so daß eine Testspannung an ein im Test befindliches
Bauelement (DUT) angelegt wurde. Der Kapazitätswert der Kapazität C betrug 33 µF, während
die Widerstandswerte von Widerständen Ra und Rb 100 Ω bzw. 75 Ω betrugen. Die Spannung
der Versorgungsspannungsquelle wurde im Bereich von 30 bis 500 V variiert.
Wie in Fig. 16(b) gezeigt ist, besaß die Wellenform der an das zu testende Bauelement angeleg
ten Spannung die Form eines Impulses, der eine Breite von ungefähr 9 ms aufwies und rasch
während der anfänglichen Periode anstieg, wonach er dann allmählich abfiel.
Wenn die Testspannung bei diesem Stoßspannungstest auf Werte von mehr als 100 V erhöht
wurde, trat bei manchen getesteten Bauelementen ein Durchbruch auf. In vielen Fällen zeigte sich
dieser Durchbruch im Bereich um die Zenerdiode 5 herum.
Bei der vorstehend beschriebenen Halbleiteranordnung ist noch ein weiteres Problem vorhanden.
Damit die interne Steuerschaltung integriert mit dem bipolaren Transistor IGBT ausgebildet wird,
wird bei der bekannten Anordnung ein isolierender Aufbau, bei dem eine eingebettete Schicht
Verwendung findet, wie dies von Wrathall, R.S. et al. in "Proceedings of the Symposium on High
Voltage and Smart Power Devices", (1989), Seite 384, beschrieben ist, oder eine isolierende
SOI-Struktur (Silicium auf Isolator) benutzt, bei der die Steuerschaltung beispielsweise mittels des
Substrats des bipolaren Transistors und eines Oxidfilms isoliert wird. Bei diesen Methoden sind
jedoch komplizierte und zahlreiche Prozeßschritte erforderlich, was zu erhöhten Kosten führt. Bei
der Herstellung des vorstehend beschriebenen bipolaren Transistors wurden demgegenüber von
den Erfindern nicht diese Methoden eingesetzt, sondern statt dessen bei der integrierten
Ausbildung der internen Steuerschaltung und des bipolaren Transistors eine selbstisolierende
Struktur benutzt, die der einfachste Aufbau ist, bei dem der Herstellungsprozeß verkürzt ist.
In Fig. 17 ist ein Querschnitt durch einen Abschnitt der internen Steuerschaltung gezeigt, die
integral mit der MOS-Halbleiteranordnung ausgebildet ist. Dieser Abschnitt umfaßt eine p⁺
Drainschicht 21, eine n⁺ Pufferschicht 22, eine n Driftschicht 23 und eine Drainelektrode 30, die
auch gemeinsam von dem bipolaren Transistorabschnitt mit isoliertem Gate (IGBT) der Aus
gangsstufe benutzt werden. Eine p Senke oder Wanne 34 ist in einer Oberflächenschicht bzw.
einem Oberflächenbereich der n Driftschicht 23 ausgebildet. Ein MOSFET 51 des Anreicherungs
typs und ein Kanal des Leitungstyps p sowie ein MOSFET 61 des Verarmungstyps mit einem
Kanal des Leitungstyps n sind in und oberhalb einer Oberflächenschicht bzw. -region der p⁻
Wanne 34 ausgebildet. Genauer gesagt, sind n⁺ Drainzonen 53 und 63 in der Oberflächenschicht
der p⁻ Wanne 34 ausgebildet, wobei Drainelektroden 60 und 70 derart vorgesehen sind, daß sie
sich jeweils mit den Oberflächen der n⁺ Drainzonen 53 bzw. 63 in Kontakt befinden. Ferner sind
n⁺ Sourcezonen 56 und 66 in der Oberflächenschicht bzw. -region der p⁻ Wanne 34 ausgebildet,
und es sind Sourceelektroden 59 und 69 derart vorgesehen, daß sie sich mit den Oberflächen der
n Sourcezonen 56 und 66 in Kontakt befinden. Mit dem Bezugszeichen 64 ist eine dotierte
Kanalzone des Leitungstyps n bezeichnet, die zum Steuern der Schwellenspannung dient. Die
Bezugszeichen 58 und 68 bezeichnen Gateelektrodenschichten. Die Drainelektrode 70 des
MOSFETs 61 des Verarmungstyps mit Kanal n ist an den Spannungsversorgungsanschluß (VDD in
Fig. 15) der internen Steuerschaltung angeschlossen.
Bei dem vorstehend beschriebenen selbstisolierenden Aufbau bilden die p⁺ Drainschicht 21, die
n⁺ Pufferschicht 22, die n Driftschicht 23, die p⁻ Wanne 34 und die n⁺ Drainzone 63 einen vier
Schichten umfassenden pnpn Aufbau. Dies bedeutet, daß dieser Aufbau einen parasitären
Thyristor enthält, der aus diesen vier Schichten besteht. Der parasitäre Thyristor des internen
Steuerschaltungsabschnitts ist während des Betriebs des intelligenten bipolaren Transistors mit
isoliertem Gate, oder auch dann, wenn eine Stoßspannung auftritt, durch die der Steuerein
gangsanschluß (G) mit Bezug zu dem Ausgangsanschluß (S) negativ wird, in Vorwärtsrichtung
vorgespannt. Wenn der parasitäre Thyristor in Vorwärtsrichtung vorgespannt ist, rastet er ein
bzw. schaltet durch (Latch-up), wie dies in Fig. 17 durch den Pfeil 71 dargestellt ist, was zu
einem Durchbruch des Bauelements führen kann.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Halbleiteranordnung des MOS-Typs zu
schaffen, die eine oder mehrere Zenerdioden als Schutz gegen Stoßspannungen umfaßt und
leicht hergestellt sowie mit hoher Zuverlässigkeit betrieben werden kann, so daß eine verbesserte
Fähigkeit, Stoßspannungen widerstehen zu können, gewährleistet ist, und bei der es unwahr
scheinlich ist, daß ein parasitärer Thyristor einen Latch-Up-Effekt zeigt.
Zur Lösung dieser Aufgabe wird erfindungsgemäß eine Halbleiteranordnung des MOS-Typs
geschaffen, die die im Patentanspruch 1 oder in einem der weiter nebengeordneten Ansprüche
angegebenen Merkmale umfaßt.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Die erfindungsgemäße Halbleiteranordnung des MOS-Typs umfaßt somit vorzugsweise ein
Halbleitersubstrat; ein Haupt-Halbleiterelement des MOS-Typs, das einen Steuerabschnitt mit
Metall-Oxidfilm-Halbleiter-Aufbau (MOS-Aufbau) umfaßt; einen ersten und einen zweiten
Ausgangsanschluß, mit denen zwei Ausgänge des Haupt-Halbleiterelements verbunden sind;
einen Steuereingangsanschluß, an den ein Steuereingang des Haupt-Halbleiterelements ange
schlossen ist; eine interne Steuerschaltung, die zwischen den Steuereingangsanschluß und den
Steuereingang des Haupt-Halbleiterelements geschaltet ist; und eine Schutzeinrichtung, die
zwischen den Steuereingangsanschluß und den ersten Ausgangsanschluß geschaltet ist und zum
Schutz gegenüber Überspannungen dient. Die Schutzeinrichtung weist einen ersten Zweig auf,
der eine erste Zenerdiode enthält, die eine auf einem isolierenden Film oberhalb des Halbleiter
substrats aufgebrachte Schicht aus Polysilicium umfaßt. Weiterhin enthält die Schutzeinrichtung
einen zweiten Zweig, der eine zweite Zenerdiode, die in einer Oberflächenschicht bzw. -region
des Halbleitersubstrats ausgebildet ist, und eine dritte Diode umfaßt, die eine Polysiliciumschicht
enthält, die auf einem isolierenden Film auf dem Halbleitersubstrat aufgebracht ist. Die dritte
Diode ist mit der zweiten Zenerdiode in entgegengesetzter Richtung bzw. mit entgegengesetzter
Polung in Reihe geschaltet. Der erste und der zweite Zweig sind parallel zueinander geschaltet.
Bei der vorstehend beschriebenen Halbleiteranordnung des MOS-Typs kann die Fläche des
Zenerdiodenabschnitts verringert werden, was auf das Vorhandensein der zweiten Zenerdiode
(Z21) zurückzuführen ist, die einer hohen Spannung widerstehen kann. Ferner tritt ein Ansprechen
bzw. Durchschalten (Latch-up) eines parasitären Thyristors in dem Zenerdiodenabschnitt nicht
auf, da die dritte, aus der Polysiliciumschicht bestehende Diode mit der zweiten Zenerdiode mit
entgegengesetzter Polung verbunden ist.
Bei einer bevorzugten Ausführungsform der Erfindung ist die Summe aus der Durchbruchspan
nung der zweiten Zenerdiode, die in der Oberflächenschicht bzw. -region des Halbleitersubstrats
ausgebildet ist, und der Durchlaß- oder Vorwärtsspannung der in entgegengesetzter Richtung
geschalteten dritten Diode, die aus der Polysiliciumschicht besteht, so festgelegt, daß sie gleich
groß wie oder kleiner als die Durchbruchspannung der ersten Zenerdiode ist, die aus der
Polysiliciumschicht besteht. In diesem Fall ist die zweite, in der Oberflächenschicht bzw. -region
des Halbleitersubstrats ausgebildete Zenerdiode imstande, einer hohen Spannung wirksam
widerstehen zu können.
Bei einem anderen vorteilhaften Ausführungsbeispiel der Erfindung ist die die Zenerdioden
enthaltende Schutzeinrichtung zwischen einer Elektrodenanschlußfläche des Steuereingangsan
schlusses (G) und einer Elektrodenanschlußfläche des ersten Ausgangsanschlusses (S) angeord
net, und zwar derart, daß zwei Elektroden der Zenerdioden mit der Elektrodenanschlußfläche des
Steuereingangsanschlusses bzw. mit der Elektrodenanschlußfläche des ersten Ausgangsan
schlusses integral bzw. gemeinsam ausgebildet sind.
Falls die Anodenelektrode und die Kathodenelektrode der Zenerdiode mit einer Sourceanschluß
fläche bzw. mit einer Gateanschlußfläche integriert ausgebildet sind, besteht keine Notwendig
keit, daß eine Verdrahtung bzw. Drahtverbindung zur Herstellung der Verbindung zwischen
diesen Elektroden und den Elektrodenanschlußflächen gelegt werden muß.
Bei einem weiteren vorteilhaften Ausführungsbeispiel der Erfindung ist ein Zweig, in dem ein
Widerstand und eine Zenerdiode in Reihe geschaltet sind, zwischen den Steuereingangsanschluß
(G) und den ersten Ausgangsanschluß (S) geschaltet, und es ist ein Verbindungspunkt zwischen
dem Widerstand und der Zenerdiode an den Steuereingang des Haupt-Halbleiterelements des
MOS-Typs angeschlossen. Bei einer weiteren vorteilhaften Ausführungsform der Erfindung ist
eine Mehrzahl von Widerständen in Reihe zwischen den Steuereingangsanschluß G und den
Steuereingang des Haupt-Halbleiterelements des MOS-Typs geschaltet, und es ist eine Zener
diode zwischen diejenige Seite bzw. denjenigen Anschluß jedes der Widerstände, die bzw. der
näher bei dem Steuereingang des Haupt-Halbleiterelements des MOS-Typs liegt, und den ersten
Ausgangsanschluß (S) eingefügt.
Bei dieser Ausgestaltung wird die Durchbruchspannung der in der vorhergehenden Stufe
vorhandenen Zenerdiode an die Zenerdiode und den Widerstand, die in der nachfolgenden Stufe
vorhanden sind, angelegt. Die Spannung, die an den Steuereingang des Haupt-Halbleiterelements
des MOS-Typs angelegt wird, wird daher um eine Größe verringert, die dem Spannungsabfall an
dem Widerstand entspricht. Falls eine große Anzahl von derartigen Stufen vorgesehen ist, wird
die Spannung, die an den Steuereingang des Haupt-Halbleiterelements des MOS-Typs angelegt
wird, zunehmend geringer, wenn sich die Anzahl der Stufen erhöht.
Ferner wird die Durchlaß- oder Vorwärtsspannung der in der vorhergehenden Stufe vorhandenen
Zenerdiode an den Widerstand und die Zenerdiode angelegt, die in der nachfolgenden Stufe
vorgesehen sind, so daß die Vorwärtsspannung der in der nachfolgenden Stufe vorhandenen
Zenerdiode an den Steuereingang des Haupt-Halbleiterelements des MOS-Typs angelegt wird.
Hierdurch wird das Einschalten (Latch-up) eines parasitären Thyristors in dem internen Steuer
schaltungsabschnitt verhindert. Falls eine große Anzahl von derartigen Stufen vorgesehen ist,
wird die Spannung, die an den Steuereingang des Haupt-Halbleiterelements des MOS-Typs
angelegt wird, verringert, wenn sich die Anzahl von Stufen erhöht.
Die Widerstände (R1, R2. . .) und die Zenerdioden (Z5p, Z6p,. . .) sind vorzugsweise aus Polysilicium
hergestellt. In diesem Fall leidet die Halbleiteranordnung nicht an einer Einschaltung (Latch-up)
eines parasitären Thyristors, die andernfalls in dem Zenerdiodenabschnitt oder in dem internen
Steuerschaltungsabschnitt auftreten würde.
Es ist auch wirksam, eine Diode (Z4pr) vorzusehen, die aus einer auf einem isolierenden Film auf
dem Halbleitersubstrat aufgebrachten Schicht aus Polysilicium hergestellt ist und die in der
entgegengesetzten Richtung bzw. mit entgegengesetzter Polung, verglichen mit der Zenerdiode
(Z1p) orientiert ist, wobei diese Diode (Z4pr) auf der Seite des Spannungsversorgungsanschlusses
der internen Steuerschaltung ausgebildet ist. In diesem Fall kann die Einschaltung eines parasitä
ren Thyristors in dem internen Steuerschaltungsabschnitt vorteilhaft verhindert werden.
Falls die Zenerdiode oder Zenerdioden gemäß der vorstehenden Beschreibung kammförmige
Elektroden umfassen, bieten die Zenerdiode oder Zenerdioden eine erhöhte Länge des pn
Übergangs, wobei zugleich ein verringerter Flächenbedarf erforderlich ist.
Gemäß der vorliegenden Erfindung wird weiterhin eine Halbleiteranordnung des MOS-Typs
geschaffen, die ein Halbleitersubstrat; ein Haupt-Halbleiterelement des MOS-Typs, das einen
Steuerabschnitt mit einem Metall-Oxidfilm-Halbleiter-Aufbau (MOS-Aufbau) enthält; einen ersten
Ausgangsanschluß und einen zweiten Ausgangsanschluß, mit denen zwei Ausgänge des Haupt-
Halbleiterelements des MOS-Typs verbunden sind; einen Steuereingangsanschluß, an den ein
Steuereingang des Haupt-Halbleiterelements des MOS-Typs angeschlossen ist; und eine interne
Steuerschaltung umfaßt, die zwischen den Steuereingangsanschluß und den Steuereingang des
Haupt-Halbleiterelements des MOS-Typs geschaltet ist und die ein Halbleiterelement (Halbleiter
einrichtung) des MOS-Typs enthält, das einen Steuerabschnitt eines Metall-Oxidfilm-Halbleiter-
Aufbaus (MOS-Aufbau) enthält und das in einer selbstisolierenden Zone oder einer Übergangs-
oder Sperrschichtisolationszone (Junction-Isolationsregion) integriert ist, die in einer Oberflächen
schicht bzw. -region des Halbleitersubstrats ausgebildet ist. Hierbei ist eine Kanalzone des Haupt-
Halbleiterelements des MOS-Typs mit einem Abstand von mindestens 200 µm von einer
Kanalzone des Halbleiterelements der internen Steuerschaltung entfernt ausgebildet.
Bei der vorstehend beschriebenen Halbleiteranordnung des MOS-Typs werden Träger in dem
Haupt-Halbleiterelement des MOS-Typs daran gehindert, in die MOS-Typ-Halbleitereinrichtung der
internen Steuerschaltung zu fließen. Daher kann ein Einschalten (Latch-up) eines parasitären
Thyristors vorteilhaft verhindert werden.
Insbesondere wird die Menge von Dotiermaterial in einer selbstisolierenden Zone oder in einer
übergangsisolierenden Zone, die in einem Oberflächenbereich des Halbleitersubstrats ausgebildet
ist, in bevorzugter Ausgestaltung so gesteuert, daß sie in dem Bereich von 1 × 1013 bis 1 × 1014
cm-2 liegt.
Falls die Menge an Dotiermaterial kleiner ist als 1 × 1013 cm-2, ist der Stromverstärkungsfaktor
eines Transistors, der zu einem parasitären Thyristor beiträgt, erhöht, und es besteht daher die
hohe Wahrscheinlichkeit, daß der parasitäre Thyristor eingeschaltet wird. Dies erschließt sich aus
den Ergebnissen von im weiteren Text näher beschriebenen Experimenten. Falls die Menge an
Dotiermaterial größer ist als 1 × 1014 cm-2, ist die Schwellenspannung des MOS-Typs-Halbleiter
elements der internen Steuerschaltung erhöht, so daß es unmöglich wird, das Element mit einer
niedrigen Spannung zu betreiben. Die Halbleiteranordnung des MOS-Typs kann ferner eine
Leitungselektrode enthalten, die in Kontakt mit einer Oberfläche der selbstisolierenden Zone oder
der übergangsisolierenden Zone ausgebildet ist und mit dem ersten Ausgangsanschluß (S)
verbunden ist, und zwar derart, daß die Leitungselektrode mit einem Abstand zu der Kanalzone
des MOS-Typ-Halbleiterelements der internen Steuerschaltung angeordnet ist, der nicht größer ist
als 100 µm. Bei dieser Ausgestaltung werden die Träger, die in die selbstisolierende Zone oder in
die übergangsisolierende Zone eintreten, von der Leitungselektrode ausgestoßen oder herausbe
fördert, so daß ein Einschalten (Latch-up) des parasitären Thyristors verhindert werden kann.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die
beigefügten Zeichnungen näher beschrieben.
Fig. 1(a) zeigt ein Schaltbild, das eine Äquivalenzschaltung eines intelligenten bipolaren
Transistors mit isoliertem Gate (IGBT) zeigt, der ein drittes Ausführungsbeispiel der
vorliegenden Erfindung darstellt;
Fig. 1(b) zeigt eine Draufsicht auf den in Fig. 1(a) dargestellten bipolaren Transistor;
Fig. 2(a) zeigt eine vergrößerte Ansicht eines Zenerdiodenabschnitts, der bei dem dritten
Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung, d. h. bei dem intelli
genten bipolaren Transistor, vorhanden ist;
Fig. 2(b) zeigt eine Ansicht, die die Anordnung der Elektroden des Zenerdiodenabschnitts
veranschaulicht;
Fig. 3 zeigt eine Draufsicht auf das erste Ausführungsbeispiel der erfindungsgemäßen
Halbleiteranordnung in Form eines intelligenten bipolaren Transistors mit isoliertem
Gate;
Fig. 4 zeigt eine Querschnittsansicht eines Teils des das erste Ausführungsbeispiel bildenden
und in Fig. 3 gezeigten intelligenten bipolaren Transistors;
Fig. 5(a) zeigt eine vergrößerte Darstellung, die einen Zenerdiodenabschnitt bei dem ersten
Ausführungsbeispiel der vorliegenden Erfindung, d. h. bei dem intelligenten bipolaren
Transistor veranschaulicht;
Fig. 5(b) zeigt eine Querschnittsansicht, die entlang einer in Fig. 5(a) dargestellten Linie B-B
geschnitten ist;
Fig. 6 zeigt eine graphische Darstellung zur Veranschaulichung der Abhängigkeit der
Stoßspannung, die von der Halbleiteranordnung verkraftet werden kann, von der Über
gangslänge der Diode;
Fig. 7(a) zeigt eine vergrößerte Ansicht eines Zenerdiodenabschnitts eines intelligenten bipolaren
Transistors mit isoliertem Gate, der ein zweites Ausführungsbeispiel der vorliegenden
Erfindung darstellt;
Fig. 7(b) zeigt eine Querschnittsansicht, die entlang einer in Fig. 7(a) gezeigten Linie C-C
geschnitten ist;
Fig. 8 zeigt ein Schaltbild, das eine Äquivalenzschaltung eines intelligenten bipolaren
Transistors mit isoliertem Gate veranschaulicht, der ein viertes Ausführungsbeispiel der
vorliegenden Erfindung darstellt;
Fig. 9 zeigt ein Schaltbild, das eine Äquivalenzschaltung eines intelligenten bipolaren
Transistors mit isoliertem Gate veranschaulicht, der ein fünftes Ausführungsbeispiel
der vorliegenden Erfindung repräsentiert;
Fig. 10 zeigt ein Schaltbild, das eine Äquivalenzschaltung eines sechsten Ausführungsbeispiels
der vorliegenden Erfindung in Form eines intelligenten bipolaren Transistors mit isolier
tem Gate veranschaulicht;
Fig. 11 zeigt ein Schaltbild, das eine Äquivalenzschaltung eines siebten Ausführungsbeispiels
der vorliegenden Erfindung in Form eines intelligenten bipolaren Transistors mit isolier
tem Gate veranschaulicht;
Fig. 12 zeigt ein Schaltbild, das eine Äquivalenzschaltung eines achten Ausführungsbeispiels
der vorliegenden Erfindung in Form eines intelligenten bipolaren Transistors mit isolier
tem Gate veranschaulicht;
Fig. 13 zeigt ein Schaltbild, das eine Äquivalenzschaltung eines neunten Ausführungsbeispiels
der vorliegenden Erfindung in Form eines intelligenten bipolaren Transistors mit isolier
tem Gate veranschaulicht;
Fig. 14 zeigt ein Schaltbild, das einen bekannten MOSFET veranschaulicht, der mit Zener
dioden zum Schutz des Bauelements versehen ist;
Fig. 15 zeigt ein Schaltbild eines intelligenten bipolaren Transistors mit isoliertem Gate, der als
ein Testbauelement hergestellt ist;
Fig. 16 (a) zeigt eine Darstellung zur Veranschaulichung einer Schaltung, die für einen
Stoßspannungstest benutzt wird;
Fig. 16 (b) zeigt eine graphische Darstellung von Spannungswellenformen, die bei dem
Stoßspannungstest erhalten wurden;
Fig. 17 zeigt eine Querschnittsansicht, die einen internen Steuerschaltungsabschnitt des
intelligenten, als ein Testbauelement bereitgestellten bipolaren Transistors mit isolier
tem Gate veranschaulicht;
Fig. 18 zeigt eine graphische Darstellung der Abhängigkeit des Diffusionsstroms von dem
Abstand x und
Fig. 19 zeigt eine graphische Darstellung der Abhängigkeit des Verriegelungs- bzw. Einschalt
stroms und der Schwellenspannung des MOSFETs der internen Steuerschaltung von
der Menge von Dotiermaterial in einer p⁻ Wanne.
Nachfolgend werden unter Bezugnahme auf die Zeichnungen einige Experimente, die bei der
Entwicklung der vorliegenden Erfindung durchgeführt wurden, und auch einige Ausführungsbei
spiele der Erfindung in größeren Einzelheiten beschrieben. In der nachfolgenden Beschreibung
bedeutet der Buchstabe n oder p, wenn er vor Zonen, Schichten oder ähnlichem angegeben ist,
daß die Majoritätsträger in diesen Zonen und Schichten Elektronen bzw. Löcher sind. Der
Leitungstyp n wird als der erste Leitungstyp betrachtet, wohingegen der Leitungstyp p als der
zweite Leitungstyp bezeichnet wird. Diese Leitungstypen können selbstverständlich auch
umgekehrt sein.
Fig. 3 zeigt eine Draufsicht auf einen intelligenten Transistorchip eines bipolarem Transistors mit
isoliertem Gate, der für eine induktive Last vorgesehen ist und als ein Testbauelement für den
Einsatz bei einer Zündung eines Kraftfahrzeugs gefertigt wurde. Der Transistorchip (IGBT-Chip)
umfaßt eine Sourceelektrode 7, eine Gateelektrode 8, eine interne Steuerschaltung 9, eine
Zenerdiode 5 und eine als Reihenschaltung vorliegende Zenerdiodenanordnung 3, die zum
Verbessern der Fähigkeit, einem Lawinendurchbruch widerstehen zu können, vorgesehen ist. Die
Zenerdiode 5 und die Zenerdiodenanordnung 3 sind unter Verwendung von Polysilicium ausgebil
det, das auf einem isolierenden Film auf einem Halbleitersubstrat aufgebracht worden ist.
Fig. 4 zeigt eine Querschnittsansicht eines in dieser Weise hergestellten intelligenten Transistors
mit isoliertem Gate, die entlang der in Fig. 3 gezeigten Linie A-A geschnitten ist. Hierbei werden
der Kollektor und der Emitter des bipolaren Transistors mit isoliertem Gate jeweils als Drain bzw.
als Source bezeichnet, d. h. mit denjenigen Bezeichnungen versehen, die üblicherweise bei der
Beschreibung eines MOSFETs benutzt werden. In dem linksseitigen Abschnitt gemäß Fig. 4 ist
ein Haupt-IGBT-Abschnitt 20 gezeigt, der das Schalten des Hauptstroms ausführt. Der Aufbau
des Haupt-IGBT-Abschnitts 20 ist im wesentlichen identisch wie derjenige eines bekannten
bipolaren Transistors mit isoliertem Gate. Genauer gesagt, sind gegenseitig beabstandete p
Basiszonen 24 in einer Oberflächenschicht bzw. einem Oberflächenbereich an einer der Hauptflä
chen einer n Driftschicht 2 ausgebildet, die hohen spezifischen Widerstand aufweist, und es sind
p⁺ Senken- oder Wannenzonen 25, die eine höhere Dotierungskonzentration und eine größere
Diffusionstiefe als die p Basiszonen 24 besitzen, als ein Teil der p Basiszonen 24 ausgebildet und
dienen dem Zweck, das Verriegeln bzw. Einschalten (Latch-up) eines parasitären Thyristors zu
verhindern. Eine n⁺ Pufferschicht 22, die einen geringeren spezifischen Widerstandswert als die n
Driftschicht 23 besitzt, ist an der anderen Oberfläche der n Driftschicht ausgebildet, und es ist
eine p⁺ Drainschicht 21 auf der Oberfläche der n+ Pufferschicht 22 entfernt von der n Drift
schicht 23 vorhanden. Weiterhin sind n Sourcezonen 26 in ausgewählten Abschnitten von
Oberflächenschichten bzw. -bereichen der p Basiszonen 24 ausgebildet. Eine Gateelektroden
schicht 28 ist aus Polysilicium hergestellt und auf einem Gateoxidfilm 27 ausgebildet, der auf der
oder den Oberflächen der p Basiszonen 24 vorhanden ist, die zwischen den n⁺ Sourcezonen 26
und der n Driftschicht 23 eingefügt sind. Auf diese Weise ist ein bipolarer Transistor IGBT mit
isoliertem Gate n Kanal hergestellt. Die Oberfläche der Gateelektrodenschicht 28 ist mit einem
isolierenden Film 31 bedeckt, der beispielsweise aus Borphosphorquarzglas (BPSG = boron
phosphorous silica glass) hergestellt ist und auf dem eine Sourceelektrode 29 vorgesehen ist.
Kontaktlöcher sind durch den isolierenden Film 31 hindurchgehend derart ausgebildet, daß die
Sourceelektrode 29 mit Oberflächen sowohl der p Basiszonen als auch der n Sourcezonen 26 in
Kontakt steht, und daß weiterhin eine Gateelektrode 32, die aus einem Metall hergestellt ist, mit
der Gateelektrodenschicht 28 oder ihrer Verlängerung in Kontakt steht. Eine Drainelektrode 30 ist
auf der Oberfläche der p⁺ Drainschicht 21 entfernt von der n⁺ Pufferschicht 22 ausgebildet. In
vielen Fällen erstreckt sich die Sourceelektrode 29 über die Gateelektrodenschicht 28 hinweg,
wobei der isolierende Film 31 sich dabei zwischen der Sourceelektrode 29 und der Gateelektro
denschicht 28 befindet, wie dies aus Fig. 4 ersichtlich ist. Ein Anschluß S und ein Anschluß D
sind mit der Sourceelektrode 29 bzw. mit der Drainelektrode 30 verbunden.
Im folgenden wird die Arbeitsweise des Haupt-Transistorabschnitts (IGBT-Abschnitt) 20 erläutert.
Wenn eine positive Spannung an die Gateelektrodenschicht 28 angelegt wird, während eine
Spannung zwischen die Drainelektrode 30 und die Sourceelektrode 29 angelegt ist, wird ein
Inversionskanal in einer Kanalzone 37 in einem Oberflächenbereich jeder p Basiszone 24 direkt
unterhalb der Gateelektrodenschicht 28 induziert, und es werden Elektronen von der n⁺ Source
zone 26 durch den Inversionskanal in die Driftschicht 23 injiziert. Zusätzlich werden Löcher von
der p⁺ Drainschicht 21 injiziert, so daß die Drainelektrode 30 und die Sourceelektrode 29
elektrisch miteinander verbunden sind.
Der zentrale Abschnitt gemäß der Darstellung in Fig. 4 stellt eine Anordnung zum Schutz des
Gates dar. Genauer gesagt, ist eine p Senke oder Wanne 34 in einer Oberflächenschicht bzw.
einem Oberflächenbereich der n Driftschicht 23 ausgebildet, und es ist die Oberfläche der p⁻
Wanne 34 mit einem dicken Feldoxidfilm 33 bedeckt. Weiterhin ist eine Zenerdiode 40 auf dem
Feldoxidfilm 33 vorgesehen. Eine Elektrode, die von einem Ende der Zenerdiode 40 herausgeführt
ist, ist mit der Sourceelektrode 29 verbunden, wohingegen eine Elektrode, die von dem anderen
Ende bzw. Anschluß der Zenerdiode 40 herausgeführt ist, mit der Gateelektrode 32 verbunden
ist, an die ein Anschluß G angeschlossen ist. Eine p⁺ Isolationssenke oder -wanne 35 ist in
einem peripheren Abschnitt des Haupt-Transistorabschnitts 20 vorgesehen. Auf der Seite rechts
von der Zenerdiode 40 ist eine Leitungselektrode 49, die mit der Sourceelektrode 29 zu verbin
den ist, so ausgebildet, daß sie mit der Oberfläche der p⁻ Wanne 34 in Kontakt steht. Weiterhin
ist eine p⁺ Leitungs- bzw. Zuleitungssenke oder -wanne 45 unterhalb der Leitungselektrode 49
ausgebildet. Die p⁺ Leitungswanne 45 dient dazu, den Widerstand aufgrund ihres Kontakts mit
der Leitungselektrode 49 zu verringern und auf den Widerstand in der seitlichen Richtung der p⁻
Wanne 34 zu reduzieren. Die p⁺ Leitungswanne 45 kann zur gleichen Zeit wie die Ausbildung der
p⁺ Wannenzonen 25 des Haupt-Transistorabschnitts 20 und der p⁺ Isolationswanne 35 ausge
bildet werden.
Als ein weiteres Testbauelement wurde eine Halbleiteranordnung des MOS-Typs hergestellt, bei
der eine Zenerdiode in einer Oberflächenschicht bzw. einem Oberflächenbereich der n Driftschicht
23 ausgebildet war, die anstelle der aus einer Polysiliciumschicht bestehenden Zenerdiode
vorgesehen war.
Der in Fig. 4 auf der rechten Seite dargestellte Abschnitt zeigt die interne Steuerschaltung 9, die
in den intelligenten bipolaren Transistor mit isoliertem Gate integriert ist. Die interne Steuerschal
tung 9 ist gleichartig wie die Gatesteuereinrichtung 50, die in der US 5,621,601 offenbart ist.
Auch wenn dies bei dem vorliegenden Ausführungsbeispiel nicht näher geschildert ist, arbeitet
diese Schaltung mit einem Stromerfassungstransistor und einem Stromerfassungswiderstand Rd,
wie dies in der US 5,621,601 offenbart ist.
Ein MOSFET 51 des Anreicherungstyps mit Kanal n sowie ein MOSFET 61 des Verarmungstyps
mit Kanal n sind an einer Oberflächenschicht bzw. in einem Oberflächenbereich der p⁻ Wanne 34
ausgebildet, die in dem Oberflächenbereich der n Driftschicht 23 gebildet ist. Mit den Bezugszei
chen 53 und 63 sind n⁺ Drainzonen bezeichnet, die in der Oberflächenschicht bzw. dem
Oberflächenbereich der p⁻ Wanne 34 ausgebildet sind. Ferner sind Drainelektroden 60 und 70
derart vorgesehen, daß sie mit den Oberflächen der n⁺ Drainzonen 53 und 63 in Kontakt stehen.
Sourceelektroden 59 und 69 sind derart ausgebildet, daß sie mit Oberflächen der n⁺ Sourcezonen
56 und 66 in Kontakt stehen. Das Bezugszeichen 64 bezeichnet eine n dotierte Kanalzone zum
Steuern der Schwellenspannung. Mit den Bezugszeichen 58 und 68 sind Gateelektrodenschich
ten bezeichnet, die aus Polysilicium bestehen. Die Drainelektrode 70 des MOSFETs 81 des
Verarmungstyps mit n Kanal ist mit einem Spannungsversorgungsanschluß (VDD und Steuerein
gangsanschluß G gemäß Fig. 15) verbunden. In dem MOSFET 51 des Anreicherungstyps wird
dann, wenn eine positive Spannung an die Gateelektrode 58 angelegt ist, ein Inversionskanal in
einer Kanalzone 57 induziert, d. h. gebildet, die direkt unterhalb der Gateelektrode 58 zwischen
der n⁺ Sourcezone 56 und der n⁺ Drainzone 53 angeordnet ist, so daß die Sourceelektrode 59
und die Drainelektrode 60 miteinander in elektrische Verbindung gebracht werden. In dem
MOSFET 61 des Verarmungstyps wird dann, wenn eine negative Spannung an die Gateelektrode
68 angelegt wird, eine n Verarmungszone 64 oder eine Kanalzone 67, die direkt unterhalb der
Gateelektrode 68 zwischen der n⁺ Sourcezone 66 und der n⁺ Drainzone 63 angeordnet ist,
verarmt, so daß die Sourceelektrode 69 und die Drainelektrode 70 elektrisch voneinander
abgetrennt werden.
Zur Herstellung eines Wafers für den Einsatz bei nachstehend näher beschriebenen Experimenten
wird eine Schicht des Typs n (diese bildet die n⁺ Pufferschicht 22) mit einem spezifischen
Widerstand von 0,4 Ωcm und einer Dicke von 30 µm epitaktisch auf einer p⁺ Kollektorschicht 21
mit einem spezifischen Widerstand von 0,01 Ωcm und einer Dicke von 500 µm aufgewachsen,
und es wird eine Schicht des Typs n (diese stellt die n Driftschicht 23 bereit) mit einem spezifi
schen Widerstand von 25 Ωm und einer Dicke von 40 µm auf der n+ Pufferschicht 22 auflami
niert bzw. als Schicht aufgebracht. Der restliche Teil der Struktur kann in nahezu der gleichen
Weise wie die zur Herstellung von bekannten bipolaren Transistoren mit isoliertem Gate benutz
ten Prozesse hergestellt werden, mit Ausnahme hinsichtlich kleinerer Änderungen wie etwa
unterschiedlicher Maskenmuster. Die p Basiszone 24, die p⁻ Wanne 34, die p⁺ Wanne 25, die p⁺
Isolationswanne 35, die p⁺ Leitungswanne 45 und eine p Zone der Zenerdiode werden durch
Implantieren von Borionen und thermische Diffusion gebildet, und es werden die n⁺ Sourcezonen
26, 56 und 66, die n⁺ Drainzonen 53 und 63, und eine n Zone der Zenerdiode durch Implantie
ren von Arsenionen oder Phosphorionen und durch thermische Diffusion gebildet. Die p Basiszo
nen 24 und die n⁺ Sourcezonen 26 werden unter Verwendung der Gateelektrodenschicht 38 als
Teil von Masken ausgebildet, so daß die Ränder dieser Zonen 24 und 26 in der gewünschten
Weise positioniert werden, und es werden die Breiten dieser Zonen 24 und 26 durch laterale
(seitliche) Diffusion der jeweiligen Ionen bestimmt. Die Sourceelektroden 29, 59 und 69, die
Drainelektroden 60 und 70, die Leitungselektrode 49 und die Gateelektrode 32 werden durch
Sputtern bzw. Aufspratzen einer Aluminiumlegierung und durch nachfolgende Fotolithografie
ausgebildet, und es wird die Drainelektrode 30 durch Aufbringen von drei Lagen aus Ti, Ni und
Au durch Sputtern ausgebildet, um damit an ein metallisches Substrat angelötet zu werden.
Die Abmessungen der jeweiligen Zonen und Schichten des bipolaren Transistors mit isoliertem
Gate können in folgender Weise festgelegt werden: Die Diffusionstiefe der p⁺ Wanne 25, der p⁺
Isolationswanne 35 und der p⁺ Leitungswanne 45 beträgt jeweils 6 µm, wohingegen die
Diffusionstiefe der p Basiszone 24 und der p⁻ Wanne 34 bei ungefähr 2 µm liegt. Die Diffusions
tiefe der n⁺ Sourcezonen 26, 56 und 66 sowie der n⁺ Drainzonen 53 und 63 beträgt jeweils 0,4
µm. Die Dicke des Gateisolationsfilms 27 beträgt 25 nm, während die Dicke der aus Polysilicium
hergestellten Gateelektrodenschicht 28 bei 1 µm liegt und die Dicke der Sourceelektrode 29
ungefähr 3 µm beträgt. Die Zenerdiode 40 weist eine Zenerspannung von ungefähr 7 V auf.
Experiment 1
Bei dem bei diesem Experiment benutzten intelligenten bipolaren Transistor mit isoliertem Gate
wird für die Zenerdiode 40 (Zp) eine Polysiliciumschicht benutzt, die durch die gleiche, druckre
duzierte CVD-Methode (chemische Dampfabscheidung) wie diejenige hergestellt wurde, die zum
Ausbilden der Gateelektrodenschicht 29 benutzt wurde. Bei dem Experiment wurde die Über
gangslänge der Zenerdiode 40 variiert. Bei dem Prozeß bzw. Ablauf des Experiments wurde
gefunden, daß die Zenerdiode 40 nicht notwendigerweise aus einer einzigen Zenerdiode besteht
oder bestehen muß, sondern auch dadurch gebildet werden kann, daß eine Mehrzahl von
Zenerdioden jeweils parallel zueinander geschaltet werden, vorausgesetzt, daß der Gesamtwert
der Sperrschicht- oder Übergangslänge (Junction Length, Länge des pn-Übergangs) geeignet
gesteuert wird. Als Ergebnis von unterschiedlichen Analysen wurde der Aufbau gemäß den
Darstellungen in den Fig. 5(a) und 5(c) eingesetzt. Fig. 5(a) zeigt eine Draufsicht auf einen
Teil des Zenerdiodenabschnitts, während in Fig. 5(b) eine Querschnittsansicht gezeigt ist, die
entlang der in Fig. 5(a) gezeigten Linie B-B geschnitten ist. In Fig. 5(a) sind mit dünnen Linien die
Polysiliciumschicht und ihre pn Übergänge angegeben, während die punktierten Linien die
Position von Fenstern bezeichnen, die durch den isolierenden Film hindurchgehend ausgebildet
sind. Die dicken Linien bezeichnen die Kathodenelektrode 44 und die Anodenelektrode 43 der
Zenerdiode. In der Polysiliciumschicht ändert sich ihr Leitungstyp abwechselnd von p zu n oder
von n zu p. Die Polysiliciumschicht ist mit dem isolierenden Film bedeckt, wobei nach der
Ausbildung von durch den isolierenden Film hindurchgehenden Kontaktlöchern kammförmige
Elektroden auf der Polysiliciumschicht ausgebildet werden. Die Polysiliciumschicht besitzt eine
Dicke von 1 µm und eine Breite von 0,1 bis 0,5 mm. Die Breite sowohl der p Anodenzone 41 als
auch der n Kathodenzone 42 beträgt jeweils ungefähr 15 µm.
In Fig. 6 ist in Form einer graphischen Darstellung die Abhängigkeit der Stoßspannung, die von
dem bipolaren Transistor mit isoliertem Gate verkraftet werden kann, von der Übergangslänge
dargestellt, wobei auf der horizontalen Achse die Übergangslänge w der Zenerdiode dargestellt
ist, während auf der vertikalen Achse die Stoßtestspannung, d. h. die Testspannung des
Spannungsstoßes VCC dargestellt ist. In der graphischen Darstellung gemäß Fig. 6 ist mit "○" die
maximale Spannung angegeben, bei der die Zenerdiode bei Raumtemperatur (25°C) nicht
durchbrach, während mit "⚫" die maximale Spannung bezeichnet ist, bei der die Zenerdiode bei
einer hohen Temperatur (150°C) nicht durchbrach.
Die Ergebnisse des Tests zeigen an, daß sich die Fähigkeit, Stoßspannungen widerstehen zu
können, erhöht, wenn sich die Übergangslänge vergrößert. Damit eine ausreichend hohe
Fähigkeit erreicht wird, Spannungsstößen widerstehen oder diese aushalten zu können, muß die
Übergangslänge daher größer sein als jede gerade Linie, die durch die jeweiligen Sätze von
Markierungen "○" oder "⚫" hindurchgehen. Damit die Zenerdiode einer Stoßspannung von 150
V oder mehr widerstehen kann, die normalerweise bei dem praktischen Einsatz auftritt, hat es
sich als wünschenswert gezeigt, die Übergangslänge so zu steuern bzw. festzulegen, daß sie
gleich 10 mm oder größer ist. Es ist jedoch nutzlos und unerwünscht, die Übergangslänge
übermäßig zu erhöhen, so daß die Übergangslänge in der Praxis so gesteuert wird, daß sie 100
mm oder weniger, und vorzugsweise 70 mm oder weniger, beträgt.
Experiment 2
Bei dem Ablauf des vorstehend erläuterten Experiments 1 wurde gefunden, daß ein Einschalten
(Latch-up) des parasitären Thyristors, das in Fig. 17 dargestellt ist und das ein weiteres Problem
von bekannten bipolaren Transistoren mit isoliertem Gate darstellt, in starkem Maße durch den
Abstand zwischen dem Haupt-Transistorabschnitt und den MOSFETs der internen Steuerschal
tung beeinflußt wird. Dies kann daran liegen, daß Träger (Löcher), die sich während des
eingeschalteten Zustands des Haupt-Transistorabschnitts bewegen, in die p⁻ Wanne 34 eindrin
gen und in der lateralen Richtung diffundieren, wodurch eine Potentialdifferenz hervorgerufen
wird, die zu einem Einschalten des parasitären Thyristors führt.
Damit der von dem Haupt-Transistorabschnitt 20 herrührende Diffusionsstrom bewertet werden
kann, wurde eine Halbleiteranordnung hergestellt, die eine IGBT-Zelle (Zelle mit bipolarem
Transistor mit isoliertem Gate) enthält, wobei die IGBT-Zelle mit einem Abstand x (Fig. 4) von der
Kanalzone 37 des Haupt-Transistorabschnitts 20 beabstandet war, und es wurde der durch die
Zelle fließende Strom gemessen.
Fig. 18 zeigt eine graphische Darstellung der Abhängigkeit des Diffusionsstroms von dem
Abstand x, wobei auf der horizontalen Achse der Abstand x, gemessen von der Kanalzone 37
des Haupt-Transistorabschnitts 20, aufgetragen ist und auf der vertikalen Achse der Diffusions
strom dargestellt ist. Da der Diffusionsstrom nicht nur von dem Strom des Haupt-Transistorab
schnitts 20, sondern auch von der Größe der Zelle abhängt, ist der Maßstab bzw. die Größe
dieses Stroms in der graphischen Darstellung beliebig gewählt.
Wie aus Fig. 18 ersichtlich ist, nimmt der Diffusionsstrom mit zunehmender Größe des Abstands
x ab. Das Einschalten (Latch-up) des parasitären Thyristors kann hierbei wirksam dadurch
verhindert werden, daß der Abstand zwischen dem Haupt-Transistorabschnitt 20 und den
MOSFETs 51 und 61 der internen Steuerschaltung, genauer gesagt, der Abstand zwischen der
Kanalzone 37 des Haupt-Transistorabschnitts 20 und den Kanalzonen 57 und 67 der MOSFETs
51 und 61, vergrößert wird. Es ist allerdings festzustellen, daß das Ausmaß der Verringerung des
Diffusionsstroms nicht gleichförmig ist. Genauer gesagt, nimmt der Diffusionsstrom rasch ab, bis
der Abstand x den Wert 200 µm erreicht, und verringert sich dann nur noch langsam. Demgemäß
wird der Abstand, mit dem die MOSFETs der internen Steuerschaltung von dem Haupt-Transi
storabschnitt beabstandet sind, vorzugsweise so gesteuert, daß er gleich 200 µm oder größer ist.
Da die Effizienz hinsichtlich der Ausnutzung des Halbleitersubstrats verringert ist, wenn der
Abstand x übermäßig vergrößert ist, kann die obere Grenze bei dem praktischen Einsatz bei
ungefähr 3 mm liegen.
In den nachfolgend beschriebenen Experimenten wurde ein Wert von 500 µm als der ausle
gungsgemäße Wert für den Abstand x zwischen dem Haupt-Transistorabschnitt 20 und den
MOSFETs 51 und 61 der internen Steuerschaltung gewählt.
Experiment 3
Das Einschalten des parasitären Thyristors hängt auch von der Menge an Dotiermaterial in der p-
Wanne 34 ab. Einige Probenstücke der MOS-Halbleiteranordnung wurden gemäß den nachfol
genden Angaben vorbereitet, um hierdurch den Einschaltstrom bzw. Latch-up-Strom zu bewer
ten, wobei der Abstand x zwischen dem Haupt-Transistorabschnitt und dem oder den MOSFETs
der internen Steuerschaltung auf der Grundlage der vorstehend angegebenen Ergebnisse auf den
Wert von 500 µm gesteuert wurde. Die Menge des Dotiermaterials in der p Wanne 34 wurde bei
diesen Proben variiert. In jeder Probe wurde eine Elektrode auf der n⁺ Sourcezone 56 des
MOSFETs vorgesehen, wobei ein Widerstand mit der Elektrode in Reihe geschaltet wurde. Es
wurde der durch den Widerstand fließende Strom gemessen, wenn der Stromfluß von einer
induktiven Last abgeschaltet wurde. Aufgrund des Einsatzes des in Reihe geschalteten Wider
stands konnte der Latch-up-Strom (Einschaltstrom) auf diese Weise bewertet werden, obwohl
tatsächlich kein Einschalten (Latch-up) stattfand. In Fig. 19 ist eine graphische Darstellung
gezeigt, die die Abhängigkeit des Latch-up-Stroms (Einschaltstroms) von der Menge des
Dotiermaterials in der p⁻ Wanne 34 zeigt, wobei auf der horizontalen Achse die Menge von
Borionen aufgetragen ist, die zur Ausbildung der p⁻ Wanne 34 implantiert wurden. Auf der
vertikalen Achse ist auf der rechten Seite der Latch-up-Strom angegeben, wobei auch in diesem
Fall der Maßstab bzw. die Größe des Latch-up-Stroms willkürlich gewählt ist.
Wie aus Fig. 19 ersichtlich ist, besitzt der Latch-up-Strom große Größe, wenn die Menge an
Dotiermaterial in der p⁻ Wanne 34 klein ist, und nimmt ab, wenn sich die Dotiermaterialmenge
erhöht. Ein Latch-up-Effekt (Einschalten) kann folglich um so effektiver verhindert werden, je
größer die Menge von Dotiermaterial in der p⁻ Wanne 34 ist. Es ist jedoch anzumerken, daß das
Ausmaß der Verringerung des Latch-up-Stroms nicht gleichförmig ist. Der Latch-up-Strom
verringert sich hierbei rasch, bis die Dotiermaterialmenge den Wert 1 × 1013 cm-2 erreicht, und
nimmt dann nur noch langsam ab. Demgemäß wird die Menge des Dotiermaterials in der p⁻
Wanne 34 vorzugsweise so gesteuert, daß sie gleich oder größer als 1 × 1013 cm-2 ist. Der Latch
up-Strom ist reduziert, da dann, wenn die Menge an Dotiermaterial in der p⁻ Wanne 34 erhöht ist,
der Basiswiderstand des npn Transistors, der aus der n Driftschicht 23, der p- Wanne 34 und der
n⁺ Sourcezone 56 besteht, verringert ist, so daß demzufolge der Transistor nur geringere
Tendenz zum Einschalten zeigt.
In Fig. 19 ist weiterhin die Abhängigkeit der Schwellenspannung des MOSFETs der internen
Steuerschaltung von der Menge des Dotiermaterials in der p⁻ Wanne 34 dargestellt. In Fig. 19 ist
auf der auf der linken Seite befindlichen vertikalen Achse die Schwellenspannung des MOSFETs
der internen Steuerschaltung dargestellt, wobei die Dicke des Gateoxidfilms als Parameter
benutzt wird, was mit "x", "∆" und "⚫" dargestellt ist.
Wenn die Dicke des Gateoxidfilms auf 30 nm gesteuert wird, beträgt die Schwellenspannung 1,5
V, wenn die Menge des Dotiermaterials in der p⁻ Wanne 34 gleich 1 × 1013 cm-2 ist, wobei sich
die Schwellenspannung aber auf 4 V oder mehr erhöht, falls die Menge des Dotiermaterials bei 1
× 1014 cm-2 liegt. Da es erwünscht ist, daß der MOSFET der internen Steuerschaltung mit dem
Ausgangspegel eines Mikrocomputers mit einer Spannungsversorgung von 5 V betrieben werden
kann, ist es tatsächlich schwierig, den MOSFET anzusteuern, wenn die Schwellenspannung bei 4
V oder mehr liegt. Falls die Dicke des Gateoxidfilms gleich 25 nm ist, ist die Schwellenspannung
etwas geringer als diejenige bei einem Gateoxidfilm mit einer Dicke von 30 nm, wobei sich
jedoch auch in diesem Fall die gleiche Tendenz wie in dem Fall der Dicke von 30 nm zeigt.
Folglich wird die Menge an Dotiermaterial in der p⁻ Wanne 34 vorzugsweise so gesteuert, daß sie
nicht größer ist als 1,3 × 1014 cm-2, so daß die Schwellenspannung gleich 4 V oder weniger wird.
Im Hinblick auf die beiden vorstehend beschriebenen Faktoren wird die Menge an Dotiermaterial
in der p⁻ Wanne 34 vorzugsweise so gesteuert, daß sie in dem Bereich von 1 × 1013 bis 1,3 x
1014 cm-2 liegt.
In den nachfolgend angegebenen Experimenten wurde ein Wert von 2 × 1013 cm-2 als der
entwurfsmäßige Wert für die Menge an Dotiermaterial der p⁻ Wanne 34 gewählt.
Experiment 4
Weiterhin wurde gefunden, daß das Einschalten (Latch-up) des parasitären Thyristors, das in Fig.
17 dargestellt ist, bei der Abschaltung von dem Abstand x (dieser ist in Fig. 4 dargestellt)
zwischen der Leitungselektrode 49 und den MOSFETs 51 und 61 der internen Steuerschaltung in
starkem Maße beeinflußt wird. Auch in diesem Fall ergibt sich, daß der Basiswiderstand eines
npn Transistors, der aus der n Driftschicht 23, der p⁻ Wanne 34 und der n⁺ Sourcezone 56
besteht, geringer wird, wenn der Abstand y verkleinert wird, so daß sich das Ergebnis einstellt,
daß die Potentialdifferenz in der p⁻ Wanne 34 direkt unterhalb des MOSFETs 51 und 61 verringert
ist. Der npn Transistor zeigt daher nur noch geringere Tendenz, eingeschaltet zu werden.
Einige Proben von Halbleiteranordnungen einschließlich der MOSFETs 51 und 61 wurden
hergestellt, bei denen der Abstand y zu der Leitungselektrode 49 (genauer gesagt, der Abstand
von der Leitungselektrode 49 zu den n⁺ Sourcezonen 56 und 66 oder den n⁺ Drainzonen 53 und
63) variiert wurde. Bei einigen dieser Proben, bei denen der Abstand y den Wert von 100 µm
überschritt, ergab sich ein Latch-up-Durchbruch, wohingegen bei den Proben, bei denen der
Abstand y 80 µm oder weniger betrug, kein Durchbruch auftrat. Als unterer Grenzwert kann der
Abstand y gleich 0 µm sein, da kein Problem auftrat, wenn die Sourceelektrode 59 des MOSFETs
51 in Kontakt mit der p⁻ Wanne 34 gebracht wurde.
Demgemäß wird der Abstand y zu der Leitungselektrode 49 vorzugsweise so gesteuert, daß er
nicht größer ist als 100 µm. Im folgenden wurde ein Wert von 30 µm als der auslegungsgemäße
Wert für den Abstand y zwischen der Leitungselektrode 49 und den MOSFETs 51 und 61 der
internen Steuerschaltung gewählt.
Erstes Ausführungsbeispiel
Auf der Basis der bei den vorstehend beschriebenen Experimenten erhaltenen Ergebnisse wurde
ein intelligenter bipolarer Transistor mit isoliertem Gate hergestellt, bei dem die Ergebnisse gemäß
den Experimenten 2 bis 4 verwirklicht waren, und bei dem die Übergangslänge der aus Polysili
cium hergestellten Zenerdiode einen großen Wert von 40 nm aufwies.
Dieser intelligente bipolare Transistor mit isoliertem Gate war imstande, einer Stoßspannung
(Spannungsstoß) zu widerstehen, bei der die Versorgungsspannung gleich ±300 V betrug, wobei
gefunden wurde, daß dieser bipolare Transistor bei tatsächlichen Anwendungen in zufriedenstel
lender Weise betreibbar war.
Speziell war die Zenerdiode 5 zwischen einer Sourceanschlußfläche 7a und einer Gateanschluß
fläche 8 des intelligenten bipolaren Transistors mit isoliertem Gate angeordnet, wie dies aus Fig.
1(b) ersichtlich ist, und zwar derart, daß die Anodenelektrode und die Kathodenelektrode der
Zenerdiode integriert bzw. gemeinsam mit der Sourceanschlußfläche 7a und der Gateanschlußflä
che 8 ausgebildet waren. Hierdurch konnte die andernfalls vorhandene Notwendigkeit entfallen,
eine Verdrahtung hierfür vorzusehen. Demzufolge litt die interne Steuerschaltung nicht unter in
ihr induzierten Störungen, und war imstande, stabile Operationen auszuführen, d. h. stabil zu
arbeiten.
Experiment 5
Als nächstes wurde ein intelligenter bipolarer Transistor (Z1) mit isoliertem Gate hergestellt, bei
dem eine Zenerdiode in einer Oberflächenschicht bzw. -region der n Driftschicht ausgebildet
wurde, und zwar für den Einsatz bei einer Untersuchung, bei der die Übergangslänge der
Zenerdiode 40a variiert wurde. Fig. 7(a) zeigt eine Draufsicht, die einen Teil eines Zenerdioden
abschnitts des intelligenten bipolaren Transistors mit isoliertem Gate zeigt, während in Fig. 7(b)
ein Querschnitt dargestellt ist, der entlang der in Fig. 7(a) gezeigten Linie C-C geschnitten ist. In
Fig. 7(a) bezeichnen dünne Linien Diffusionszonen der Zenerdiode, wohingegen punktierte Linien
die Position von Fenstern angeben, die durch den isolierenden Film hindurchgehend ausgebildet
sind. Mit dicken Linien sind die Kathodenelektrode 44 und die Anodenelektrode 43 der Zener
diode veranschaulicht. Eine p Anodenzone 41 wurde durch Implantieren von Borionen in den
Oberflächenbereich der n Driftschicht und durch Ausführen einer Wärmebehandlung ausgebildet.
Streifenförmige n Kathodenzonen 42 wurden durch Implantieren von Arsenionen in ausgewählte
Bereiche der p Anodenzone 41 und durch Ausführen einer Wärmebehandlung gebildet. Die
Dosierungsmengen der p Anodenzone 41 und der n⁺ Kathodenzone 42 betrugen jeweils 2 × 1015
cm-2 bzw. 5 × 1015 cm-2, und es hatten die Diffusionstiefen dieser Zonen 41 und 42 einen Wert
von 6 µm bzw. 0,5 µm. Zusätzlich wurden eine kammförmige Anodenelektrode 43 und eine
kammförmige Kathodenelektrode 44 vorgesehen, um hierdurch eine Zenerdiode zu schaffen, die
eine Zenerspannung von ungefähr 4 V aufwies.
Auch in diesem Fall muß die Zenerdiode 40a nicht notwendigerweise aus einer einzigen Zener
diode bestehen, sondern kann auch dadurch gebildet werden, daß eine Mehrzahl von Zener
dioden jeweils parallel zueinander geschaltet werden, vorausgesetzt, daß der Gesamtwert der
Übergangslänge geeignet gesteuert wird.
Fig. 6 zeigt eine graphische Darstellung, die die Abhängigkeit der Stoßspannung (Spannungs
stöße), der der intelligente bipolare Transistor mit isoliertem Gate widerstehen kann, von der
Übergangslänge veranschaulicht, wobei die Ergebnisse durch punktierte Linien dargestellt sind. In
dieser zeichnerischen Darstellung bezeichnen "∆" und "▲" die maximalen Spannungen, bei
denen die Zenerdiode bei Raumtemperatur (25°C) bzw. bei hoher Temperatur (150°C) keinen
Durchbruch zeigte.
Die Ergebnisse des Tests zeigen an, daß sich die Fähigkeit, einer Stoßspannung widerstehen zu
können, erhöht, wenn sich die Übergangslänge vergrößert. Damit eine ausreichend hohe
Fähigkeit erzielt wird, einer Stoßspannung widerstehen oder diese verkraften zu können, muß
daher die Übergangslänge größer sein als jede gerade Linie, die durch jeden Satz der Punkte ∆
und ▲ hindurchgeht. Damit die Zenerdiode imstande ist, einem Spannungsstoß von 150 V oder
mehr widerstehen zu können, der normalerweise während des praktischen Einsatzes auftritt, hat
es sich als vorteilhaft gezeigt, die Übergangslänge so zu steuern, daß sie gleich 1,0 mm oder
größer ist. Bei tatsächlichen Anwendungen ist es wünschenswert, die Übergangslänge so zu
steuern, daß sie gleich 10 mm oder weniger und vorzugsweise gleich 5 mm oder weniger ist.
Falls die Zenerdiode in dem Halbleitersubstrat ausgebildet wird, kann die Übergangslänge lediglich
ein Zehntel der Übergangslänge der Zenerdiode bei dem ersten Ausführungsbeispiel sein, bei dem
die Polysiliciumschicht zum Einsatz kommt. Dies liegt daran, daß das aus einem Einkristall
hergestellte Halbleitersubstrat einen hohen Grad an Kristallinität zeigt und eine gute Fähigkeit zur
Verteilung bzw. Ableitung von Wärme besitzt.
Zweites Ausführungsbeispiel
Auf der Grundlage der vorstehend erläuterten Ergebnisse der Experimente wurde ein intelligenter
bipolarer Transistor mit isoliertem Gate hergestellt, in dem die Ergebnisse der Experimente 2 bis 4
verkörpert waren und bei dem die Übergangslänge der Zenerdiode, die hier in dem Halbleitersub
strat ausgebildet wurde, einen großen Wert von 3 mm aufwies. Auch wenn die Fläche der
Zenerdiode so verringert war, daß sie nur ungefähr ein Achtel der Fläche der Zenerdiode des
ersten Ausführungsbeispiels betrug, war der intelligente bipolare Transistor mit isoliertem Gate
gemäß diesem vorliegenden zweiten Ausführungsbeispiel imstande, einer Stoßspannung
widerstehen zu können, bei der die Versorgungsspannung gleich ±300 V betrug, wobei sich auch
ergab, daß der Transistor bei einem tatsächlichen Einsatz in zufriedenstellender Weise arbeitete.
Ferner konnte die Fläche seines Zellbereichs in demjenigen Ausmaß vergrößert werden, um das
die Fläche der Zenerdiode verringert war.
Speziell war hierbei die Zenerdiode zwischen einer Sourceanschlußfläche und einer Gateanschluß
fläche des intelligenten bipolaren Transistors mit isoliertem Gate angeordnet, wie dies in Fig. 1(b)
gezeigt ist, und zwar derart, daß die Anodenelektrode und die Kathodenelektrode der Zenerdiode
integriert mit der Sourceanschlußfläche und der Gateanschlußfläche ausgebildet waren. Hierdurch
ist die Notwendigkeit entfallen, eine Verbindungsverdrahtung in diesem Bereich vorzusehen.
Demzufolge leidet die interne Steuerschaltung nicht unter in ihr induzierten Störungen, die durch
eine solche Verdrahtung hervorgerufen werden könnten, und ist imstande, stabile Arbeitsvor
gänge auszuführen.
Drittes Ausführungsbeispiel
Wenn die Zenerdiode in dem Halbleitersubstrat ausgebildet wird, kann die Fläche der Zenerdiode
in erheblichem Maß verringert werden. Beispielsweise arbeiten in dem bipolaren Transistor mit
isoliertem Gate, in dem die p⁺ Drainschicht unterhalb der n Driftschicht angeordnet ist, diese n
Driftschicht und die p⁺ Drainschicht mit der p Anodenzone und der n⁺ Kathodenzone der
Zenerdiode zusammen, wodurch ein Aufbau mit vier Schichten geschaffen wird. Hierdurch ergibt
sich ein parasitärer Thyristor, wodurch das Problem des Einrastens (Latch-up) bzw. Einschaltens
des parasitären Thyristors begründet wird.
Es wird eine Lösung für dieses Problem erläutert. In Fig. 1(a) ist ein Schaltbild dargestellt, das
eine Äquivalenzschaltung eines Halbleiterelements des MOS-Typs gemäß einem dritten Ausfüh
rungsbeispiel der vorliegenden Erfindung zeigt. In dieser Schaltung ist eine Zenerdiode Z1p, die
aus einer Polysiliciumschicht besteht, zwischen dem Gate G und der Source S eingefügt, und es
sind eine Zenerdiode Z21, die in dem Halbleitersubstrat ausgebildet ist, und eine Zenerdiode Z3pr,
die aus einer Polysiliciumschicht besteht und in der entgegengesetzten Richtung orientiert ist,
parallel zu der Zenerdiode Z1p geschaltet. Eine als Reihenschaltung ausgebildete Zenerdiodenan
ordnung zwischen dem Gate g des die Ausgangsstufe bildenden bipolaren Transistors 4 mit
isoliertem Gate und dem Drain D ist in Fig. 1(a) nicht gezeigt.
Hierbei ist es wesentlich, daß die Summe aus der Durchbruchspannung der Zenerdiode Z21, die in
dem Halbleitersubstrat ausgebildet ist, und der Durchlaß- oder Vorwärtsspannung der in
entgegengesetzter Richtung gepolten Zenerdiode Z3pr, die in Form einer Schicht aus Polysilicium
ausgebildet ist, gleich groß wie oder kleiner als die Durchbruchspannung der Zenerdiode Z1p ist,
die in der Form einer Schicht aus Polysilicium vorliegt. Bei dem vorliegenden Ausführungsbeispiel
beträgt die Durchbruchspannung der Zenerdiode Z1p 7 V, und es liegt die Durchbruchspannung
der Zenerdiode Z21 bei ungefähr 4 V. In diesem Fall fließt dann, wenn eine Stoßspannung
(Spannungsstoß) an das Gate G angelegt wird, ein Stromstoß in Richtung zu den Dioden Z21 und
t3r. Demgemäß ist bei diesem Ausführungsbeispiel für die zu Schutzzwecken vorgesehene
Zenerdiode nur eine kleinere Fläche als bei der bei dem zweiten Ausführungsbeispiel vorgesehe
nen, aus Polysilicium bestehenden Zenerdiode erforderlich, wobei diese Zenerdiode dennoch
imstande ist, einer großen Stoßspannung zu widerstehen.
Da ferner die in Gegenrichtung gepolte und aus einer Polysiliciumschicht bestehende Zenerdiode
Z3pr in Reihe mit der Zenerdiode Z21 geschaltet ist, die in dem Halbleitersubstrat ausgebildet ist,
tritt kein parasitärer Thyristor in dem Zenerdiodenabschnitt auf, so daß sich demzufolge in
diesem Zenerdiodenabschnitt kein Problem hinsichtlich eines "Latch-up" stellt.
Fig. 1(b) zeigt eine Draufsicht, die die als MOS-Typ ausgeführte Halbleiteranordnung gemäß dem
dritten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht. Die Halbleiteranordnung
enthält eine Sourceelektrode 7 des bipolaren Transistors mit isoliertem Gate, die interne Steuer
schaltung 9 und die Zenerdiode 5. In diesem Ausführungsbeispiel hat die Fläche der Zenerdiode 5
eine Größe von ungefähr einem Drittel der Fläche der Zenerdiode bei der in Fig. 3 gezeigten
Halbleiteranordnung.
Fig. 2(a) zeigt eine vergrößerte Ansicht, in der der Zenerdiodenabschnitt 5 dieses dritten, in Fig.
1(b) gezeigten Ausführungsbeispiels der in MOS-Ausführungsform vorliegenden Halbleiteranord
nung dargestellt ist. Wie in Fig. 2(a) gezeigt ist, nimmt die Zenerdiode Z1p, die aus Polysilicium
hergestellt ist, ungefähr eine Hälfte des Zenerdiodenabschnitts 5 ein, und es ist die Zenerdiode
Z21 in ungefähr einem Viertel der gesamten Fläche des Halbleitersubstrats in diesem Abschnitt 5
ausgebildet. Demgegenüber nimmt die in Rückwärtsrichtung gepolte Zenerdiode Z3pr, die aus
einer Schicht aus Polysilicium besteht, ungefähr ein Viertel des Zenerdiodenabschnitts 5 ein. Die
Übergangslängen der Zenerdioden Z1p, Z21 und Z3pr betragen jeweils 4 mm, 3 mm bzw. 3 mm.
Fig. 2(b) zeigt die Ausgestaltung und Anordnung der Verbindung zwischen den Elektroden der
jeweiligen Zenerdioden Z1p, Z21 und Z3pr gemäß Fig. 2(a).
Jede Zenerdiode weist eine kammförmige Anodenelektrode und eine kammförmige Kathodenelek
trode auf. Die Kathodenelektrode K1 der Zenerdiode Z1p ist mit der Anodenelektrode A3 der
Zenerdiode Z3pr verbunden und es ist die Anodenelektrode A1 der Zenerdiode Z1p an die Anoden
elektrode A2 der Zenerdiode Z21 angeschlossen. Die Kathodenelektrode K2 der Zenerdiode Z21 ist
mit der Kathodenelektrode K3 der Zenerdiode Z3pr verbunden.
Auch bei diesem Ausführungsbeispiel ist die Zenerdiode zwischen der Sourceanschlußfläche und
der Gateanschlußfläche des intelligenten bipolaren Transistors mit isoliertem Gate angeordnet, so
daß demzufolge die Anodenelektrode und die Kathodenelektrode der Zenerdiode mit der Source
anschlußfläche bzw. mit der Gateanschlußfläche integriert bzw. zusammengefaßt ausgebildet
sein können, wodurch die Notwendigkeit, eine Verbindungsverdrahtung in diesem Bereich
vorzusehen, beseitigt ist. Demzufolge leidet der intelligente bipolare Transistor mit isoliertem Gate
nicht unter in der internen Steuerschaltung induzierten Störungen und ist imstande, stabile
Arbeitsvorgänge auszuführen. Hierdurch werden zufriedenstellende dynamische Eigenschaften
sichergestellt.
Viertes Ausführungsbeispiel
Fig. 8 zeigt ein Schaltbild, das eine Äquivalenzschaltung eines als Schutz vorgesehenen Zener
diodenabschnitts einer in MOS-Ausführungsform ausgebildeten Halbleiteranordnung gemäß dem
vierten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht. In diesem Ausführungs
beispiel ist eine Zenerdiode Z1p, die aus einer Schicht aus Polysilicium besteht, zwischen das Gate
G und die Source S geschaltet, um hierdurch das Bauelement gegenüber Spannungsstößen zu
schützen. Die Verbindungslänge der Zenerdiode Z1p beträgt vorzugsweise 10 mm oder mehr, wie
dies auch bei dem ersten Ausführungsbeispiel der Fall ist. Weiterhin sind ein Widerstand R1 und
eine Zenerdiode Z5p zwischen das Gate G und die Source S geschaltet, und es ist ein zwischen
dem Widerstand R1 und der Zenerdiode Z5p vorhandener Verbindungspunkt an einen Spannungs
versorgungsanschluß VDD der internen Steuerschaltung 9 des bipolaren Transistors 4 mit
isoliertem Gate angeschlossen. Eine in Reihenschaltung ausgebildete Zenerdiodenanordnung ist
zwischen dem Gate g des bipolaren Transistors 4 der Ausgangsstufe und dem Drain D vorgese
hen, jedoch in Fig. 8 nicht dargestellt.
Die Durchbruchspannung der Zenerdiode Z5p ist so festgelegt, daß sie gleich groß wie oder
kleiner als die Durchbruchspannung der Zenerdiode Z1p ist. In dem vorliegenden Ausführungsbei
spiel liegt die Durchbruchspannung von beiden Zenerdioden Z1p und Z5p jeweils bei 7 V, und es
weist der Widerstand R1 einen Widerstandswert von 150 Ω auf.
Bei dieser Ausgestaltung wird dann, wenn eine Stoßspannung zwischen dem Gate G und der
Source S auftritt und diese Stoßspannung auf der Seite des Gates G positiven Pegel besitzt,
diese Spannung auf die Durchbruchspannung der Zenerdiode Z1p geklemmt. Die Klemmspannung
wird dann an den Widerstand R1 und die Zenerdiode Z5p angelegt. Als Ergebnis dessen wird die
Durchbruchspannung der Zenerdiode Z5p an den Spannungsversorgungsanschluß VDD der internen
Steuerschaltung 9 des intelligenten bipolaren Transistors mit isoliertem Gate angelegt. Folglich ist
die Spannung, die an dem Spannungsversorgungsanschluß VDD angelegt wird, niedriger als die
Durchbruchspannung der Zenerdiode Z1p und zwar um eine Größe niedriger, die dem Spannungs
abfall an dem Widerstand R1 entspricht.
Selbst wenn die Durchbruchspannung der Zenerdiode Z5p gleich groß ist wie diejenige der
Zenerdiode Z1p, ist die Spannung, die durch die Zenerdiode Z1p geklemmt wird, erheblich größer
als die Durchbruchspannung der Zenerdiode Z5p, was an dem Betriebswiderstand bzw. Arbeits
widerstand liegt. Die Spannung, die an den Spannungsversorgungsanschluß VDD der internen
Steuerschaltung angelegt wird und die dadurch erhalten wird, daß die Größe des Spannungsab
falls an dem Widerstand R1 von der Klemmspannung subtrahiert wird, ist nämlich ungefähr gleich
groß wie die Durchbruchspannung der Zenerdiode Z5p. Folglich ist die Spannung, die an den
Spannungsversorgungsanschluß VDD angelegt wird, erheblich verringert, und zwar im Vergleich
mit der Spannung, die zwischen dem Gate G und der Source S angelegt ist. Bei dieser Ausgestal
tung zeigt der intelligente bipolare Transistor mit isoliertem Gate eine verbesserte Fähigkeit,
Stoßspannungen widerstehen zu können, und es kann der Einfluß der Stoßspannung auf die
interne Steuerschaltung verringert werden.
Wenn eine Stoßspannung zwischen dem Gate G und der Source S angelegt wird, die auf der
Seite der Source S positiv ist, wird diese Spannung auf die Vorwärtsspannung der Zenerdiode Z1p
geklemmt. Die Klemmspannung wird dann an den Widerstand R1 und die Zenerdiode Z5p
angelegt. Folglich wird die Vorwärtsspannung der Zenerdiode Z5p, die kleiner ist als die Vorwärts
spannung der Zenerdiode Z1p, und zwar um eine Größe kleiner ist, die dem Spannungsabfall an
dem Widerstand R1 entspricht, an den Spannungsversorgungsanschluß VDD der internen Steuer
schaltung des intelligenten bipolaren Transistors mit isoliertem Gate angelegt.
Wenn eine Stoßspannung, die auf der Seite der Source S positiv ist, zwischen dem Gate G und
der Source S angelegt wird, besteht eine gewisse Wahrscheinlichkeit, daß ein Durchbruch
auftritt, was an dem Einschalten (Latch-up) eines parasitären Thyristors liegt, der in der internen
Steuerschaltung auftritt, wie dies bereits vorstehend erläutert ist. Bei diesem vierten Ausfüh
rungsbeispiel des intelligenten bipolaren Transistors mit isoliertem Gate wird jedoch an den
Spannungsversorgungsanschluß VDD eine Spannung angelegt, die um die Größe des Spannungs
abfalls an dem Widerstand R1 verringert ist, und es kann daher ein auf einen solchen Latch-up-
Effekt zurückzuführender Durchbruch verhindert werden.
Insbesondere ist es dann, wenn die Zenerdiode Z5p und der Widerstand R1 aus Polysiliciumschich
ten hergestellt sind, möglich, das Problem zu vermeiden, daß ein parasitärer Thyristor auftritt, der
andernfalls in dem Zenerdiodenabschnitt dann auftreten könnte, wenn die Zenerdiode in dem
Halbleitersubstrat ausgebildet wäre. Hierdurch ist es möglich, den intelligenten bipolaren
Transistor mit isoliertem Gate mit verbesserter Zuverlässigkeit zu betreiben.
Fünftes Ausführungsbeispiel
Fig. 9 zeigt ein Schaltbild, das eine Äquivalenzschaltung eines als Schutz vorgesehenen Zener
diodenabschnitts einer als MOS-Typ ausgeführten Halbleiteranordnung gemäß einem fünften
Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht. Dieses Ausführungsbeispiel
stellt eine Verbesserung gegenüber dem in Fig. 8 gezeigten vierten Ausführungsbeispiel dar.
In gleichartiger Weise wie bei dem in Fig. 1(a) gezeigten dritten Ausführungsbeispiel ist eine
Zenerdiode Zip, die aus einer Schicht aus Polysilicium besteht, zwischen das Gate G und die
Source S geschaltet, und es sind eine Zenerdiode Z21, die in dem Halbleitersubstrat ausgebildet
ist, und eine Zenerdiode Z3pr, die aus einer Schicht aus Polysilicium besteht und in umgekehrter
Richtung, im Vergleich mit der Zenerdiode Z21, orientiert ist, parallel zu der Zenerdiode Z1p
geschaltet. Zusätzlich sind ein Widerstand R1 und eine Zenerdiode Z5p zwischen das Gate G und
die Source S geschaltet, und es ist ein zwischen dem Widerstand R1 und der Zenerdiode Z5p
liegender Punkt an den Spannungsversorgungsanschluß VDD der internen Steuerschaltung 9
angeschlossen. Die Durchbruchspannung der Zenerdiode Z5p ist so ausgelegt, daß sie kleiner ist
als die Summe aus der Durchbruchspannung Z21 und der Vorwärtsspannung der Zenerdiode Z3pr.
Die Übergangslänge der Zenerdiode Z21 wird vorzugsweise so gesteuert, daß sie 1 mm oder
größer ist, wie dies auch bei dem zweiten Ausführungsbeispiel der Fall ist.
Wenn bei dieser Ausgestaltung ein Spannungsstoß, der im Bereich des Gates G positiven Pegel
besitzt, zwischen dem Gate G und der Source S auftritt, wird diese Spannung auf den Wert der
Summe aus der Durchbruchspannung der Zenerdiode Z21, die in dem Halbleitersubstrat ausgebil
det ist, und der Vorwärtsspannung der in Gegenrichtung gepolten Zenerdiode Z3p, die aus der
Schicht aus Polysilicium besteht, geklemmt, und es wird diese Klemmspannung an den Wider
stand R1 und die Zenerdiode Z5p angelegt. Als Ergebnis dessen wird die Durchbruchspannung der
Zenerdiode Z5p an den Versorgungsspannungsanschluß VDD der internen Steuerschaltung des
intelligenten bipolaren Transistors mit isoliertem Gate angelegt. Folglich ist die Spannung, die an
dem Spannungsversorgungsanschluß VDD auftritt, niedriger als die Klemmspannung, und zwar um
eine Größe geringer, die dem Spannungsabfall an dem Widerstand R1 entspricht.
Wenn ein Spannungsstoß, der auf der Seite der Source S positiven Pegel besitzt, zwischen dem
Gate G und der Source S angelegt wird, wird die Vorwärtsspannung der Zenerdiode Z5p, die um
die Größe des Spannungsabfalls an dem Widerstand R1 geringer ist als die Vorwärtsspannung der
Zenerdiode Z1p, an die interne Steuerschaltung des intelligenten bipolaren Transistors mit
isoliertem Gate angelegt. Da auch bei dem fünften Ausführungsbeispiel eine Spannung, die um
die Größe des Spannungsabfalls an dem Widerstand R1 verringert ist, an den Spannungsversor
gungsanschluß VDD der internen Steuerschaltung angelegt wird, wird verhindert, daß der interne
Steuerschaltungsabschnitt einen Durchbruch aufgrund eines Latch-up's eines in diesem Schal
tungsabschnitt vorhandenen parasitären Thyristors erleidet.
Insbesondere dann, wenn die Zenerdiode Z5p und der Widerstand R1 aus Schichten aus Polysili
cium hergestellt sind, kann das vorstehend erläuterte Problem hinsichtlich eines parasitären
Thyristors in dem Zenerdiodenabschnitt vermieden werden.
Sechstes Ausführungsbeispiel
Fig. 10 zeigt ein Schaltbild, in dem eine Äquivalenzschaltung eines zum Schutz vorgesehenen
Zenerdiodenabschnitts einer in MOS-Ausführungsform ausgelegten Halbleiteranordnung gemäß
einem sechsten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht ist. Dieses
Ausführungsbeispiel stellt eine weitere Verbesserung gegenüber dem vierten, in Fig. 8 dargestell
ten Ausführungsbeispiel dar.
Zusätzlich zu der Ausgestaltung des vierten, in Fig. 8 gezeigten Ausführungsbeispiels sind ein
Widerstand R2 und eine Zenerdiode Z6p auf der Seite des Steuereingangs (g) des bipolaren
Transistors mit isoliertem Gate angeschlossen. Die Durchbruchspannung der Zenerdiode Z6p ist
so festgelegt, daß sie gleich groß wie oder kleiner als die Durchbruchspannung der Zenerdiode
Z5p ist.
Wenn bei dieser Ausgestaltung ein Spannungsstoß, der auf der Seite des Gates G positiven Pegel
besitzt, zwischen dem Gate G und der Source S angelegt wird, wird der Spannungsstoß auf die
Durchbruchspannung der Zenerdiode Z1p geklemmt, die aus einer Schicht aus Polysilicium
besteht, und es wird die Klemmspannung an den Widerstand R1 und die Zenerdiode Z5p angelegt.
Weiterhin wird die Durchbruchspannung der Zenerdiode Z5p an den Widerstand R2 und die
Zenerdiode Z6p angelegt. Als Ergebnis indessen wird die Durchbruchspannung der Zenerdiode Z6p
an den Spannungsversorgungsanschluß VDD der internen Steuerschaltung des intelligenten
bipolarem Transistors mit isoliertem Gate angelegt. Folglich ist die Spannung, die an den
Spannungsversorgungsanschluß VDD angelegt ist, noch weiter um die Größe des Spannungsab
falls an dem Widerstand R2 verringert, und zwar im Vergleich mit der Spannung, die an den
Spannungsversorgungsanschluß VDD bei dem vierten Ausführungsbeispiel angelegt wird.
Wenn ein Spannungsstoß, der auf der Seite S positiven Pegel besitzt, zwischen dem Gate G und
der Source S angelegt wird, wird die Vorwärtsspannung der Zenerdiode Z5p um eine Größe, die
dem Spannungsabfall an dem Widerstand R1 entspricht, kleiner als die Vorwärtsspannung der
Zenerdiode Z1p, und es wird die Vorwärtsspannung der Zenerdiode Z6p um eine Größe, die dem
Spannungsabfall an dem Widerstand R2 entspricht, kleiner als die Vorwärtsspannung der
Zenerdiode Z5p. Als Ergebnis dessen wird die Vorwärtsspannung der Zenerdiode Z6p an den
Spannungsversorgungsanschluß VDD der internen Steuerschaltung des intelligenten bipolaren
Transistors mit isoliertem Gate angelegt. Wenn beispielsweise die Vorwärtsspannung der
Zenerdiode Z1p gleich 2 V ist, ist die Vorwärtsspannung der Zenerdiode Z5p gleich 1 V, und es ist
die Vorwärtsspannung der Zenerdiode Z6p gleich 0,6 V. Bei dem intelligenten bipolaren Transistor
mit isoliertem Gate gemäß diesem sechsten Ausführungsbeispiel ist daher die Spannung, die an
den Spannungsversorgungsanschluß VDD angelegt wird, im Vergleich mit der bei dem vierten
Ausführungsbeispiel auftretenden Spannung noch weiter um die Größe des Spannungsabfalls an
dem Widerstand R2 verringert, und es kann somit ein Einschalten (Latch-up) eines parasitären
Thyristors in der internen Steuerschaltung verhindert werden. Auf diese Weise kann der Einfluß
einer Stoßspannung auf die interne Steuerschaltung noch weiter verringert werden, und zwar
auch im Vergleich mit den vorhergehenden Ausführungsbeispielen gemäß Fig. 8 und Fig. 9.
Wenn die Zenerdioden Z5p und Z6p sowie die Widerstände R1 und R2 aus Schichten aus Polysili
cium hergestellt werden, ist es möglich, die durch einen parasitären Thyristor in dem Zener
diodenabschnitt hervorgerufenen Probleme zu vermeiden, wie dies auch bei den vorhergehend
erläuterten Ausführungsbeispielen der Fall ist. Es ist leicht ersichtlich, daß die vorstehend
erläuterte Technik auch zur Erweiterung des Zenerdiodenabschnitts auf eine mehrstufige
Ausgestaltung eingesetzt werden kann, die zusätzliche Zenerdioden Z7p, Z8p,. . . und zusätzliche
Widerstände R3, R4,. . . enthält.
Siebtes Ausführungsbeispiel
Fig. 11 zeigt ein Schaltbild, in dem eine Äquivalenzschaltung eines zu Schutzzwecken vorgese
henen Zenerdiodenabschnitts einer als MOS-Typ ausgebildeten Halbleiteranordnung gemäß einem
siebten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht ist. Dieses Ausführungs
beispiel wird dadurch erhalten, daß das in Fig. 9 gezeigte fünfte Ausführungsbeispiel in der
gleichen Weise wie bei dem sechsten Ausführungsbeispiel verbessert wird.
Im Vergleich mit der Schaltungsanordnung gemäß dem in Fig. 9 gezeigten fünften Ausführungs
beispiel sind zusätzlich ein Widerstand R2 und eine Zenerdiode Z6p mit der Steuereingangsseite
des bipolarem Transistors mit isoliertem Gate verbunden. Die Durchbruchspannung der Zener
diode Z6p ist so ausgelegt, daß sie gleich groß wie oder kleiner als die Durchbruchspannung der
Zenerdiode Z5p ist.
Bei dieser Ausgestaltung kann die Fläche des schützenden Zenerdiodenabschnitts wie auch bei
dem fünften Ausführungsbeispiel verringert werden, und es können Pro 15555 00070 552 001000280000000200012000285911544400040 0002019903028 00004 15436bleme vermieden werden,
die durch ein Einschalten (Latch-up) eines parasitären Thyristors in diesem Abschnitt hervorgeru
fen werden könnten. Weiterhin können gleichartige Effekte wie diejenigen bei dem sechsten
Ausführungsbeispiel erzielt werden.
Wenn eine Stoßspannung, die auf der Seite des Gates G positiv ist, zwischen dem Gate G und
der Source S angelegt wird, wird eine Spannung, die auf die Summe aus der Vorspannung der
Zenerdiode Z21, die in dem Halbleitersubstrat ausgebildet ist, und der Vorwärtsspannung der in
entgegengesetzter Richtung orientierten Zenerdiode Z3pr, die aus einer Schicht aus Polysilicium
besteht, geklemmt bzw. begrenzt ist, an den Widerstand R1 und die Zenerdiode Z5p angelegt, und
es wird die Durchbruchspannung der Zenerdiode Z5p an den Widerstand R2 und die Zenerdiode Zp
angelegt. Als Ergebnis dessen wird die Durchbruchspannung der Zenerdiode Z6p an den Span
nungsversorgungsanschluß VDD der internen Steuerschaltung des intelligenten bipolaren Transi
stors mit isoliertem Gate angelegt. Folglich wird die Spannung, die an den Spannungsversor
gungsanschluß VDD angelegt wird, im Vergleich zu derjenigen bei dem fünften Ausführungsbei
spiel noch weiter um eine Größe verringert, die dem Spannungsabfall an dem Widerstand R2
entspricht.
Wenn eine Stoßspannung, die auf der Seite der Source S positiv ist, zwischen dem Gate G und
der Source S angelegt wird, wird die Vorwärtsspannung der Zenerdiode Z6p, die um diejenigen
Beträge, die den Spannungsabfällen an dem Widerstand R1 und an dem Widerstand R2 entspre
chen, kleiner ist als die Vorwärtsspannung der Zenerdiode Z1p, an den Spannungsversorgungsan
schluß VDD der internen Steuerschaltung des intelligenten bipolaren Transistors mit isoliertem
Gate angelegt, wie dies auch bei dem sechsten Ausführungsbeispiel der Fall ist. Folglich wird die
Spannung, die an den Spannungsversorgungsanschluß VDD angelegt ist, noch weiter verringert,
wodurch ein Durchbruch verhindert wird, der durch ein Einschalten (Latch-up) eines parasitären
Thyristors in dem internen Steuerschaltungsabschnitt hervorgerufen werden könnte. Auf diese
Weise kann der Einfluß von Spannungsstößen auf die interne Steuerschaltung noch weiter
verringert werden.
Insbesondere dann, wenn die Zenerdioden Z5p und Z6p sowie die Widerstände R1 und R2, aus
Schichten aus Polysilicium hergestellt sind, kann das vorstehend erläuterte, durch einen parasitä
ren Thyristor in dem Zenerdiodenabschnitt hervorgerufene Problem gelöst werden.
Achtes Ausführungsbeispiel
Fig. 12 zeigt ein Schaltbild, das eine Äquivalenzschaltung eines zu Schutzzwecken vorgesehenen
Zenerdiodenabschnitt einer in MOS-Ausführungsform vorliegenden Halbleiteranordnung gemäß
dem achten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht.
Bei diesem Ausführungsbeispiel ist eine Zenerdiode Z1p, die aus einer Schicht aus Polysilicium
besteht, zwischen das Gate G und die Source S geschaltet, um hierdurch das Bauelement
gegenüber Spannungsstößen zu schützen. Die Übergangslänge der Zenerdiode Z1p ist vorzugs
weise so gesteuert, daß sie gleich 10 mm oder größer ist, wie dies auch bei dem ersten
Ausführungsbeispiel der Fall ist. Weiterhin ist eine Zenerdiode Z4pr, die aus einer Schicht aus
Polysilicium besteht und eine umgekehrte Polarität, im Vergleich zu derjenigen der Zenerdiode
Z1p, aufweist, auf der Seite des Spannungsversorgungsanschlusses VDD der internen Steuerschal
tung des bipolaren Transistors mit isoliertem Gate angeschlossen. Eine als Reihenschaltung
vorliegende Zenerdiodenanordnung zwischen dem Gate g des in der Ausgangsstufe vorhandenen
bipolaren Transistors 4 mit isoliertem Gate und dem Drain D ist in Fig. 12 nicht gezeigt.
Wenn bei dieser Ausgestaltung ein Spannungsstoß, der auf der Seite der Source S positiv ist,
zwischen dem Gate G und der Source S angelegt wird, wird diese Spannung auf die Vorwärts
spannung der Zenerdiode Z1p geklemmt bzw. begrenzt. Während die in dieser Weise begrenzte
Spannung an die interne Steuerschaltung angelegt wird, wird diese Spannung auch an die
Zenerdiode Z4pr angelegt, wenn die Durchbruchspannung der Zenerdiode Z4pr ausreichend groß
ist, und es kann das Einschalten (Latch-up) eines parasitären Thyristors in der internen Steuer
schaltung, der beispielsweise in Fig. 17 gezeigt ist, verhindert werden.
Insbesondere dann, wenn die Zenerdiode Z4pr aus einer Schicht aus Polysilicium hergestellt ist, ist
der Zenerdiodenabschnitt frei von Problemen, die durch einen parasitären Thyristor hervorgerufen
werden und die andernfalls auftreten könnten, wenn die Zenerdiode in dem Halbleitersubstrat
ausgebildet wäre. Damit ist der Zenerdiodenabschnitt imstande, einen Betrieb mit hoher Zuver
lässigkeit auszuführen.
Neuntes Ausführungsbeispiel
Fig. 13 zeigt ein Schaltbild, in dem eine Äquivalenzschaltung eines zu Schutzzwecken vorgese
henen Zenerdiodenabschnitts einer in MOS-Ausführungsform vorliegenden Halbleiteranordnung
gemäß einem neunten Ausführungsbeispiel der vorliegenden Erfindung dargestellt ist. Dieses
Ausführungsbeispiel stellt eine Verbesserung gegenüber dem in Fig. 11 gezeigten siebten
Ausführungsbeispiel dar.
Bei der in Fig. 13 gezeigten Schaltungsanordnung ist eine Zenerdiode Z1p, die aus einer Schicht
aus Polysilicium besteht, zwischen das Gate G und die Source S geschaltet, und es sind eine
Zenerdiode Z21, die in dem Halbleitersubstrat ausgebildet ist und eine Zenerdiode Z3pr, die aus
einer Schicht aus Polysilicium besteht und in der entgegengesetzten Richtung, im Vergleich mit
der Zenerdiode Z21, orientiert bzw. gepolt ist, parallel zu der Zenerdiode Z1p geschaltet. Weiterhin
sind ein Widerstand R1 und eine Zenerdiode Z5p zwischen das Gate G und die Source S geschal
tet, und es sind ein Widerstand R2 und eine Zenerdiode Z6p parallel zu der Zenerdiode Z5p
geschaltet. Wie auch bei dem siebten Ausführungsbeispiel ist ein Verbindungspunkt zwischen
dem Widerstand R2 und der Zenerdiode Z6p an den Spannungsversorgungsanschluß VDD der
internen Steuerschaltung angeschlossen. Zusätzlich ist eine Zenerdiode Z4pr, die aus einer Schicht
aus Polysilicium besteht und eine umgekehrte Polarität, im Vergleich zu derjenigen der Zenerdiode
Z1p aufweist, auf der Seite des Spannungsversorgungsanschlusses VDD der internen Steuerschal
tung des bipolaren Transistors mit isoliertem Gate angeschlossen. Die als Reihenschaltung
ausgebildete Zenerdiodenanordnung, die zwischen dem Gate g des in der Ausgangsstufe
vorhandenen bipolaren Transistors 4 mit isoliertem Gate und dem Drain D vorgesehen ist, ist in
Fig. 13 nicht dargestellt.
Die Durchbruchspannung der Zenerdiode Z5p ist so festgelegt, daß sie kleiner ist als die Summe
aus der Durchbruchspannung der Zenerdiode Z21 und dem Vorwärtsspannungsabfall der
Zenerdiode Z3pr. Die Übergangslänge der Zenerdiode Z21 wird vorzugsweise wie bei dem zweiten
Ausführungsbeispiel so gesteuert, daß sie gleich 1 mm oder größer ist. Die Durchbruchspannung
der Zenerdiode Z6p ist so festgelegt, daß sie gleich groß wie oder kleiner als die Durchbruchspan
nung der Zenerdiode Z5p ist.
Wenn bei dieser Ausgestaltung eine Stoßspannung, die auf der Seite des Gates G positiv ist,
zwischen dem Gate und der Source S angelegt wird, wird diese Spannung auf die Summe aus
der Durchbruchspannung der Zenerdiode Z21, die in dem Halbleitersubstrat ausgebildet ist, und
dem Vorwärtsspannungsabfall der in entgegengesetzter Richtung orientierten Zenerdiode Z3pr, die
aus einer Schicht aus Polysilicium besteht, geklemmt bzw. begrenzt und die in dieser Weise
begrenzte Spannung wird dann an den Widerstand R1 und die Zenerdiode Z5p angelegt, wie dies
auch bei dem siebten Ausführungsbeispiel der Fall ist. Die Durchbruchspannung der Zenerdiode
Z5p wird dann an den Widerstand R2 und die Zenerdiode Z6p angelegt, und es wird die Durch
bruchspannung der Zenerdiode Z6p an den Spannungsversorgungsanschluß VDD der internen
Steuerschaltung des intelligenten bipolaren Transistors mit isoliertem Gate angelegt. Folglich wird
die Spannung, die an den Spannungsversorgungsanschluß VDD angelegt wird, im Vergleich mit
der geklemmten bzw. begrenzten Spannung, die vorstehend erläutert ist, um Größen verringert,
die den Spannungsabfällen an den Widerständen R1 und R2 entsprechen. Auf diese Weise kann
die Fläche des zu Schutzzwecken vorgesehenen Zenerdiodenabschnitts noch weiter verringert
werden, und es können Probleme hinsichtlich des Einschaltens (Latch-up) eines parasitären
Thyristors in diesem Abschnitt vermieden werden. Zusätzlich können die gleichartigen Effekte
wie diejenigen, die bei dem achten Ausführungsbeispiel erhalten werden, erzielt werden.
Wenn eine Stoßspannung, die auf der Seite der Source S positiv ist, zwischen dem Gate G und
der Source S angelegt wird, wird die Vorwärtsspannung bzw. der Vorwärtsspannungsabfall der
Zenerdiode Zip an den Widerstand R1 und die Zenerdiode Z5p angelegt, und es wird die Vorwärts
spannung bzw. der Vorwärtsspannungsabfall der Zenerdiode Z5p an den Widerstand R2 und die
Zenerdiode Z6p angelegt. Als Ergebnis dessen wird die Vorwärtsspannung der Zenerdiode Z6p an
die interne Steuerschaltung des intelligenten bipolaren Transistors mit isoliertem Gate angelegt.
Demzufolge ist die Spannung, die an die interne Steuerschaltung angelegt wird, im Vergleich mit
dem Vorwärtsspannungsabfall der Zenerdiode Z1p in erheblichem Umfang verringert. Da ferner die
Zenerdiode Z4pr, die aus einer Schicht aus Polysilicium besteht und eine umgekehrte Polarität, im
Vergleich mit der Zenerdiode Z1p besitzt, auf der Seite des Spannungsversorgungsanschlusses
VDD der internen Steuerschaltung angeschlossen ist, wird an die Zenerdiode Z4pr eine Spannung
angelegt, die gemäß der vorstehenden Beschreibung verkleinert worden ist, und es wird der
interne Steuerschaltungsabschnitt noch zuverlässiger gegen ein Einschalten (Latch-up) eines
parasitären Thyristors geschützt, der in Fig. 17 dargestellt ist.
Insbesondere dann, wenn die Zenerdiode Z4pr aus einer Schicht aus Polysilicium hergestellt ist,
leidet dieser Zenerdiodenabschnitt nicht an durch einen parasitären Thyristor begründeten
Problemen, die andernfalls auftreten würden, wenn die Zenerdiode in dem Halbleitersubstrat
ausgebildet wäre. Folglich ist der Zenerdiodenabschnitt imstande, zuverlässige Arbeitsvorgänge
auszuführen, d. h. zuverlässig zu arbeiten.
Weitere Beispiele lassen sich in einfacher Weise erzeugen, indem gleichartige Verbesserungen bei
den als MOS-Typ ausgeführten Halbleiteranordnungen gemäß dem zweiten bis sechsten
Ausführungsbeispiel getroffen werden.
Auch wenn die dargestellten Ausführungsbeispiele sich mit intelligenten bipolaren Transistoren
mit isoliertem Gate befassen, ist die vorliegende Erfindung nicht auf intelligente Halbleiteranord
nungen beschränkt, die Sensorabschnitte bzw. Detektorabschnitte umfassen, sondern kann in
gleicher Weise auch bei üblichen MOSFETs, bipolaren Transistoren IGBT mit isoliertem Gate und
anderen Bauelementen eingesetzt werden.
Gemäß den vorstehenden Erläuterungen der vorliegenden Erfindung ist es als wichtig erkannt
worden, den Abstand zwischen dem Haupt-MOS-Halbleiterelement und dem oder den MOS-
Halbleiterelementen der internen Steuerschaltung, die Menge an Dotiermaterial in einer Isola
tionswanne und den Abstand zwischen der Leitungselektrode und dem oder den MOS-Halbleiter
elementen der internen Steuerschaltung in geeigneter Weise zu steuern, um hierdurch das
Auftreten eines Einschaltens (Latch-up) eines parasitären Thyristors zu verhindern.
Insbesondere ist die MOS-Halbleiteranordnung mit einer Schutzeinrichtung versehen, die einen
ersten Zweig, der eine erste Zenerdiode Z1p umfaßt, die aus einer Schicht aus Polysilicium
besteht und auf einem isolierendem Film auf dem Halbleitersubstrat angeordnet ist, und einen
zweiten Zweig enthält, der eine zweite Zenerdiode Z21, die in einer Oberflächenschicht des
Halbleitersubstrats ausgebildet ist und eine dritte Diode Z3p, umfaßt, die aus einer Schicht aus
Polysilicium besteht, die auf einem isolierenden Film auf dem Halbleitersubstrat angeordnet ist,
wobei die dritte Diode in Reihe mit der zweiten Zenerdiode, jedoch mit umgekehrter Polarität
geschaltet ist, und wobei der erste und der zweite Zweig jeweils parallel zueinander geschaltet
sind. Bei der in dieser Weise aufgebauten, in MOS-Ausführung vorliegenden Halbleiteranordnung
treten keine Probleme hinsichtlich eines Einschaltens (Latch-up) eines parasitären Thyristors auf,
und es ist nur eine verringerte Fläche für die Schutzeinrichtung erforderlich.
Falls der erste Zweig, der eine Zenerdiode enthält, und der zweite Zweig, in dem ein Widerstand
und eine Zenerdiode in Reihe geschaltet sind, zwischen den Steuereingangsanschluß G und einen
der Ausgangsanschlüsse S der Anordnung geschaltet sind, kann die Spannung, die auf die
Durchbruchspannung oder die Vorwärtsspannung der Zenerdiode des ersten Zweigs begrenzt ist,
um eine Größe verringert werden, die dem Spannungsabfall an dem Widerstand entspricht, und
es kann folglich die Last bzw. Belastung verringert werden, die auf die interne Steuerschaltung
der Halbleiteranordnung des MOS-Typs ausgeübt wird. Dies führt zu einer Verringerung des
Einflusses von Spannungsstößen auf das Bauelement und verhindert das Einschalten (Latch-up)
eines parasitären Thyristors. Ferner kann eine große Anzahl von Stufen, die jeweils eine Kombi
nation aus Widerstand und Zenerdiode enthalten, vorgesehen werden, um hierdurch den Einfluß
von Spannungsstößen noch weiter zu verringern und einen zuverlässigen Betrieb des Bauele
ments sicherzustellen.
In den letzten Jahren werden MOS-Typ-Halbleiteranordnungen, die als Schaltelemente in
Schaltschaltungen für eine induktive Last dienen, wie etwa beispielsweise solche für den Einsatz
in Zündungen, zunehmend schweren Belastungen unterzogen, was durch die Vereinfachung der
Schaltungen, in denen keine Snubberelemente mehr vorgesehen sind, und durch die Verringerung
der Größe der Bauelemente bedingt ist. Die vorstehend erläuterte Erfindung stellt hierbei einen
großen Beitrag zur Verbesserung der Fähigkeit bereit, einem Durchbruch widerstehen zu können,
und verbessert damit die dynamischen Eigenschaften der Bauelemente.