JP5576894B2

JP5576894B2 - Ｆｅｔ駆動回路およびｆｅｔモジュール

Info

Publication number: JP5576894B2
Application number: JP2012068509A
Authority: JP
Inventors: 健太郎池田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-03-24
Filing date: 2012-03-24
Publication date: 2014-08-20
Anticipated expiration: 2032-03-24
Also published as: JP2013201590A; US20130249606A1; US8854112B2

Description

本発明の実施形態は、ＦＥＴ駆動回路およびＦＥＴモジュールに関する。

ＧａＮなどの窒化物半導体や、ＳｉＣ、ダイヤモンド、ＺｎＯなどのワイドギャップ半導体を用いた半導体装置は、シリコンを用いた半導体装置に比べて、高耐圧、低抵抗、高速動作などが可能である。特に、ＨＥＭＴ（High Electron Mobility Transistor）などと呼ばれるヘテロ構造を持つＧａＮ系あるいはＩｎＡｌＮ系のＦＥＴ（Field Effect Transistor）やダイオードは、２次元電子ガス（以下、２ＤＥＧ）と呼ばれる電子チャネルがヘテロ接合部に形成される。２ＤＥＧは、電子移動度が高く、電子密度が高いことから、低抵抗で高速なトランジスタを実現できる。このため、従来パワーデバイスとして用いられてきたＳｉよりも、面積が小さなデバイスを作ることができ、ＦＥＴの寄生容量を大幅に小さくできる。このことは、ＦＥＴを高速に動作できることを意味する。

しかし、ＧａＮ系あるいはＩｎＡｌＮ系などの窒化物半導体は、Ｐ形半導体を自在に形成することが容易でなく、アバランシェ耐量といわれる過渡的な過電圧に対する耐量が小さい。このため、回路設計の信頼性に、不利な影響を及ぼす。具体的には、サージ電圧のように、ＦＥＴの定格電圧を超える電圧が一瞬でも印加されると、そのＦＥＴが破壊されてしまう。
これは、シリコン系のＦＥＴではアバランシェ耐量がある程度高いため、直ちに破壊されないことと対比すると、改善の余地がある。

特開２０１１−２１１０９６号公報

本発明が解決しようとする課題は、サージ電圧に対する耐性の高いＦＥＴ駆動回路およびＦＥＴモジュールを提供することである。

実施形態のＦＥＴ駆動回路は、ＦＥＴと、前記ＦＥＴのドレインからゲートに向けて順に直列に接続された第１の整流素子と、第２の整流素子と、容量素子と、を含む第１の回路であって、前記第１の整流素子は前記ドレインからゲートに向かう電流に対して順方向特性を有し、前記第２の整流素子は前記ドレインから前記ゲートに向かう電流に対して所定の電圧で降伏する整流特性を有する、第１の回路と、前記第２の整流素子と前記容量素子との接続点と、電源と、の間に接続される抵抗と、前記ＦＥＴのソースとゲートとの間に接続された第３の整流素子と、を備える。

本発明の第１の実施形態に係るＦＥＴ駆動回路を表す模式図である。本実施形態のＦＥＴ駆動回路の効果を例示するグラフ図である。本発明の第２の実施形態に係るＦＥＴ駆動回路を表す模式図である。本発明の第３の実施形態に係るＦＥＴ駆動回路を表す模式図である。本発明の実施形態に係るＦＥＴモジュールを表す模式図である。ＦＥＴモジュールに設けられるＦＥＴ駆動回路を表す模式図である。

以下、図面を参照しつつ、実施形態について説明する。各図において、同様の恒星要素には同一の符号を付し、その詳細な説明は適宜省略する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＦＥＴ駆動回路を表す模式図である。
ＦＥＴ駆動回路１００は、ＦＥＴ４と、ＦＥＴ４のドレインからゲートに向けて順に直列に接続された第１の整流素子３と、第２の整流素子６と、容量素子７と、を含む第１の回路２０と、第２の整流素子６と容量素子７との接続点と、電源１と、の間に接続される抵抗５と、ＦＥＴ４のソースとゲートとの間に接続された第３の整流素子１０と、を備える。第１の整流素子３は、ＦＥＴ４のドレインからゲートに向かう電流に対して順方向特性を有する。第２の整流素子は、ＦＥＴ４のドレインからゲートに向かう電流に対して所定の電圧で降伏する整流特性を有する。

ＦＥＴ４は、スイッチングを行う。第１の整流素子（ダイオード）３は、サージ電圧を引き込む。第２の整流素子（ツェナーダイオード）６は、サージ検出電圧を調整する。容量素子（キャパシタ）７は、サージ電圧をゲートに伝える。抵抗５は、キャパシタ７の電圧を通常時は一定に保つ。第３の整流素子（ダイオード）１０は、ＦＥＴ４のゲートを保護する。本具体例においては、ＦＥＴ４は、ノーマリオフ型である。

ＦＥＴ４のドレインには、電源１に接続されたスイッチング主回路の負荷２が接続されている。また、ＦＥＴ４のゲートは、抵抗９を介して信号源８に接続され、ゲート制御信号が供給される。図１に表した具体例においては、説明の便宜上、ＦＥＴ４のソースは接地されているが、実際には接地されていなくてもよい。

ダイオード３、ツェナーダイオード６、ダイオード１０は、ＦＥＴ４に比べて非常に小さな定格電流のものでよい。これらの定格電流は、具体的には、スイッチング主回路の電流容量やＦＥＴ４の入力容量によって設計値は変わるが、ＦＥＴ４の定格電流の１／１０以下でよい。ダイオード３には、ほぼ電源電圧分だけ両端に電圧がかかるので耐圧は電源電圧１よりも大きいことが必要とされる。抵抗５も他の部分の設計値と密接に関連があるので実験などによって決めるべき値であるが、１００Ω以上とすることが望ましい。

サージ電圧が生じない場合には、キャパシタ７の高電圧側は、抵抗５を通じて電源電圧に保たれている。ドレイン電圧が変化すると、ＦＥＴのスイッチング動作速度が低下するミラー効果が生じやすい。これに対して、本実施形態によれば、キャパシタ７の電圧が一定に保たれている。つまり、本実施形態においては、付加的なミラー効果は、生じない。

さらに、キャパシタ７は大きなインピーダンスを有する抵抗５によって電源１と接続されている。かつ、キャパシタ７は、小さな寄生容量を持つダイオード３とツェナーダイオード６との直列キャパシタに接続されている。このため、信号源８あるいはゲート抵抗９から見たキャパシタ７のインピーダンスは、非常に高いことになる。これは、キャパシタ７がミラー効果を生じさせないだけではなく、ＦＥＴ４に対しての寄生容量としても、無視できることを意味する。そのため、サージ抑制回路を付加することによって生じるＦＥＴ動作の速度低下が、本実施形態ではほとんど生じないという利点がある。

さらに、同様の理由によりセルフターンオンのリスクも増加することはない。また、この状態においては、ダイオード３には常に逆バイアスかゼロバイアスしか印加されないため、電流が流れることはない。そのため、ツェナーダイオード６もサージ電圧が無い場合にはスイッチング動作に影響を与えない。抵抗５も、サージが無い場合にはほぼ電力を消費しない。

次に、何らかの理由により、サージ電圧がＦＥＴ４のドレインに印加された場合について説明する。
このとき、ダイオード３は順方向にバイアスされるため導通状態となる。そのため、ツェナーダイオード６にサージ電圧が印加されることになる。ツェナー電圧以上のサージ電圧が印加されれば、ツェナーダイオード６は導通するので、キャパシタ７にサージ電圧が印加される。キャパシタ７にサージ電圧が印加されれば、キャパシタ７を通してＦＥＴ４のゲート電圧が上昇するのでＦＥＴ４は導通状態となる。ＦＥＴ４が導通すれば、サージはＦＥＴ４を通してＦＥＴ４のソースに逃げるので、ＦＥＴ４のサージ電圧による破壊を防ぐことができる。

本実施形態によれば、ＦＥＴ４をオンさせるサージ電圧は、ツェナーダイオード６のツェナー電圧で調整することができる。そのため、ＦＥＴ４の耐圧を過度に大きくする必要はなく、ツェナーダイオード６で厳密にサージに反応する電圧を調整できるという利点がある。

サージが収まれば、ＦＥＴ４のドレイン電圧は低下するので、ダイオード３、ツェナーダイオード６、キャパシタ７を介したＦＥＴ４のゲート電圧も低下する。このとき、過度にゲート電圧が低下すればゲートを破壊する可能性がある。このため、その保護としてダイオード１０が設けられている。つまり、ＦＥＴ４のゲート電圧が過度に低下しようとすると、ダイオード１０を介して順方向電流が流れ、ゲート電圧の低下が抑止される。

図２は、本実施形態のＦＥＴ駆動回路の効果を例示するグラフ図である。図２の横軸は時間を表し、縦軸はドレイン電圧を表す。
図２には、本実施形態のＦＥＴ駆動回路１００が施されていない場合のドレイン電圧１１と、本実施形態のＦＥＴ駆動回路を設けた場合のドレイン電圧１２を、それぞれ表した。

図２から分かるように、本実施形態によれば、サージ電圧が印加された場合でも、ドレイン電圧の上昇を１／３以下に抑えることが可能となる。

サージ電圧に対してＦＥＴ４を保護する手段として、ＧａＮ系のＦＥＴでは、サージ電圧を見越してＦＥＴの定格電圧を大きく設計する方法や、サージ発生時にＦＥＴのドレイン端子手前でサージ電圧を吸収する方法も考えられる。
しかし、ＦＥＴの定格電圧を大きくすることは、コスト増大や寄生容量の増大、寄生抵抗の増大などの問題を生ずる。また、ドレイン端子手前に何らかの回路を負荷する場合には、等価的に寄生容量を増やすことになる点で問題を生ずる。

また、サージ電圧が印加された時にＦＥＴを導通させる回路を付加する場合にも、ドレイン・ゲート間の寄生容量を意図せずに増やすことになりやすく、ミラー効果やセルフターンオンなどの寄生発振を起こしやすくなる問題が生じやすい。特にＧａＮ系パワーデバイスは、その高速性を利点としているので寄生容量の増大によるスイッチング損失の増加は憂慮すべき課題である。

これに対して、本実施形態によれば、コストも低く、規制容量や寄生抵抗の増大も抑制し、ミラー効果や寄生発振なども生ずることなく、サージ電圧に対してＦＥＴを保護できるＦＥＴ駆動回路を提供できる。

また、本実施形態において、ＦＥＴ４として、窒化物半導体ＦＥＴを用いることができる。そのようなＦＥＴとしては、例えば、下地層と、下地層の上に設けられた第１の層と、第１の層の上に設けられた第２の層と、を備え、第２の層上に、ソース電極、ゲート電極、およびドレイン電極が設けられたものを挙げることができる。ゲート電極は、第２の層に対して、ショットキー性の接合を形成し、あるいはゲート絶縁膜を設けたいわゆるＭＩＳ（Metal-Insulator-Semiconductor）構造を採用してもよい。

第１の層は、第１の窒化物半導体からなり、例えばキャリア走行層としての役割を有する。第２の層は、第１の窒化物半導体よりも広いバンドギャップを有する第２の窒化物半導体からなり、例えば、障壁層としての役割を有する。

本願明細書において「窒化物半導体」とは、Ｂ_ｘＩｎ_ｙＡｌ_ｚＧａ_{１−ｘ−ｙ−ｚ}Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。

このような窒化物半導体ＦＥＴは、窒化物半導体の物性によって、高耐圧・低抵抗・小寄生容量・高速動作が容易である。高耐圧・低抵抗であることは、高電圧回路・大電流回路に用いられることを意味しており、サージ電圧が印加されるリスクは高くなる。しかし、窒化物半導体は、アバランシェ耐量が低いため、サージ保護回路が必要である。

また、このような窒化物半導体ＦＥＴは、寄生容量が小さく高速動作を期待されている。そのため、本実施形態に基づきＦＥＴ動作を遅くすることなくサージを抑制できる利点は、窒化物半導体ＦＥＴには特に好適である。さらに、窒化物半導体ＦＥＴは、入力容量が非常に小さいためキャパシタ７の容量が小さくても、ゲート電圧を十分に上昇させることができる点でも有利である。

一方、本実施形態においては、ＦＥＴ４に接続されたダイオード３として、窒化物半導体からなるダイオードを用いることができる。窒化物半導体のダイオードは、高耐圧であるため、サージ電圧が生じやすい大電力回路に好適であり、本実施形態の適用範囲を広げることができる。また、窒化物半導体のダイオードは小容量であることから、上述した本実施形態の原理上の利点をさらに高めることができる。

またさらに、ＦＥＴ４に接続されたダイオード３として、窒化物半導体からなるショットキーバリアダイオードを用いることができる。ショットキーバリアダイオードは、多数キャリアのみで整流動作を行うため、非常に応答速度が高い。そのため、本実施形態において、サージ電圧に対する応答性をより早くすることができる。また、シリコン系のショットキーバリアダイオードは耐電圧がせいぜい１００Ｖ程度であるのに対して、窒化物半導体のショットキーバリアダイオードは２ｋＶ程度までは少なくとも対応できるため、本実施形態の適用範囲が広くなる。
（第２の実施形態）
図３は、本発明の第２の実施形態に係るＦＥＴ駆動回路を表す模式図である。
本実施形態のＦＥＴ駆動回路２００においては、ノーマリオン型のＦＥＴ４１が設けられている。この場合には、ダイオード１０の接続を逆にすればよい。
窒化物半導体ＦＥＴは、ノーマリオフ型よりもノーマリオン型のほうが、低抵抗・低コスト・高信頼性であるという利点がある。低抵抗であることは、チップレベルで同じ抵抗の素子を作るとチップ面積が小さい分、寄生容量が小さいことを意味する。そのため、前述した窒化物半導体ＦＥＴを用いることの利点が、ノーマリオン型の窒化物半導体ＦＥＴではより顕著である。低コスト・高信頼性である利点も、実用上は大きい。

ノーマリオン型ＦＥＴでは、一般にゲート電圧が過度に正側に印加されることに対して弱い。そこで、本実施形態においては、正側電圧に対してＦＥＴ４を保護するためにダイオード１０の接続方向を逆にしている。
（第３の実施形態）
図４は、本発明の第３の実施形態に係るＦＥＴ駆動回路を表す模式図である。
本実施形態のＦＥＴ駆動回路３００においては、第１及び第２実施形態に関して前述したＦＥＴ駆動回路のツェナーダイオード６の代わりに、トリガーダイオード６１が設けられている。
トリガーダイオードは、ツェナーダイオードのようにある所定の電圧が印加されると電流が流れ始めるが、電流が一旦流れ始めると、トリガーダイオードの両端電圧が小さくなるという特徴を有する。
このため、本実施形態においては、ＦＥＴ４のドレイン印加されるサージ電圧がなだらかに上昇する場合であっても、サージ電圧がトリガー電圧以上に達すると、それまでトリガーダイオード６１に印加されていた電圧が、キャパシタ７に急峻に印加される。そのため、サージ電圧がなだらかに上昇するような場合、つまり直流に近いドレイン電圧の変化が生じた場合でも、キャパシタ７に急峻な電圧変化を与えることができる。このため、ＦＥＴ４のゲート電圧を上昇させてＦＥＴ４を介してサージ電流を逃がすことができる。すなわち、電圧の変動がゆっくりであるサージが印加されたような場合でも、感度よくサージ電圧を検知して、ＦＥＴ４を保護できる。
（第４の実施形態）
図５は、本発明の実施形態に係るＦＥＴモジュールを表す模式斜視図である。
また、図６は、このＦＥＴモジュールに設けられるＦＥＴ駆動回路を表す模式図である。

すなわち、図６に表したＦＥＴモジュール４００は、第１実施形態に係るＦＥＴ駆動回路を備えている。ただし、第２実施形態または第３実施形態のＦＥＴ駆動回路を備えてもよい。

ＦＥＴ駆動回路が有するＦＥＴ４、ダイオード３、ツェナーダイオード６、キャパシタ７、抵抗５、ゲート抵抗９、ダイオード１０などの要素は、個別の素子として形成してもよく、あるいは同一の基板上にモノリシックに形成してもよい。

そして、このＦＥＴ駆動回路は、例えば、樹脂やセラミックのパッケージ４１０に収納され、パッケージ４１０の表面に露出したリード４２０を介して外部の回路などに接続可能とされている。なお、パッケージ４１０やリード４２０の形状や数などは、図示したものには限定されない。
モジュール化することにより寄生インダクタンスを低減できるため、サージ電圧の発生を根本的に減らせ、また、サージ発生時に遅延無くＦＥＴ４を導通させることができる。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１電源、２負荷、３ダイオード、４ＦＥＴ、５抵抗、６ツェナーダイオード、７キャパシタ、８信号源、９ゲート抵抗、１０ダイオード、１１ドレイン電圧、１２ドレイン電圧、６１トリガーダイオード、１００駆動回路、２００駆動回路、３００駆動回路、４００モジュール

Claims

ＦＥＴと、
前記ＦＥＴのドレインからゲートに向けて順に直列に接続された第１の整流素子と、第２の整流素子と、容量素子と、を含む第１の回路であって、前記第１の整流素子は前記ドレインからゲートに向かう電流に対して順方向特性を有し、前記第２の整流素子は前記ドレインから前記ゲートに向かう電流に対して所定の電圧で降伏する整流特性を有する、第１の回路と、
前記第２の整流素子と前記容量素子との接続点と、電源と、の間に接続される抵抗と、
前記ＦＥＴのソースとゲートとの間に接続された第３の整流素子と、
を備えたＦＥＴ駆動回路。
前記ＦＥＴは、ノーマリオフ型のＦＥＴであり、
前記第３の整流素子は、前記ソースから前記ゲートに向かう電流に対して順方向特性を有する請求項１記載のＦＥＴ駆動回路。
前記ＦＥＴは、ノーマリオン型のＦＥＴであり、
前記第３の整流素子は、前記ゲートから前記ソースに向かう電流に対して順方向特性を有する請求項１記載のＦＥＴ駆動回路。
前記第２の整流素子は、ツェナーダイオードである請求項１〜３のいずれか１つに記載のＦＥＴ駆動回路。
前記第２の整流素子は、トリガーダイオードである請求項１〜３のいずれか１つに記載のＦＥＴ駆動回路。
前記ＦＥＴは、窒化物半導体ＦＥＴである請求項１〜５のいずれか１つに記載のＦＥＴ駆動回路。
前記第１の整流素子は、窒化物半導体ダイオードである請求項１〜６のいずれか１つに記載のＦＥＴ駆動回路。
前記窒化物半導体ダイオードは、ショットキーバリアダイオードである請求項７記載のＦＥＴ駆動回路。
請求項１〜８のいずれか１つに記載のＦＥＴ駆動回路と、
前記ＦＥＴ駆動回路を収納するパッケージと、
前記ＦＥＴ駆動回路に接続され前記パッケージの表面に露出したリードと、
を備えたＦＥＴモジュール。