JP2011211096A - 半導体装置 - Google Patents

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Abstract

【課題】破壊耐量が高い、2DEGを用いた半導体装置を提供する。
【解決手段】ソース・ドレイン間の耐圧よりも耐圧が低いSBDダイオード18のカソード電極がドレイン電極16に接続され、アノード電極がポリシリコンダイオード20を介してゲート電極14に接続されている。これにより、L負荷耐量試験回路によるL負荷耐量試験において、ゲート信号がターンオフされると、ドレイン電圧が印加され、SBDダイオード18にアバランシェ電流が流れ始め、電圧降下が発生し、ゲート電圧Vgが印加される。ゲートに閾値電圧Vthよりやや高い電圧(ゲートがオンする程度の電圧)が印加されると、ソース・ドレイン間が導通状態となる。これにより、ドレイン電圧がソース電極12とドレイン電極16との間の耐圧よりも低いSBDダイオード18の耐圧にクランプされた状態で、ドレイン電流が徐々に減少していく。
【選択図】図5

Description

本発明は、MOS構造を有する窒化物系の半導体装置に関するものである。
従来から高周波デバイス用半導体素子には、半導体材料として窒化ガリウム(GaN)系化合物半導体装置(以下、GaN系半導体素子という)が用いられている。GaN系半導体素子では、基板の表面に、例えば有機金属化学気相蒸着(MOCVD:Metal−Organic Chemical Vapor Deposirion)法を用いて形成されたバッファ層や、不純物がドープされた電子走行層が設けられている。最近では、高周波用途に加え、電力用半導体素子(パワーデバイス)にも適用可能であるという認識から、高耐圧、大電流を扱うGaN系半導体素子の検討が行われている。
特許文献1には、MOS構造を有する窒化ガリウム系半導体素子が記載されている。特許文献1に記載されたMOS構造を有する窒化ガリウム系半導体素子の概略構成図を図14に示す。図14に示すように、従来の窒化ガリウム系半導体素子100は、基板130上に、GaN結晶を積層するためのバッファ層128を介して電子走行層として機能するGaN層126及び電子供給層として機能するAlGaN層124が積層され、ヘテロ接合構造が形成されている。図14の窒化ガリウム系半導体では、GaN層126とAlGaN層124との界面直下(GaN層126の表面)に形成された2次元電子ガス(2DEG:Two Dimensional Electron Gas、以下2DEGという)がキャリアとして利用される。
AlGaN層124の表面の一部にはリセス部122が形成される。当該リセス部122に絶縁膜132を介して、ゲート電極114が配置されて、MOS(n型MOS)構造を構成する。
ゲート電極114に電圧を印加すると、絶縁膜132と接したGaN層126の表面に電子が集まり、MOSチャネルを形成し(オン状態になり)、GaN層126とAlGaN層124との界面に形成された2DEG層と電気的に接続されて、ソース電極112とドレイン電極116との間が電気的に導通された状態になる。
また、MOSチャネルがオフ状態の場合には、ソース電極112とドレイン電極116との間に電圧が印加されるとゲート端から2DEG層が空乏化して高耐圧を維持することが可能となり、大電力かつ、高耐圧の半導体素子として機能する。そのため、近年、高周波で高効率の電力用半導体素子としてGaN系半導体素子の開発が進んでいる。
電力用半導体素子として使用するためには、高速で動作し、導通抵抗が低いということは大きな利点である。一方、様々な負荷が加わっても素子が破壊されないという高い信頼性が要求される。破壊されにくさ(信頼性)を示すものとして、様々な破壊耐量があるが、特に厳しい破壊耐量の一例として、L負荷耐量が挙げられる。
図15に、L負荷耐量試験回路50の一例を示す。L負荷耐量試験は、インダクタンス54に蓄積されたエネルギーをどれだけ大きな値まで、スイッチング素子として機能する試験素子58が破壊されずに耐えられるかを試験するためのものである。窒化ガリウム系半導体素子100を試験素子58とした場合のL負荷耐量試験回路50の動作について図16を参照して説明する。L負荷耐量試験が開始された初期の状態では、ゲート信号56がオン信号であり、ゲート電極114にゲート電圧Vgが印加され、試験素子58には大きなドレイン電流が流れている。このとき、試験素子58のドレイン側は導通状態であるため低い電圧降下Vsatだけ電圧が発生している。ここでゲートにターンオフのゲート信号56が入力されると、試験素子58がドレインからソースに流れる電流を遮断する動作に入り、試験素子58のインピーダンスが急激に上昇する。これにより、インダクタンス54は電流を流し続けようとして大きなドレイン電圧を発生させる。このとき、試験素子58は耐えられる最大電圧(ソース・ドレイン間の耐圧)に電圧をクランプする。その後、下記の式(1)で定まるdi/dtでドレイン電流が減少していく。
Vb−Vc=Lx×di/dt (Vb:クランプ電圧、Vc:電源電圧、Lx:インダクタンス、i:ドレイン電流、t:時間) ・・・式(1)
ドレイン電流の電流値が0Aになると、インダクタンス54は電圧を発生しなくなり、ドレインには、電源52の電源電圧Vcが印加される。di/dtの発生している時間帯には、ドレイン電圧として非常に大きな電圧、すなわち、試験素子58の耐圧とほぼ同じクランプ電圧Vbが印加されたままで、大きな電流が流れ、通常1ms(tp=1ms)程の長時間にわたりこのような大きな電力ストレスが加わる。試験素子58は、このような過酷な状況でも破壊することなく、安全にターンオフ動作することが要求されている。
具体的一例として、定格電流が8Aとなるように形成された窒化ガリウム系半導体素子100を、L負荷耐量試験回路50のインダクタンス54が10mH、電源電圧Vc=300V、ゲート電圧Vg=15V、ドレイン電流i=10Aの条件で試験したところ、電圧降下Vsat=1V、クランプ電圧Vb=600Vになり、0.5A程度のところで試験素子58が破壊した。
これは大きな電圧が試験素子58に印加された場合、試験素子58は、オフ状態であることから、電流を流す経路がなく、アバランシェ電流が初期に流れるものの、本来電流が流れるべきところではない部分、例えば、ゲート電極114のゲート端や、基板130とGaN層126との間等に電界が集中して破壊されたものと考えられる。
一方、非特許文献1には、従来から知られているL負荷耐量対策が施されたシリコンを用いたバイポーラ型半導体素子が記載されている。図17に、非特許文献1に記載された半導体素子150の概略構成を示す。また、図18に、図17に示した従来の半導体素子150の等価回路図を示す。半導体素子150は、IGBT(Insulated Gate Bipolar Transistor、絶縁ゲートパイポーラトランジスタ)12を有しており、絶縁ゲートにより駆動される電流を縦方向(図17中、縦方向)に流す代表的な電力用半導体素子である。図17では、縦型のアバランシェダイオード部158、アバランシェダイオード部158及びゲート152に接続された複数のリーク防止用ダイオード160、及びゲート保護用ダイオード164がモノリシックに形成されている。
図18及び図19を用いて、半導体素子150をL負荷耐量試験回路50における試験素子58として用いたL負荷耐量試験時の動作について説明する。L負荷耐量試験において、ゲート信号56がターンオフになり、ドレイン電極156側に大きな電圧が印加された場合、IGBT162の耐圧よりやや低い耐圧を持つアバランシェダイオード部158の耐圧で電圧がクランプされる。このとき、アバランシェダイオード部158にアバランシェ電流が流れて、当該アバランシェ電流はゲート電極152に接続されたゲート抵抗166へと流れる。電流が流れることにより、ゲート抵抗166が電圧降下を発生して、IGBT162のゲート152には、一定の電圧が発生し、当該電圧がIGBT162の閾値電圧Vthを越えると、IGBT162がオン状態になり、インダクタンス54の電流をIGBT162自身で流し始める。これにより、ゲート閾値電圧Vthに近い値に電圧が固定(クランプ)される。これは、IGBT162が必要な電流を流すように、自動的にゲート電流にフィードバックされて調整されるためである。この方法では、遮断する電流をすべてアバランシェ電流ではなく、IGBT162の通常の主電流を流す経路(ドレインからソースへ流れる経路)で流しているため、半導体素子150が十分に電流を制御するので、素子が破壊されることがなく、ターンオフが可能となる。
一般に、このようなアバランシェダイオード部158等のような保護回路を用いるケースは、シリコンを用いた電力用半導体素子では、より確実に破壊を防止する必要がある場合に限られ、通常は、このような保護回路を設けなくても、高い破壊耐量を有している。縦型の電力用半導体素子の場合、アバランシェが発生しても主電流の流れる経路が、通常の主電流とほぼ同一経路であり、主電流と同一経路を負荷電流が流れるため、本質的に大きな電流を流す能力がある。しかしながら、上述の図14に示した従来の窒化ガリウム系半導体素子100のようにAlGaN層124とGaN層126との界面に形成された2DEG層を用いた横型素子において保護回路を設けない通常の場合では、2DEG層の電子の移動度が大きいことによって通常の大きな電流を流しており、電流経路自体は2次元のため、狭い領域に限られ、大きな電力を消費するのは不向きである。
国際公開第2003/071607号パンフレット
"The IGBT with monolithic overvoltage protection circuit" T.Yamazaki, Y.Seki, Y.Hoshi, and N.Kumagi, Proceedings of 5th International Symposium on Power Semiconductor Devices and ICs, p.41(1993)
本発明は、上記に鑑みてなされたものであって、破壊耐量が高い、2DEGを用いた半導体装置を提供することを目的とする。
請求項1に記載の半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつリセス部を有する電子供給層と、前記電子供給層の前記リセス部に絶縁膜を介して形成されたゲート電極と、前記電子供給層上に形成されたドレイン電極及びソース電極と、前記ゲート電極にアノード電極が接続され、かつ前記ドレイン電極にカソード電極が前記電子走行層に発生する2次元電子ガスを介して接続され、前記ソース電極と前記ドレイン電極との間の耐圧よりも耐圧が低いダイオードと、を備えている。
請求項2に記載の半導体装置は、請求項1に記載の半導体装置において、前記ダイオードが、ショットキーダイオードである。
請求項3に記載の半導体装置は、請求項1に記載の半導体装置において、前記ダイオードが、PN接合ダイオードである。
請求項4に記載の半導体装置は、請求項1から請求項3のいずれか1項に記載の半導体装置において、前記ダイオードの前記アノード電極にアノード電極が接続され、かつ前記ゲート電極にカソード電極が接続された、ドレイン電極保護用ダイオードを備える。
破壊耐量が高い、2DEGを用いた半導体装置を提供することができる、という効果を奏する。
本発明の第1の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す平面図である。 図1に示した窒化物系半導体素子のA−A断面の一例を示す断面図である。 図1に示した窒化物系半導体素子のB−B断面の一例を示す断面図である。 図1に示した窒化物系半導体素子のC−C断面の一例を示す断面図である。 図1に示した窒化物系半導体素子の等価回路を示した回路図である。 図1に示した窒化物系半導体素子のL負荷耐量試験における波形の具体的一例を示す波形図である。 図1に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。 図1に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。 図1に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。 本発明の第2の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す平面図である。 図10に示した窒化物系半導体素子のA−A断面の一例を示す断面図である。 図10に示した窒化物系半導体素子のB−B断面の一例を示す断面図である。 図10に示した窒化物系半導体素子のC−C断面の一例を示す断面図である。 従来のMOS構造を有する窒化物系半導体素子の一例の概略構成図である。 L負荷耐量試験回路の一例を説明するための回路図である。 従来のMOS構造を有する窒化物系半導体素子の一例のL負荷耐量試験の動作を説明する説明図である。 従来のL負荷耐量対策が施されたシリコンを用いたバイポーラ型半導体素子の一例の概略構成図である。 図17に示した従来のL負荷耐量対策が施されたシリコンを用いたバイポーラ型半導体素子の等価回路を示した回路図である。 従来のL負荷耐量対策が施されたシリコンを用いたバイポーラ型半導体素子の一例のL負荷耐量路試験の動作を説明する説明図である。
[第1の実施の形態]
以下、図面を参照して本実施の形態の半導体装置について詳細に説明する。なお、本実施の形態は本発明の半導体装置の一例であり、本実施の形態により本発明が限定されるものではない。
本実施の形態の半導体装置である窒化物系半導体素子の上面(ゲート電極側が形成されている側の面、基板が設けられている側と反対側の面)から見た平面図を図1に示す。また、図1に示した窒化物系半導体素子10のA−A断面の断面図を図2に、B−B断面の断面図を図3に、C−C断面の断面図を図4に示す。なお、図1には、X−X線を対象線として、2つのMOSトランジスタが並んだ状態を示している。
本実施の形態の窒化物系半導体素子10は、基板30、バッファ層28、GaN層26、AlGaN層24、絶縁膜32、ソース電極12、ゲート電極14、ドレイン電極16、SBDダイオード18、及びポリシリコンダイオード20を備えて構成されている。
基板30の具体的一例としては、サファイア、SiC、ZrB、Si、GaN、MgO等の窒化物系化合物半導体を結晶成長させることが可能な基板が挙げられる。バッファ層28は、GaN結晶を積層するための機能を有する層であり、GaN、AlN、AlGaN等を用いることができ、バッファ層28上に形成される電子走行層(本実施の形態ではGaN層26)を形成するGaN結晶と格子整合すればよい。
GaN層26は、電子走行層として機能するものであり、アンドープやp型のGaN等からなる。AlGaN層24は、電子供給層として機能するものであり、GaN層26とバンドギャップエネルギーが異なるAlGaNからなる。GaN層26とAlGaN層24との界面がバンドオフセットを形成することにより、GaN層26の表面には、2DEGが生成される。電子走行層と電子供給層の組み合わせとしては、GaN/AlGaNの組み合わせに限定されず、電子供給層が電子走行層よりもバンドギャップエネルギーの大きい材料の組み合わせであればよく、例えばGaN/AlInGaN、InGaN/GaN、GaNAs/GaN、GaInNAsP/GaN、GaInNP/GaN、GaNP/GaN、GaN/AlGaInNAsP、または、AlInGaN/AlGaNの組み合わせであってもよい。
AlGaN層24には、リセス部22が形成されており、図2のように絶縁膜32がリセス部22及びAlGaN層24の表面を覆うように形成されている。なお、ゲート電極14の下部に形成された絶縁膜32はゲート絶縁膜として機能し、その他の部分に形成された絶縁膜32は、表面保護膜として機能する。絶縁膜32は、SiOやAl、SiN、または、これらの複合膜を用いることができる。
ゲート電極14は、リセス部22に形成されており、ソース電極12及びドレイン電極16は、AlGaN層24及びGaN層26に接触して形成されている。
SBD(Schottky Barrier Diode、ショットキーバリアダイオード)18は、図3及び図4のようにAlGaN層24及びGaN層26に接触して形成されており、カソード電極がドレイン電極16に接続され、かつアノード電極がポリシリコンダイオード20を介してゲート電極14に接続されている。
また、図1に示した窒化物系半導体素子10は、図5に示した等価回路図で表される。図5に示した等価回路は、1チップ40を表しており、SBDダイオード18、ポリシリコンダイオード20、MOSトランジスタ42、2DEG抵抗44、2DEG抵抗45、及びゲート保護用ダイオード46を含んで構成されている。なお、図5に示した等価回路において、ゲート保護用ダイオード46は、図1に示した窒化物系半導体素子10中に形成するものではないため、図1には図示しない。
本実施の形態の窒化物系半導体素子10において、主電流(ドレイン電極16からソース電極12への電流)を流す領域(主領域)は、図2のA−A断面の構造からなる領域である。窒化物系半導体素子10のほとんどの領域はA−A断面、すなわち主領域からなるが、一部の領域に図3のB−B断面で示した構造によって、ドレイン電極16からSBDダイオード18に電流が流れることにより電圧Vbがクランプされるクランプ領域が付加されている。クランプ領域は、主領域よりも耐圧が低く設定されている。本実施の形態では、具体的一例として、クランプ領域は主領域よりも10%程度、耐圧が低く設定されている。耐圧の設定は主領域ではドレイン・ゲート間距離で調整され、クランプ領域ではドレイン・SBDダイオード間距離で調整されるので、B−B断面領域のドレイン電極16とSBDダイオード18との間の距離が、A−A断面のドレイン・ゲート間距離よりも10%程度短く設定されている。
クランプ領域のSBDダイオード18は、AlGaN層24または、GaN層26とショットキー接合を形成しており、通常のバイアス電圧が印加された状態では電流を流すことは無い。SBDダイオード18はポリシリコンによって形成されたPN接合型ダイオードであるポリシリコンダイオード20と直列に接続されて、A−A断面のゲート電極14へと接続され、外部にゲート端子として取り出される。素子の耐圧を決めるのは、上記のクランプ領域のSBDダイオード18の構造部であって、大きな電圧が印加されると、クランプ領域のSBDダイオード18にアバランシェ電流が流れ始める。当該アバランシェ電流は素子の外部または内部に設けられた抵抗Rによって、下記の式(2)の電圧降下が発生し、主領域の主トランジスタのゲートにゲート電圧Vgが印加される。
Vg=R×I (R:抵抗値、I:ゲート電流) ・・・式(2)
式(2)により定まるゲート電圧Vgが閾値電圧Vthを超えると、ソース・ドレイン間が導通状態となる。これにより、ドレイン電圧が低下すると、上記クランプ領域のSBDダイオード18のアバランシェ電流がなくなるため、式(2)のゲート電圧Vgが低下して、MOSトランジスタ42がオフ状態となる。この釣り合いによって、式(2)のゲート電圧Vgは閾値電圧Vthよりもやや高い値に制限されて、電流が無くなるまで減少していく。このとき、上述のように、一般にAlGaN層とGaN層との界面に形成された2DEG層を用いた窒化物系半導体素子では大きなアバランシェ電流を流すことができないため、本実施の形態の窒化物系半導体素子10において、上記クランプ領域のSBDダイオード18に大きな電流を流してしまうと破壊されてしまう。これまでの検討により、アバランシェ電流による破壊は、定格電流の1/10以下の電流値で生じることがわかっている。クランプ領域を主領域の1/100の距離比率にした場合、SBDダイオード18に流せる電流は、クランプ領域の主領域に対する距離比率に比例し、アバランシェ電流による破壊電流の積になる。従って、SBDダイオード18に流せる電流は、主領域に流れる定格電流の1/1000(=1/100×1/10)となる。一般に、MOSFETの閾値電圧Vthは2〜5V程度である。この場合、式(2)により、例えば10A定格の素子であれば、ゲート抵抗Rgは200〜500Ω(=(2〜5V)/(1/100)/10A)以上の抵抗にすればよいことがわかる。なお、クランプ領域の主領域に対する比率を大きくした場合は、上述の抵抗値よりもゲート抵抗Rgを小さくできる。
なお、ここでのクランプ領域距離比率は、次のように定義する。クランプ領域の電流方向に対して垂直方向の距離をL2(図1参照)とし、主領域の電流方向に対して垂直方向の距離をL1(図1参照)とすると、主領域距離(L1/A−A断面でのドレイン電極16とゲート電極14間距離)に対するクランプ領域の距離(L2/B−B断面でのドレイン電極16とSBDダイオード18間距離)がクランプ領域距離比率となる。
以上をまとめると下記式(3)の関係が成立するようにゲート抵抗Rgを決めればよい。
Rg>Vth×10×(主領域の距離/クランプ領域の距離)/定格電流 ・・・式(3)
このようにして主トランジスタによってL負荷の電流を流すことにより、2DEG層の高い電子移動度をもった領域を経路として電流を流すことができるので、大きな電流を流すことが可能となる。このようにすることで、L負荷耐量試験回路50を用いたL負荷耐量試験の際に大きな電圧が印加されると、MOSトランジスタ42のゲート電極14にオン信号が入力され、MOSトランジスタ42が導通状態になり、負荷電流を主トランジスタで流すことで、破壊を免れることができる。
なお、図5に示したゲート保護用ダイオード46は、図1〜4に示した窒化物系半導体素子10中に形成される訳ではなく、窒化物系半導体素子10とゲートパッド、ソースパッド、及びドレインパッドが形成されたチップ上の任意の位置に形成すればよく、ゲート保護用ダイオード46が形成される領域は、GaN層上に絶縁膜が形成され、前記絶縁膜上にポリシリコンダイオードを形成すればよい。また、ゲート抵抗としては、GaN層26、GaN層26の表面に生成される2DEG層、窒化物系半導体素子10に形成したポリシリコン領域を用いてもよい。
本実施の形態の窒化物系半導体素子10をL負荷耐量試験回路50で試験した動作結果の具体的一例を図6に示す。L負荷耐量試験回路50のインダクタンス54が10mH、電源電圧Vc=300V、ゲート電圧Vg=5V、ドレイン電流i=10Aの条件で試験したところ、電圧降下Vsat=1V、クランプ電圧Vb=450Vになり、窒化物系半導体素子10が破壊されることはなかった。すなわち、本実施の形態の窒化物系半導体素子10は、約10Aの電流を破壊されることなく遮断することができ、定格電流10Aを満たしているため、従来の窒化物系半導体素子100に比して、L負荷耐量が高くなっている。
なお、上述した本実施の形態の窒化物系半導体素子10は、例えば、以下のようにして製造することができる。なお、以下に示す製造方法は一例であり、これに限定されるものではない。
MOCVD法や、分子線エピタキシャル成長(Molecular Beam Epitaxial、MBE)法等のエピタキシャル結晶成長法により、基板30上にバッファ層28及びGaN層26を順次積層させることができる。さらに、GaN層26の上にAlGaN層24を同様にエピタキシャル成長法により形成する(図7参照)。なお、2DEGのガス量を制御するため、AlGaN層24では、Alの組成や層厚が調整される。
次に、AlGaN層24の表面にフォトレジストを塗布して、フォトリソグラフィ工程により、パターニングを行って予め定められたパターンを形成する。フォトレジストをマスクとして、リセス部22が形成される領域の、AlGaN層24及びGaN層26(一部)をエッチングにより除去する。さらに、化学気相成長(Chemical Vapor Deposirion、CVD)法等によりSiO膜等の絶縁膜32をリセス部22及び電極が形成される側の素子の表面全面に形成する。その後、フォトリソグラフィ工程を用いてパターニングを行い、ソース電極12、ドレイン電極16、SBDダイオード18、及びポリシリコンダイオード20が形成される領域の絶縁膜32をエッチング除去し、さらに、絶縁膜32下部のAlGaN層24及びGaN層26(一部)もエッチング除去する(図8に示すA−A断面領域、及び図9に示すB−B断面領域またはC−C断面領域参照)。
さらに、スパッタ法や真空蒸着法等によりソース電極12、ドレイン電極16、及びゲート電極14を形成する。また、SBDダイオード18及びポリシリコンダイオード20を形成することにより、図1〜4に示した本実施の形態の窒化物系半導体素子10が製造される。
以上説明したように、本実施の形態の窒化物系半導体素子10では、ソース・ドレイン間の耐圧よりも耐圧が低いSBDダイオード18のカソード電極が2DEGを介してドレイン電極16に接続され、アノード電極がポリシリコンダイオード20を介してゲート電極14に接続されている。これにより、L負荷耐量試験回路50によるL負荷耐量試験において、ゲート信号56がターンオフされると、ドレイン電圧が印加され、SBDダイオード18にアバランシェ電流が流れ始め、電圧降下が発生し、ゲート電圧Vgが印加される。ゲートに閾値電圧Vthよりやや高い電圧(ゲートがオンする程度の電圧)が印加されると、ソース・ドレイン間が導通状態となる。これにより、ドレイン電圧がソース電極12とドレイン電極16との間の耐圧よりも低いSBDダイオード18の耐圧にクランプされた状態で、ドレイン電流が徐々に減少していく。
このように本実施の形態では、L負荷耐量試験の際に、大きなドレイン電圧が窒化物系半導体素子10に印加されると、ゲートがオン状態になり、ドレイン電極16からソース電極12に電流が流れる経路ができるため、当該経路により負荷電流を流すことができる。これにより、窒化物系半導体素子10が破壊されるのを防止することができる。
従って、2DEG層を用いた半導体装置におけるL負荷破壊耐量を高くすることができる。
また、本実施の形態では、ポリシリコンダイオード20のアノード電極がSBDダイオード18のアノード電極に接続され、カソード電極がゲートに接続されているため、ドレイン電極16側にほとんど電圧が印加されていない状態でゲート電極14にゲート電圧Vgを印加した場合に、SBDダイオード18の順方向に電流が流れ、ゲート電流が逆流することがないように保護されている。なお、本実施の形態では、具体的一例として、ポリシリコンダイオード20は耐圧15V程度のPN接合型ダイオードを用いている。
なお、本実施の形態では、SBDダイオード18は、図1に示したB−B断面及びC−C断面領域に形成されているがこれに限らず、カソード電極が2DEGを介してドレイン電極16に接続され、アノード電極が(好ましくは、ポリシリコンダイオード20を介して)ゲート電極14に接続されていればよく、例えばA−A断面領域に示すゲート電極14及びドレイン電極16との間となる領域に形成するようにしてもよい。
なお、窒化物系半導体素子10では、電子供給層としてAlGaN層24を用いているがこれに限らず、AlGaNが主成分であればよく、例えば混晶等であってもよい。また、本実施の形態では、ゲート電極14等がGaN層26部分にまで形成されているがこれに限らず、GaN層26に到達しないように形成されていてもよい。
[第2の実施の形態]
第2の実施の形態の窒化物系半導体素子は、第1の実施の形態の窒化物系半導体素子10と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
本実施の形態の半導体装置である窒化物系半導体素子の上面(ゲート電極側が形成されている側の面、基板が設けられている側と反対側の面)から見た平面図を図10に示す。また、図10に示した窒化物系半導体素子70のA−A断面の断面図を図11に、B−B断面の断面図を図12に、C−C断面の断面図を図13に示す。
本実施の形態の窒化物系半導体素子70は、第1の実施の形態のSBDダイオード18に換わり、PN接合型ダイオード72が同様に接続された構成となっている。PN接合型ダイオード72の一例としては、p−AlGaN及びAlGaNによるPN接合型ダイオードが挙げられる。
B−B断面領域は主電流を流す領域ではないため、できるだけ小さくすることが好ましい。PN接合型ダイオード72は、SBDダイオード18に比べて、電流を多く流すことができるため、アバランシェ耐量が強い。そのため、同一量の電流を流すことを考慮すると、PN接合型ダイオード72を用いた場合では、SBDダイオード18を用いた場合に比べて、B−B断面領域を小さくすることができる。
このように本実施の形態の窒化物系半導体素子70においても、ソース・ドレイン間の耐圧よりも耐圧が低いPN接合型ダイオード72のカソード電極がドレイン電極16に接続され、アノード電極がポリシリコンダイオード20を介してゲート電極14に接続されている。これにより、第1の実施の形態と同様に、オン状態になり、自身の電流経路により負荷電流を流すことができるため、窒化物系半導体素子70が破壊されるのを防止することができる。
また、本実施の形態では、電流の流量が多いPN接合型ダイオード72を用いているため、B−B断面領域の面積を小さくすることができ、窒化物系半導体素子70の面積を小さくすることができる。従って、低コストの窒化物系半導体素子70を提供することができる。
10 窒化物系半導体素子
12 ソース電極
14 ゲート電極
16 ドレイン電極
18 SBDダイオード
20 ポリシリコンダイオード
22 リセス部
24 AlGaN層
26 GaN層
30 基板
32 絶縁膜

Claims (4)

  1. 基板と、
    前記基板上に形成されたバッファ層と、
    前記バッファ層上に形成された電子走行層と、
    前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつリセス部を有する電子供給層と、
    前記電子供給層の前記リセス部に絶縁膜を介して形成されたゲート電極と、
    前記電子供給層上に形成されたドレイン電極及びソース電極と、
    前記ゲート電極にアノード電極が接続され、かつ前記ドレイン電極にカソード電極が前記電子走行層に発生する2次元電子ガスを介して接続され、前記ソース電極と前記ドレイン電極との間の耐圧よりも耐圧が低いダイオードと、
    を備えた半導体装置。
  2. 前記ダイオードが、ショットキーダイオードである請求項1に記載の半導体装置。
  3. 前記ダイオードが、PN接合ダイオードである請求項1に記載の半導体装置。
  4. 前記ダイオードの前記アノード電極にアノード電極が接続され、かつ前記ゲート電極にカソード電極が接続された、ドレイン電極保護用ダイオードを備えた請求項1から請求項3のいずれか1項に記載の半導体装置。
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