JP2001332567A - 電界効果トランジスタの保護回路 - Google Patents
電界効果トランジスタの保護回路Info
- Publication number
- JP2001332567A JP2001332567A JP2000150349A JP2000150349A JP2001332567A JP 2001332567 A JP2001332567 A JP 2001332567A JP 2000150349 A JP2000150349 A JP 2000150349A JP 2000150349 A JP2000150349 A JP 2000150349A JP 2001332567 A JP2001332567 A JP 2001332567A
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- diode
- protection circuit
- field
- diodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 パターンレイアウトに対する制約及びプロセ
ス工程を増やすことなく作製できる構成の電界効果トラ
ンジスタの保護回路を提供する。 【解決手段】 本電界効果トランジスタの保護回路１０
は、ショットキーゲートＨＦＥＴの保護回路であって、
縦続接続させた５個の順方向のダイオード１２からなる
ダイオード列１４と、１個の逆方向のダイオード１６と
を並列接続した回路であって、ＨＦＥＴのゲート電極に
接続されたゲート線Ｖｇｇは、保護回路１０を介して接
地されている。ダイオード１２、１６は、ショットキー
ゲートＨＦＥＴと一体的に形成されたダイオードであっ
て、ＧａＡｓ基板上に成膜されたｎ + −ＧａＡｓキャッ
プ層と、ｎ+ −ＧａＡｓキャップ層上に形成されたショ
ットキー電極とからなるショットキーバリア・ダイオー
ドとして構成されている。
ス工程を増やすことなく作製できる構成の電界効果トラ
ンジスタの保護回路を提供する。 【解決手段】 本電界効果トランジスタの保護回路１０
は、ショットキーゲートＨＦＥＴの保護回路であって、
縦続接続させた５個の順方向のダイオード１２からなる
ダイオード列１４と、１個の逆方向のダイオード１６と
を並列接続した回路であって、ＨＦＥＴのゲート電極に
接続されたゲート線Ｖｇｇは、保護回路１０を介して接
地されている。ダイオード１２、１６は、ショットキー
ゲートＨＦＥＴと一体的に形成されたダイオードであっ
て、ＧａＡｓ基板上に成膜されたｎ + −ＧａＡｓキャッ
プ層と、ｎ+ −ＧａＡｓキャップ層上に形成されたショ
ットキー電極とからなるショットキーバリア・ダイオー
ドとして構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの保護回路に関し、更に詳細には、電界効果トラン
ジスタ、特にＪＦＥＴ、ＭＥＳＦＥＴ、ＨＦＥＴ等のゲ
ート電極をサージ破壊から保護し、ＦＥＴの耐サージ性
を高める保護回路であって、所要プロセス工程数を少な
くするために、ＦＥＴと一体的に形成されたダイオード
を保護素子とする、ＦＥＴの保護回路に関するものであ
る。
スタの保護回路に関し、更に詳細には、電界効果トラン
ジスタ、特にＪＦＥＴ、ＭＥＳＦＥＴ、ＨＦＥＴ等のゲ
ート電極をサージ破壊から保護し、ＦＥＴの耐サージ性
を高める保護回路であって、所要プロセス工程数を少な
くするために、ＦＥＴと一体的に形成されたダイオード
を保護素子とする、ＦＥＴの保護回路に関するものであ
る。
【０００２】
【従来の技術】ＧａＡｓ系等の化合物半導体層の積層構
造を有する化合物半導体系の電界効果トランジスタは、
電子移動度が高く、良好な高周波特性を有するので、携
帯電話などの高周波領域の分野で広く用いられている。
ところで、化合物半導体系電界効果トランジスタのゲー
ト電極は、その耐サージ性が、所望の用途、構造、寸法
の電界効果トランジスタに要求される程、高くないこと
が知られている。特に、パワーアンプやアンテナスイッ
チのバイアス調節用回路等で用いられている、ゲート幅
の小さい、例えばゲート幅が１０μｍから２０μｍのＪ
ＦＥＴ、ＭＥＳＦＥＴ、ＨＦＥＴ等の化合物半導体系電
界効果トランジスタは、ゲート電極の耐サージ性が極め
て低く、２０Ｖから３０Ｖのサージ電圧でゲート電極の
耐圧が破壊されることがある。
造を有する化合物半導体系の電界効果トランジスタは、
電子移動度が高く、良好な高周波特性を有するので、携
帯電話などの高周波領域の分野で広く用いられている。
ところで、化合物半導体系電界効果トランジスタのゲー
ト電極は、その耐サージ性が、所望の用途、構造、寸法
の電界効果トランジスタに要求される程、高くないこと
が知られている。特に、パワーアンプやアンテナスイッ
チのバイアス調節用回路等で用いられている、ゲート幅
の小さい、例えばゲート幅が１０μｍから２０μｍのＪ
ＦＥＴ、ＭＥＳＦＥＴ、ＨＦＥＴ等の化合物半導体系電
界効果トランジスタは、ゲート電極の耐サージ性が極め
て低く、２０Ｖから３０Ｖのサージ電圧でゲート電極の
耐圧が破壊されることがある。
【０００３】ＪＦＥＴは、接合型電界効果トランジスタ
（ＪＦＥＴ：Junction Field Effect Transistor）の略
記であって、ｐｎ接合を利用して電流変調を行う素子で
ある。ＭＥＳＦＥＴは、ショットキーバリアゲート型電
界効果トランジスタ（ＭＥＳＦＥＴ：Metal-Semiconduc
tor Field Effect Transistor ）の略記であって、ショ
ットキー接合を利用して電流変調を行う素子である。ま
た、ＨＦＥＴは、ヘテロ接合型電界効果トランジスタ
（ＨＦＥＴ：Heterojunction Field Effect Transisto
r）の略記であって、ヘテロ接合を利用して電流変調を
行う素子である。
（ＪＦＥＴ：Junction Field Effect Transistor）の略
記であって、ｐｎ接合を利用して電流変調を行う素子で
ある。ＭＥＳＦＥＴは、ショットキーバリアゲート型電
界効果トランジスタ（ＭＥＳＦＥＴ：Metal-Semiconduc
tor Field Effect Transistor ）の略記であって、ショ
ットキー接合を利用して電流変調を行う素子である。ま
た、ＨＦＥＴは、ヘテロ接合型電界効果トランジスタ
（ＨＦＥＴ：Heterojunction Field Effect Transisto
r）の略記であって、ヘテロ接合を利用して電流変調を
行う素子である。
【０００４】そこで、耐サージ性を高めて、ＦＥＴのゲ
ート電極を破壊から保護するために、保護素子を備え、
ＦＥＴを保護する保護回路がＦＥＴのゲート電極に設け
られている。ここで、図５及び図６を参照して、従来の
保護回路の構成を説明する。図５は従来例１の保護回路
の構成を示す回路図、図６（ａ）及び（ｂ）は、それぞ
れ、従来例２の二つの例を示す回路図である。従来例１
の保護回路７０は、図５に示すように、逆方向のダイオ
ード７２を介して、ＦＥＴのゲート電極に接続するＶｇ
ｇを接地させるともに、逆方向のダイオード７４を介し
てＶｇｇをドレイン線Ｖｄｄに接続させた回路である。
ート電極を破壊から保護するために、保護素子を備え、
ＦＥＴを保護する保護回路がＦＥＴのゲート電極に設け
られている。ここで、図５及び図６を参照して、従来の
保護回路の構成を説明する。図５は従来例１の保護回路
の構成を示す回路図、図６（ａ）及び（ｂ）は、それぞ
れ、従来例２の二つの例を示す回路図である。従来例１
の保護回路７０は、図５に示すように、逆方向のダイオ
ード７２を介して、ＦＥＴのゲート電極に接続するＶｇ
ｇを接地させるともに、逆方向のダイオード７４を介し
てＶｇｇをドレイン線Ｖｄｄに接続させた回路である。
【０００５】従来例２の第１の保護回路７６は、図６
（ａ）に示すように、順方向のｐｎ接合ダイオード７８
と逆方向のｎｐ接合ダイオード８０とを縦続接続させた
ダイオード列を介してＶｇｇを接地させたｐｎｐ型保護
回路である。従来例２の第２の保護回路８２は、図６
（ｂ）に示すように、逆方向のｎｐ接合ダイオード８４
と順方向のｐｎ接合ダイオード８６とを縦続接続させた
ダイオード列を介してＶｇｇを接地させたｎｐｎ型保護
回路である。
（ａ）に示すように、順方向のｐｎ接合ダイオード７８
と逆方向のｎｐ接合ダイオード８０とを縦続接続させた
ダイオード列を介してＶｇｇを接地させたｐｎｐ型保護
回路である。従来例２の第２の保護回路８２は、図６
（ｂ）に示すように、逆方向のｎｐ接合ダイオード８４
と順方向のｐｎ接合ダイオード８６とを縦続接続させた
ダイオード列を介してＶｇｇを接地させたｎｐｎ型保護
回路である。
【０００６】
【発明が解決しようとする課題】しかし、上述した従来
の保護回路は、それぞれ、以下に説明するような問題が
あった。高周波領域で動作させるＧａＡｓＭＥＳＦＥＴ
のような電界効果トランジスタでは、グランド線を大き
くすること、即ちグランド線を強化することにより、高
周波特性の低下、即ち高周波領域でのゲインの低下を防
いでいるが、従来例１の保護回路では、図５に示す構成
から判るように、バイアス調整用の端子、つまりゲート
端子とドレイン端子とを相互に近付けることが必要にな
る。この結果、ゲート端子とドレイン端子とを相互に近
付けることがパターンレイアウトに対する制約となっ
て、パターンレイアウト上で好ましくないという問題が
あった。また、従来例２の第１及び第２の保護回路で
は、所望の耐サージ性を確保できないという問題があっ
た。
の保護回路は、それぞれ、以下に説明するような問題が
あった。高周波領域で動作させるＧａＡｓＭＥＳＦＥＴ
のような電界効果トランジスタでは、グランド線を大き
くすること、即ちグランド線を強化することにより、高
周波特性の低下、即ち高周波領域でのゲインの低下を防
いでいるが、従来例１の保護回路では、図５に示す構成
から判るように、バイアス調整用の端子、つまりゲート
端子とドレイン端子とを相互に近付けることが必要にな
る。この結果、ゲート端子とドレイン端子とを相互に近
付けることがパターンレイアウトに対する制約となっ
て、パターンレイアウト上で好ましくないという問題が
あった。また、従来例２の第１及び第２の保護回路で
は、所望の耐サージ性を確保できないという問題があっ
た。
【０００７】ところで、化合物半導体基板上に化合物半
導体層の積層構造をエピタキシャル成長させてなる化合
物半導体系のＦＥＴの場合には、保護素子を形成するた
めに別途にチャネル濃度を調節するようなことはプロセ
ス上から出来ない。そのため、例えば、ＦＥＴのサージ
耐圧を向上させる際には、ＦＥＴのゲート、ドレイン間
の距離を長く設定することにより、サージ耐圧の向上を
図っている。このように、化合物半導体系のＦＥＴで
は、レイアウトを調整することにより、耐サージ性の向
上を図ること以外には、耐サージを向上させる方法がな
かった。
導体層の積層構造をエピタキシャル成長させてなる化合
物半導体系のＦＥＴの場合には、保護素子を形成するた
めに別途にチャネル濃度を調節するようなことはプロセ
ス上から出来ない。そのため、例えば、ＦＥＴのサージ
耐圧を向上させる際には、ＦＥＴのゲート、ドレイン間
の距離を長く設定することにより、サージ耐圧の向上を
図っている。このように、化合物半導体系のＦＥＴで
は、レイアウトを調整することにより、耐サージ性の向
上を図ること以外には、耐サージを向上させる方法がな
かった。
【０００８】しかし、近年、電源電圧の低下に伴い、Ｆ
ＥＴの所要のゲート・ドレイン間耐圧が小さくて済むよ
うにまって、ゲート・ドレイン間の距離は狭くなり、例
えば、ゲート・ドレイン間距離がレイアウトのデザイン
ルールの最小寸法にまで縮小されるようになっている。
このような場合、保護素子としてのダイオードのＤＣ耐
圧を更に小さくする必要があるにもかかわず、ＦＥＴの
パターンレイアウト上で、ダイオードの接合間距離を狭
めることが出来なくなってきた。一方、ショットキー電
極やｐｎ接合電極を例えばドーピング濃度の高い、つま
りキャリア濃度の高いｎ+ 領域に設けることにより、Ｄ
Ｃ耐圧を小さくすることができるものの、同時にリーク
電流が増加するといった問題があった。
ＥＴの所要のゲート・ドレイン間耐圧が小さくて済むよ
うにまって、ゲート・ドレイン間の距離は狭くなり、例
えば、ゲート・ドレイン間距離がレイアウトのデザイン
ルールの最小寸法にまで縮小されるようになっている。
このような場合、保護素子としてのダイオードのＤＣ耐
圧を更に小さくする必要があるにもかかわず、ＦＥＴの
パターンレイアウト上で、ダイオードの接合間距離を狭
めることが出来なくなってきた。一方、ショットキー電
極やｐｎ接合電極を例えばドーピング濃度の高い、つま
りキャリア濃度の高いｎ+ 領域に設けることにより、Ｄ
Ｃ耐圧を小さくすることができるものの、同時にリーク
電流が増加するといった問題があった。
【０００９】そこで、本発明の目的は、電界効果トラン
ジスタのパターンレイアウトを制約することなく、かつ
プロセス工程を増やすことなく作製できる構成の電界効
果トランジスタの保護回路を提供することである。
ジスタのパターンレイアウトを制約することなく、かつ
プロセス工程を増やすことなく作製できる構成の電界効
果トランジスタの保護回路を提供することである。
【００１０】
【課題を解決するための手段】本発明者は、上記目的を
達成するためには、電界効果トランジスタの保護回路、
特に バイアス調整回路の保護回路に対して必要な条件
は、次の３条件であると考えた。 （１）電源電圧が印加された状態で、保護回路のリーク
電流が少ないこと （２）バイアス調整回路の最初に設けられたトランジス
タ、ダイオードの耐圧よりも、耐圧が小さいこと、及び （３）対サージ耐圧が大きいこと、 これらの３条件を満足する電界効果トランジスタの保護
回路として、順方向のダイオードと逆方向のダイオード
とを並列に接続したダイオード・ユニットを有する保護
回路を着想し、研究を重ねて、本発明を発明するに到っ
た。
達成するためには、電界効果トランジスタの保護回路、
特に バイアス調整回路の保護回路に対して必要な条件
は、次の３条件であると考えた。 （１）電源電圧が印加された状態で、保護回路のリーク
電流が少ないこと （２）バイアス調整回路の最初に設けられたトランジス
タ、ダイオードの耐圧よりも、耐圧が小さいこと、及び （３）対サージ耐圧が大きいこと、 これらの３条件を満足する電界効果トランジスタの保護
回路として、順方向のダイオードと逆方向のダイオード
とを並列に接続したダイオード・ユニットを有する保護
回路を着想し、研究を重ねて、本発明を発明するに到っ
た。
【００１１】上記目的を達成するために、本発明に係る
電界効果トランジスタの保護回路は、電界効果トランジ
スタのゲート電極をサージ破壊から保護する保護回路で
あって、複数個の順方向の第１のダイオードを縦続接続
させた列と、逆方向の第２のダイオードとを並列接続さ
せてなるダイオード列を備え、ダイオード列を介して、
電界効果トランジスタのゲート電極を接地していること
を特徴としている。
電界効果トランジスタの保護回路は、電界効果トランジ
スタのゲート電極をサージ破壊から保護する保護回路で
あって、複数個の順方向の第１のダイオードを縦続接続
させた列と、逆方向の第２のダイオードとを並列接続さ
せてなるダイオード列を備え、ダイオード列を介して、
電界効果トランジスタのゲート電極を接地していること
を特徴としている。
【００１２】本発明では、ダイオード列内の第１のダイ
オード及び第２のダイオードの数は、任意であって、例
えば第１のダイオードが複数個で、第２のダイオードが
一つであっても良い。第１及び第２のダイオードが複数
個の場合には、第１及び第２のダイオードは、それぞ
れ、順次、縦続接続される。また、第１のダイオードが
複数個で、第２のダイオードが第１のダイオードと同じ
数であっても良い。本発明では、ダイオード一つ一つの
リーク電流が大きいものの、ダイオードを複数個、例え
ば２個のダイオードを縦続接続することにより、一つの
ダイオードに印加される電圧が、保護素子として一つの
ダイオードしか有しない場合にダイオードに印加される
電圧の半分になり、リーク電流を抑えることができる。
オード及び第２のダイオードの数は、任意であって、例
えば第１のダイオードが複数個で、第２のダイオードが
一つであっても良い。第１及び第２のダイオードが複数
個の場合には、第１及び第２のダイオードは、それぞ
れ、順次、縦続接続される。また、第１のダイオードが
複数個で、第２のダイオードが第１のダイオードと同じ
数であっても良い。本発明では、ダイオード一つ一つの
リーク電流が大きいものの、ダイオードを複数個、例え
ば２個のダイオードを縦続接続することにより、一つの
ダイオードに印加される電圧が、保護素子として一つの
ダイオードしか有しない場合にダイオードに印加される
電圧の半分になり、リーク電流を抑えることができる。
【００１３】本発明では、保護回路のリーク電流が、電
界効果トランジスタに要求されるゲート電極の最大定格
のリーク電流値以下になるように、ダイオード列の順方
向の第１のダイオードの数が定められている。即ち、順
方向の第１のダイオードの数は、上述のようにして定め
られた数以上であれば良い。換言すれば、ゲート電極の
最大定格のリーク電流値が小さいときには、第１のダイ
オードの数を増やし、逆にゲート電極の最大定格のリー
ク電流値が大きいときには、第１のダイオードの数を減
らす。本発明の保護回路のリーク電流が小さくなるの
で、保護回路を付設した回路全体としての消費電力を抑
えることができる。
界効果トランジスタに要求されるゲート電極の最大定格
のリーク電流値以下になるように、ダイオード列の順方
向の第１のダイオードの数が定められている。即ち、順
方向の第１のダイオードの数は、上述のようにして定め
られた数以上であれば良い。換言すれば、ゲート電極の
最大定格のリーク電流値が小さいときには、第１のダイ
オードの数を増やし、逆にゲート電極の最大定格のリー
ク電流値が大きいときには、第１のダイオードの数を減
らす。本発明の保護回路のリーク電流が小さくなるの
で、保護回路を付設した回路全体としての消費電力を抑
えることができる。
【００１４】本発明の好適な実施態様では、ダイオード
列のダイオードは、ドーピング濃度の高いｎ型領域上に
設けられたショットキー電極として、ドーピング濃度の
高いｎ型領域とｐｎ接合する電極として形成されてい
る。
列のダイオードは、ドーピング濃度の高いｎ型領域上に
設けられたショットキー電極として、ドーピング濃度の
高いｎ型領域とｐｎ接合する電極として形成されてい
る。
【００１５】本発明の更に好適な実施態様では、電界効
果トランジスタが、接合型電界効果トランジスタ（ＪＦ
ＥＴ）、ショットキーバリアゲート型電界効果トランジ
スタ（ＭＥＳＦＥＴ）、及びヘテロ接合型電界効果トラ
ンジスタ（ＨＦＥＴ）のいずれかであって、ダイオード
が、化合物半導体の基板上の電界効果トランジスタと一
体的に形成された化合物半導体素子として構成されてい
る。これにより、化合物半導体基板上に作成されるバイ
アス調整回路に対する保護回路を、プロセス工程を増や
すことなく、また、バイアス調整回路のパターンレイア
ウトを制約することなく、形成することができる。
果トランジスタが、接合型電界効果トランジスタ（ＪＦ
ＥＴ）、ショットキーバリアゲート型電界効果トランジ
スタ（ＭＥＳＦＥＴ）、及びヘテロ接合型電界効果トラ
ンジスタ（ＨＦＥＴ）のいずれかであって、ダイオード
が、化合物半導体の基板上の電界効果トランジスタと一
体的に形成された化合物半導体素子として構成されてい
る。これにより、化合物半導体基板上に作成されるバイ
アス調整回路に対する保護回路を、プロセス工程を増や
すことなく、また、バイアス調整回路のパターンレイア
ウトを制約することなく、形成することができる。
【００１６】本発明に係る電界効果トランジスタの保護
回路は、電界効果トランジスタの種類に制約なく適用で
きる。特に、携帯電話、ＰＨＳ、高周波を扱うシステム
に搭載した電子機器等で多用されるパワーアンプ、アン
テナスイッチ、ローノイズアンプ、ミキサー等の回路に
設けられた化合物半導体系の電界効果トランジスタの保
護回路として最適である。
回路は、電界効果トランジスタの種類に制約なく適用で
きる。特に、携帯電話、ＰＨＳ、高周波を扱うシステム
に搭載した電子機器等で多用されるパワーアンプ、アン
テナスイッチ、ローノイズアンプ、ミキサー等の回路に
設けられた化合物半導体系の電界効果トランジスタの保
護回路として最適である。
【００１７】
【発明の実施の形態】以下に、添付図面を参照して、実
施形態例に基づいて本発明をより詳細に説明する。実施形態例１ 本実施形態例は、本発明に係る電界効果トランジスタの
保護回路の実施形態の一例であって、図１は本実施形態
例の電界効果トランジスタの保護回路の回路図及び図２
は保護回路を構成するダイオードの構造を示す断面図で
ある。本実施形態例の電界効果トランジスタの保護回路
１０は、図１に示すように、ＭＭＩＣ（モノリシック・
マイクロＩＣ）に設けられたショットキーゲートＨＦＥ
Ｔの保護回路であって、縦続接続させた５個の順方向の
ダイオード１２からなるダイオード列１４と、１個の逆
方向のダイオード１６とを並列接続した回路であって、
ＨＦＥＴのゲート電極に接続されたゲート線Ｖｇｇは、
保護回路１０を介して接地されている。
施形態例に基づいて本発明をより詳細に説明する。実施形態例１ 本実施形態例は、本発明に係る電界効果トランジスタの
保護回路の実施形態の一例であって、図１は本実施形態
例の電界効果トランジスタの保護回路の回路図及び図２
は保護回路を構成するダイオードの構造を示す断面図で
ある。本実施形態例の電界効果トランジスタの保護回路
１０は、図１に示すように、ＭＭＩＣ（モノリシック・
マイクロＩＣ）に設けられたショットキーゲートＨＦＥ
Ｔの保護回路であって、縦続接続させた５個の順方向の
ダイオード１２からなるダイオード列１４と、１個の逆
方向のダイオード１６とを並列接続した回路であって、
ＨＦＥＴのゲート電極に接続されたゲート線Ｖｇｇは、
保護回路１０を介して接地されている。
【００１８】本実施形態例の保護回路１０を構成するダ
イオード１２、１６は、ゲート電極をサージ破壊から保
護すべきショットキーゲートＨＦＥＴと一体的に形成さ
れたダイオードであって、図２に示すように、ＧａＡｓ
基板１８上に成膜されたｎ+−ＧａＡｓキャップ層２０
と、ｎ+ −ＧａＡｓキャップ層２０上に形成されたショ
ットキー電極２２とからなるショットキーバリア・ダイ
オードとして構成されている。ｎ+ −ＧａＡｓキャップ
層２０は、アイソレーション領域（素子分離領域）２４
によって相互に分離された素子形成領域２６に設けら
れ、ｎ型ドーピング濃度、即ちｎ型のキャリア濃度が高
い、望ましくは、２×１０18ｃｍ-3以上のキャリア濃度
の層である。
イオード１２、１６は、ゲート電極をサージ破壊から保
護すべきショットキーゲートＨＦＥＴと一体的に形成さ
れたダイオードであって、図２に示すように、ＧａＡｓ
基板１８上に成膜されたｎ+−ＧａＡｓキャップ層２０
と、ｎ+ −ＧａＡｓキャップ層２０上に形成されたショ
ットキー電極２２とからなるショットキーバリア・ダイ
オードとして構成されている。ｎ+ −ＧａＡｓキャップ
層２０は、アイソレーション領域（素子分離領域）２４
によって相互に分離された素子形成領域２６に設けら
れ、ｎ型ドーピング濃度、即ちｎ型のキャリア濃度が高
い、望ましくは、２×１０18ｃｍ-3以上のキャリア濃度
の層である。
【００１９】ショットキー電極２２は、ＷＮ（窒化タン
グステン）などの高融点金属又はＴｉ／Ｐｔ／Ａｕなど
の積層金属膜としてｎ+ −ＧａＡｓキャップ層２０上に
形成され、絶縁膜２８によって相互に絶縁されている。
ダイオード１２とダイオード１６のショットキー電極２
２は、ＡｕやＡｌなどの配線材料からなる配線３０によ
って、相互に接続されている。
グステン）などの高融点金属又はＴｉ／Ｐｔ／Ａｕなど
の積層金属膜としてｎ+ −ＧａＡｓキャップ層２０上に
形成され、絶縁膜２８によって相互に絶縁されている。
ダイオード１２とダイオード１６のショットキー電極２
２は、ＡｕやＡｌなどの配線材料からなる配線３０によ
って、相互に接続されている。
【００２０】ダイオード列１４を構成する、順方向のダ
イオード１２の数は、Ｖｇｇの電圧によって決められ
る。つまり、バイアス調整端子に入力される電圧（Ｖｇ
ｇの電圧）が印加された状態で、保護回路１０に電流が
流れないような数のダイオード１２が直列に縦続接続さ
れている。例えば、単純なＨＥＭＴの場合に、ショット
キーバリア・ダイオードの立上がり電圧が０．８Ｖ程
度、Ｖｇｇの電圧が３ＶのＤＣ電圧であるとき、順方向
の縦積みダイオード１２の数は４個以上、逆方向に繋げ
るダイオードを１個にすることで、保護回路１０の役割
が果たされる。立ち上がり電圧０．８Ｖのショットキー
バリア・ダイオードを４個直列に縦続接続させることに
より、順方向の立ち上がり電圧は３．２Ｖとなるので、
Ｖｇｇの３Ｖ電源電圧が印加された状態でのリーク電流
は、極めて僅かである。バイアス調整端子にプラスのサ
ージ電圧が印加され、保護回路１０に対する印加電圧が
３．２Ｖに達したとき、保護回路１０のショットキーバ
リア・ダイオードに順方向電流が流れ始め、バイアス調
整回路に過大電流が流れるのを防止することができる。
また、マイナスのサージ電圧がバイアス調整端子に印加
されたときには、−０．８Ｖの印加電圧で逆方向に接続
されたダイオード１６に電流が流れ、バイアス調整回路
に過大電流が流れるのを防止することができる。
イオード１２の数は、Ｖｇｇの電圧によって決められ
る。つまり、バイアス調整端子に入力される電圧（Ｖｇ
ｇの電圧）が印加された状態で、保護回路１０に電流が
流れないような数のダイオード１２が直列に縦続接続さ
れている。例えば、単純なＨＥＭＴの場合に、ショット
キーバリア・ダイオードの立上がり電圧が０．８Ｖ程
度、Ｖｇｇの電圧が３ＶのＤＣ電圧であるとき、順方向
の縦積みダイオード１２の数は４個以上、逆方向に繋げ
るダイオードを１個にすることで、保護回路１０の役割
が果たされる。立ち上がり電圧０．８Ｖのショットキー
バリア・ダイオードを４個直列に縦続接続させることに
より、順方向の立ち上がり電圧は３．２Ｖとなるので、
Ｖｇｇの３Ｖ電源電圧が印加された状態でのリーク電流
は、極めて僅かである。バイアス調整端子にプラスのサ
ージ電圧が印加され、保護回路１０に対する印加電圧が
３．２Ｖに達したとき、保護回路１０のショットキーバ
リア・ダイオードに順方向電流が流れ始め、バイアス調
整回路に過大電流が流れるのを防止することができる。
また、マイナスのサージ電圧がバイアス調整端子に印加
されたときには、−０．８Ｖの印加電圧で逆方向に接続
されたダイオード１６に電流が流れ、バイアス調整回路
に過大電流が流れるのを防止することができる。
【００２１】本実施形態例の保護回路１０を作製するに
は、ＭＭＩＣを構成するショットキーゲートＨＦＥＴを
作製する工程と同じ工程で、ＧａＡｓ基板１８上にｎ+
−ＧａＡｓキャップ層２０をエピタキシャル成長させ、
次いでアイソレーション領域２４によって素子形成領域
２６を相互に素子分離する。次いで、成長させたｎ+ −
ＧａＡｓキャップ層２０をエッチングすることなく、ｎ
+ −ＧａＡｓキャップ層２０上にスパッタ法等によって
ショットキーゲートＨＦＥＴのゲート電極と同じ金属材
料を使ってショットキー電極２２を形成する。電極材料
として、例えばスパッタ法によってＷＮ（窒化タングス
テン）などの高融点金属を堆積させたり、或いは電子銃
蒸着法（ｅ−ｇｕｎ蒸着法）によってＴｉ／Ｐｔ／Ａｕ
などの積層金属膜を形成しても良い。次いで、ショット
キー電極２２同士をＡｕやＡｌなどの配線材料からなる
配線３０で接続する。
は、ＭＭＩＣを構成するショットキーゲートＨＦＥＴを
作製する工程と同じ工程で、ＧａＡｓ基板１８上にｎ+
−ＧａＡｓキャップ層２０をエピタキシャル成長させ、
次いでアイソレーション領域２４によって素子形成領域
２６を相互に素子分離する。次いで、成長させたｎ+ −
ＧａＡｓキャップ層２０をエッチングすることなく、ｎ
+ −ＧａＡｓキャップ層２０上にスパッタ法等によって
ショットキーゲートＨＦＥＴのゲート電極と同じ金属材
料を使ってショットキー電極２２を形成する。電極材料
として、例えばスパッタ法によってＷＮ（窒化タングス
テン）などの高融点金属を堆積させたり、或いは電子銃
蒸着法（ｅ−ｇｕｎ蒸着法）によってＴｉ／Ｐｔ／Ａｕ
などの積層金属膜を形成しても良い。次いで、ショット
キー電極２２同士をＡｕやＡｌなどの配線材料からなる
配線３０で接続する。
【００２２】実施形態例２ 本実施形態例は、本発明に係る電界効果トランジスタの
保護回路の実施形態の別の例であって、本実施形態例の
電界効果トランジスタの保護回路は、保護素子として、
ショットキー・バリア・ダイオードに代えてｐｎ接合ダ
イオードを用いていることを除いて、実施形態例１と同
じ構成を備えている。ヘテロ接合を有するＦＥＴ（ＨＦ
ＥＴ）には、例えば、特開平１１−１５０２６４号公報
（特願平９−２４９２１７）に示されるようなデバイス
がある。ここで、図３を参照して、前掲公報に開示され
ているＨＦＥＴの構成を説明する。図３は、ＨＦＥＴの
構成を示す断面図である。本例のＨＦＥＴ４０は、図３
に示すように、ＧａＡｓ基板４２上に、順次、成膜され
たバッファ層４４、ＡｌＧａＡｓからなる第２の障壁層
４６、ＩｎＧａＡｓからなるチャネル層４８、及び、Ａ
ｌＧａＡｓからなる第１の障壁層５０の積層構造を有す
る。
保護回路の実施形態の別の例であって、本実施形態例の
電界効果トランジスタの保護回路は、保護素子として、
ショットキー・バリア・ダイオードに代えてｐｎ接合ダ
イオードを用いていることを除いて、実施形態例１と同
じ構成を備えている。ヘテロ接合を有するＦＥＴ（ＨＦ
ＥＴ）には、例えば、特開平１１−１５０２６４号公報
（特願平９−２４９２１７）に示されるようなデバイス
がある。ここで、図３を参照して、前掲公報に開示され
ているＨＦＥＴの構成を説明する。図３は、ＨＦＥＴの
構成を示す断面図である。本例のＨＦＥＴ４０は、図３
に示すように、ＧａＡｓ基板４２上に、順次、成膜され
たバッファ層４４、ＡｌＧａＡｓからなる第２の障壁層
４６、ＩｎＧａＡｓからなるチャネル層４８、及び、Ａ
ｌＧａＡｓからなる第１の障壁層５０の積層構造を有す
る。
【００２３】第１の障壁層５０は、ｎ型不純物を含むキ
ャリア供給領域５０ａと、不純物を含まない高抵抗領域
５０ｂと、ｐ型不純物を含むｐ型低抵抗領域５０ｃとか
ら構成されている。ｐ型低抵抗領域５０ｃは、不純物の
拡散により高抵抗領域５０ｂに埋め込まれたゲート電極
５２に接して形成されている。図３中、５４及び５６
は、それぞれ、ソース電極及びドレイン電極である。上
述のＨＦＥＴ４０は、ｎ+ 層５０ｂにｐ型不純物を拡散
した構造５０ｃを備えている。ｐ型不純物の拡散深さ
が、ｎ+ 層５０ｂの厚さ以上であっても、ｎ+層の厚さ
以下であってもかまわない。
ャリア供給領域５０ａと、不純物を含まない高抵抗領域
５０ｂと、ｐ型不純物を含むｐ型低抵抗領域５０ｃとか
ら構成されている。ｐ型低抵抗領域５０ｃは、不純物の
拡散により高抵抗領域５０ｂに埋め込まれたゲート電極
５２に接して形成されている。図３中、５４及び５６
は、それぞれ、ソース電極及びドレイン電極である。上
述のＨＦＥＴ４０は、ｎ+ 層５０ｂにｐ型不純物を拡散
した構造５０ｃを備えている。ｐ型不純物の拡散深さ
が、ｎ+ 層５０ｂの厚さ以上であっても、ｎ+層の厚さ
以下であってもかまわない。
【００２４】本実施形態例では、ｐｎ接合ダイオード
は、ｎ+ 層５０ｂとｐ型低抵抗領域５０ｃとで構成され
る。上述のＨＦＥＴ４０の保護回路としては、ショット
キーバリア・ダイオードを用いるよりも、本実施形態例
のように、ｐｎ接合ダイオード又はｐｉｎダイオードを
用いた方が、ダイオードの立上がり電圧が大きいので、
直列に繋ぐダイオードの数を少なくすることができる。
本実施形態例で保護素子として用いたｐｎ接合ダイオー
ドの作用は、実施形態例１のショットキー・バリア・ダ
イオードと同じである。
は、ｎ+ 層５０ｂとｐ型低抵抗領域５０ｃとで構成され
る。上述のＨＦＥＴ４０の保護回路としては、ショット
キーバリア・ダイオードを用いるよりも、本実施形態例
のように、ｐｎ接合ダイオード又はｐｉｎダイオードを
用いた方が、ダイオードの立上がり電圧が大きいので、
直列に繋ぐダイオードの数を少なくすることができる。
本実施形態例で保護素子として用いたｐｎ接合ダイオー
ドの作用は、実施形態例１のショットキー・バリア・ダ
イオードと同じである。
【００２５】実施形態例３ 本実施形態例は、本発明に係る保護回路をＲＦ（高周波
信号）の入力端子に適用した実施形態の一例であって、
図４は本実施形態例の保護回路の回路図である。本実施
形態例の保護回路６０は、図４に示すように、縦続接続
させた５個の順方向のダイオード６２からなるダイオー
ド列６４と、縦続接続させた５個の逆方向のダイオード
６６からなるダイオード列６８とを並列接続した回路で
あって、ＨＦＥＴのゲート電極に接続されたゲート線Ｖ
ｇｇは、保護回路６０を介して接地されている。本実施
形態例の保護回路６０は、逆方向にも充分なＤＣ耐圧を
必要としているので、逆方向にも５個のダイオード６６
を直列に接続している。これにより、順方向、逆方向と
もに十分なＤＣ耐圧を確保することができる。
信号）の入力端子に適用した実施形態の一例であって、
図４は本実施形態例の保護回路の回路図である。本実施
形態例の保護回路６０は、図４に示すように、縦続接続
させた５個の順方向のダイオード６２からなるダイオー
ド列６４と、縦続接続させた５個の逆方向のダイオード
６６からなるダイオード列６８とを並列接続した回路で
あって、ＨＦＥＴのゲート電極に接続されたゲート線Ｖ
ｇｇは、保護回路６０を介して接地されている。本実施
形態例の保護回路６０は、逆方向にも充分なＤＣ耐圧を
必要としているので、逆方向にも５個のダイオード６６
を直列に接続している。これにより、順方向、逆方向と
もに十分なＤＣ耐圧を確保することができる。
【００２６】
【発明の効果】本発明によれば、複数個の順方向の第１
のダイオードの列と、逆方向の第２のダイオードとを並
列接続させたダイオード列を備え、ダイオード列を介し
て、電界効果トランジスタのゲート電極を接地すること
により、電界効果トランジスタのパターンレイアウトを
制約することなく、電界効果トランジスタの保護回路を
形成することができる。また、本発明に係る保護回路の
リーク電流は従来に比べて小さいので、保護回路を付設
した電界効果トランジスタ全体の消費電力を抑制するこ
とができる。また、本発明に係る保護回路は、化合物半
導体のエピタキシャル基板上に電界効果トランジスタと
一体的に形成された化合物半導体素子として構成し、電
界効果トランジスタの形成と同時に保護回路を形成する
ことができるので、保護回路を形成するために、別途、
プロセス工程が必要になるようなことがない。
のダイオードの列と、逆方向の第２のダイオードとを並
列接続させたダイオード列を備え、ダイオード列を介し
て、電界効果トランジスタのゲート電極を接地すること
により、電界効果トランジスタのパターンレイアウトを
制約することなく、電界効果トランジスタの保護回路を
形成することができる。また、本発明に係る保護回路の
リーク電流は従来に比べて小さいので、保護回路を付設
した電界効果トランジスタ全体の消費電力を抑制するこ
とができる。また、本発明に係る保護回路は、化合物半
導体のエピタキシャル基板上に電界効果トランジスタと
一体的に形成された化合物半導体素子として構成し、電
界効果トランジスタの形成と同時に保護回路を形成する
ことができるので、保護回路を形成するために、別途、
プロセス工程が必要になるようなことがない。
【図１】実施形態例１の電界効果トランジスタの保護回
路の回路図である。
路の回路図である。
【図２】保護回路を構成するダイオードの構造を示す断
面図である。
面図である。
【図３】ＨＦＥＴの構成を示す断面図である。
【図４】実施形態例３の電界効果トランジスタの保護回
路の回路図である。
路の回路図である。
【図５】従来例１の保護回路の構成を示す回路図であ
る。
る。
【図６】図６（ａ）及び（ｂ）は、ぞれぞれ、従来例２
の二つの例を示す回路図である。
の二つの例を示す回路図である。
１０……実施形態例１の電界効果トランジスタの保護回
路、１２……順方向のダイオード、１４……ダイオード
列、１６……逆方向のダイオード、１８……ＧａＡｓ基
板、２０……ｎ+ −ＧａＡｓキャップ層、２２……ショ
ットキー電極、２４……アイソレーション領域、２６…
…素子形成領域、２８……絶縁膜、３０……配線、４０
……ＨＦＥＴの一例、４２……ＧａＡｓ基板、４４……
バッファ層、４６……ＡｌＧａＡｓからなる第２の障壁
層、４８……ＩｎＧａＡｓからなるチャネル層、５０…
…ＡｌＧａＡｓからなる第１の障壁層、５０ａ……ｎ型
不純物を含むキャリア供給領域、５０ｂ……不純物を含
まない高抵抗領域、５０ｃ……ｐ型不純物を含むｐ型低
抵抗領域、５２……ゲート電極、５４……ソース電極、
５６……ドレイン電極、６０……実施形態例３の電界効
果トランジスタの保護回路、６２……順方向のダイオー
ド、６４……ダイオード列、６６……逆方向のダイオー
ド、６８……ダイオード列、７０……従来例１の保護回
路、７２……逆方向のダイオード、７４……順方向のダ
イオード、７６……従来例２の第１の保護回路、７８…
…順方向のダイオード、８０……逆方向のダイオード、
８２……従来例２の第２の保護回路、８４……逆方向の
ダイオード、８６……順方向のダイオード。
路、１２……順方向のダイオード、１４……ダイオード
列、１６……逆方向のダイオード、１８……ＧａＡｓ基
板、２０……ｎ+ −ＧａＡｓキャップ層、２２……ショ
ットキー電極、２４……アイソレーション領域、２６…
…素子形成領域、２８……絶縁膜、３０……配線、４０
……ＨＦＥＴの一例、４２……ＧａＡｓ基板、４４……
バッファ層、４６……ＡｌＧａＡｓからなる第２の障壁
層、４８……ＩｎＧａＡｓからなるチャネル層、５０…
…ＡｌＧａＡｓからなる第１の障壁層、５０ａ……ｎ型
不純物を含むキャリア供給領域、５０ｂ……不純物を含
まない高抵抗領域、５０ｃ……ｐ型不純物を含むｐ型低
抵抗領域、５２……ゲート電極、５４……ソース電極、
５６……ドレイン電極、６０……実施形態例３の電界効
果トランジスタの保護回路、６２……順方向のダイオー
ド、６４……ダイオード列、６６……逆方向のダイオー
ド、６８……ダイオード列、７０……従来例１の保護回
路、７２……逆方向のダイオード、７４……順方向のダ
イオード、７６……従来例２の第１の保護回路、７８…
…順方向のダイオード、８０……逆方向のダイオード、
８２……従来例２の第２の保護回路、８４……逆方向の
ダイオード、８６……順方向のダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/778
Claims (4)
- 【請求項１】 電界効果トランジスタのゲート電極をサ
ージ破壊から保護する保護回路であって、 複数個の順方向の第１のダイオードを縦続接続させた列
と、逆方向の第２のダイオードとを並列接続させてなる
ダイオード列を備え、 ダイオード列を介して、電界効果トランジスタのゲート
電極を接地していることを特徴とする電界効果トランジ
スタの保護回路。 - 【請求項２】 ダイオード列のダイオードは、ドーピン
グ濃度の高いｎ+ 型層とｎ+ 型層上に設けられたショッ
トキー電極とからなるショットキーバリア・ダイオード
として、又はドーピング濃度の高いｎ+ 型層とｐｎ接合
するｐｎ接合ダイオードとして形成されていることを特
徴とする請求項１に記載の電界効果トランジスタの保護
回路。 - 【請求項３】 保護回路のリーク電流が、電界効果トラ
ンジスタに要求されるゲート電極の最大定格のリーク電
流値以下になるように、ダイオード列の順方向の第１の
ダイオードの数が定められていることを特徴とする請求
項１に記載の電界効果トランジスタの保護回路。 - 【請求項４】 電界効果トランジスタが、接合型電界効
果トランジスタ、ショットキーバリアゲート型電界効果
トランジスタ、及びヘテロ接合型電界効果トランジスタ
のいずれかであって、 ダイオードが、化合物半導体の基板上に電界効果トラン
ジスタと一体的に形成された化合物半導体素子として構
成されていることを特徴とする請求項１に記載の電界効
果トランジスタの保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000150349A JP2001332567A (ja) | 2000-05-22 | 2000-05-22 | 電界効果トランジスタの保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000150349A JP2001332567A (ja) | 2000-05-22 | 2000-05-22 | 電界効果トランジスタの保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001332567A true JP2001332567A (ja) | 2001-11-30 |
Family
ID=18656077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000150349A Pending JP2001332567A (ja) | 2000-05-22 | 2000-05-22 | 電界効果トランジスタの保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001332567A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032582A (ja) * | 2004-07-15 | 2006-02-02 | Sony Corp | 保護ダイオード及びその製造方法、並びに化合物半導体装置 |
| JP2007059882A (ja) * | 2005-07-28 | 2007-03-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2007266475A (ja) * | 2006-03-29 | 2007-10-11 | Furukawa Electric Co Ltd:The | 半導体装置及び電力変換装置 |
| JP2009260305A (ja) * | 2008-03-21 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | 光電変換装置 |
| WO2010038600A1 (en) * | 2008-10-03 | 2010-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011165749A (ja) * | 2010-02-05 | 2011-08-25 | Panasonic Corp | 半導体装置 |
| JP2011211096A (ja) * | 2010-03-30 | 2011-10-20 | Advanced Power Device Research Association | 半導体装置 |
| JP2014158042A (ja) * | 2014-04-21 | 2014-08-28 | Mitsubishi Electric Corp | 保護回路 |
| JP2015213140A (ja) * | 2014-05-07 | 2015-11-26 | 日本アンテナ株式会社 | 入力保護回路 |
| JP2016103782A (ja) * | 2014-11-28 | 2016-06-02 | 三菱電機株式会社 | Ｅｓｄ保護回路及びｒｆスイッチ |
| DE102017200557A1 (de) | 2016-02-09 | 2017-08-10 | Mitsubishi Electric Corporation | Feldeffekttransistor mit Schutzdioden |
| CN111192874A (zh) * | 2020-01-13 | 2020-05-22 | 王磊 | 一种复合结构的GaN功率器件 |
| CN112259605A (zh) * | 2020-10-22 | 2021-01-22 | 东南大学 | 一种耐瞬时电流冲击的异质结半导体器件 |
| KR102311307B1 (ko) * | 2020-09-29 | 2021-10-12 | 한국전기연구원 | Rf 안테나용 emp 방호 장치 |
| WO2024062789A1 (ja) * | 2022-09-20 | 2024-03-28 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、半導体装置の製造方法、半導体モジュール及び電子機器 |
-
2000
- 2000-05-22 JP JP2000150349A patent/JP2001332567A/ja active Pending
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032582A (ja) * | 2004-07-15 | 2006-02-02 | Sony Corp | 保護ダイオード及びその製造方法、並びに化合物半導体装置 |
| JP2007059882A (ja) * | 2005-07-28 | 2007-03-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2007266475A (ja) * | 2006-03-29 | 2007-10-11 | Furukawa Electric Co Ltd:The | 半導体装置及び電力変換装置 |
| JP2009260305A (ja) * | 2008-03-21 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | 光電変換装置 |
| US8779348B2 (en) | 2008-03-21 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising photodiode and transistor circuit |
| WO2010038600A1 (en) * | 2008-10-03 | 2010-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8181882B2 (en) | 2008-10-03 | 2012-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011165749A (ja) * | 2010-02-05 | 2011-08-25 | Panasonic Corp | 半導体装置 |
| JP2011211096A (ja) * | 2010-03-30 | 2011-10-20 | Advanced Power Device Research Association | 半導体装置 |
| JP2014158042A (ja) * | 2014-04-21 | 2014-08-28 | Mitsubishi Electric Corp | 保護回路 |
| JP2015213140A (ja) * | 2014-05-07 | 2015-11-26 | 日本アンテナ株式会社 | 入力保護回路 |
| JP2016103782A (ja) * | 2014-11-28 | 2016-06-02 | 三菱電機株式会社 | Ｅｓｄ保護回路及びｒｆスイッチ |
| US9685949B2 (en) | 2014-11-28 | 2017-06-20 | Mitsubishi Electric Corporation | ESD protection circuit and RF switch |
| DE102017200557A1 (de) | 2016-02-09 | 2017-08-10 | Mitsubishi Electric Corporation | Feldeffekttransistor mit Schutzdioden |
| KR20180089889A (ko) | 2016-02-09 | 2018-08-09 | 미쓰비시덴키 가부시키가이샤 | 보호 다이오드 부착 전계 효과 트랜지스터 |
| KR101903272B1 (ko) * | 2016-02-09 | 2018-10-01 | 미쓰비시덴키 가부시키가이샤 | 보호 다이오드 부착 전계 효과 트랜지스터 |
| US10438942B2 (en) | 2016-02-09 | 2019-10-08 | Mitsubishi Electric Corporation | Field-effect transistor with protection diodes |
| DE102017200557B4 (de) * | 2016-02-09 | 2021-04-15 | Mitsubishi Electric Corporation | Feldeffekttransistor mit Schutzdioden |
| CN111192874A (zh) * | 2020-01-13 | 2020-05-22 | 王磊 | 一种复合结构的GaN功率器件 |
| KR102311307B1 (ko) * | 2020-09-29 | 2021-10-12 | 한국전기연구원 | Rf 안테나용 emp 방호 장치 |
| CN112259605A (zh) * | 2020-10-22 | 2021-01-22 | 东南大学 | 一种耐瞬时电流冲击的异质结半导体器件 |
| CN112259605B (zh) * | 2020-10-22 | 2022-08-23 | 东南大学 | 一种耐瞬时电流冲击的异质结半导体器件 |
| WO2024062789A1 (ja) * | 2022-09-20 | 2024-03-28 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、半導体装置の製造方法、半導体モジュール及び電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9685432B2 (en) | Compact electrostatic discharge (ESD) protection structure | |
| US7514727B2 (en) | Active element and switching circuit device | |
| JP6597357B2 (ja) | 保護ダイオード付き電界効果トランジスタ | |
| CN102265403B (zh) | 包括具有隔离沟道的增强型和耗尽型fet的双极性/双fet结构 | |
| US5250826A (en) | Planar HBT-FET Device | |
| US7358788B2 (en) | Compound semiconductor switching circuit device | |
| JP2001332567A (ja) | 電界効果トランジスタの保護回路 | |
| JP2002050640A (ja) | 電界効果トランジスタの保護回路及び半導体装置 | |
| JP3325396B2 (ja) | 半導体集積回路 | |
| US7339210B2 (en) | Compound semiconductor switching circuit device | |
| US5670804A (en) | PN-junction gate FET | |
| US4245231A (en) | Combination capacitor and transistor structure for use in monolithic circuits | |
| US6200838B1 (en) | Compound semiconductor device and method of manufacturing the same | |
| KR100794151B1 (ko) | 전계 효과 트랜지스터의 보호 회로 및 반도체 장치 | |
| JP2006278544A (ja) | 能動素子およびその製造方法 | |
| Wakejima et al. | High power density and low distortion InGaP channel FETs with field-modulating plate | |
| JP2007194412A (ja) | 能動素子およびスイッチ回路装置 | |
| JP2762919B2 (ja) | 半導体素子 | |
| US6998920B2 (en) | Monolithically fabricated HBT amplification stage with current limiting FET | |
| JP5415715B2 (ja) | 半導体装置の製造方法 | |
| JP2001144097A (ja) | 半導体装置 | |
| US8076188B2 (en) | Method of manufacturing a semiconductor device | |
| JPS6314508B2 (ja) | ||
| KR100778355B1 (ko) | 캐스코드 접속회로 | |
| JP2004128263A (ja) | Ｐｉｎダイオードとその製造方法 |