JP2002050640A - 電界効果トランジスタの保護回路及び半導体装置 - Google Patents
電界効果トランジスタの保護回路及び半導体装置Info
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
Abstract
(57)【要約】
【課題】 パターンレイアウトに対する制約及びプロセ
ス工程を増やすことなく作製できる構成の電界効果トラ
ンジスタの保護回路を提供する。 【解決手段】 本電界効果トランジスタの保護回路１０
は、ショットキーゲートＨＦＥＴの保護回路であって、
順方向のダイオード１２と逆方向のダイオード１４とを
縦続接続させたダイオード・ユニット１６の２組を直列
に接続した回路であって、ＨＦＥＴのゲート電極に接続
されたゲート線Ｖｇｇは、保護回路１０を介して接地さ
れている。ダイオード１２、１４は、サージ破壊から保
護するショットキーゲートＨＦＥＴと一体的に形成され
たダイオードであって、ＧａＡｓ基板上に成膜されたｎ
+ −ＧａＡｓキャップ層と、ｎ+ −ＧａＡｓキャップ層
上に形成されたショットキー電極とからなるショットキ
ーバリア・ダイオードとして構成されている。
ス工程を増やすことなく作製できる構成の電界効果トラ
ンジスタの保護回路を提供する。 【解決手段】 本電界効果トランジスタの保護回路１０
は、ショットキーゲートＨＦＥＴの保護回路であって、
順方向のダイオード１２と逆方向のダイオード１４とを
縦続接続させたダイオード・ユニット１６の２組を直列
に接続した回路であって、ＨＦＥＴのゲート電極に接続
されたゲート線Ｖｇｇは、保護回路１０を介して接地さ
れている。ダイオード１２、１４は、サージ破壊から保
護するショットキーゲートＨＦＥＴと一体的に形成され
たダイオードであって、ＧａＡｓ基板上に成膜されたｎ
+ −ＧａＡｓキャップ層と、ｎ+ −ＧａＡｓキャップ層
上に形成されたショットキー電極とからなるショットキ
ーバリア・ダイオードとして構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの保護回路、及び保護回路を備えた半導体装置に関
し、更に詳細には、電界効果トランジスタ、特にＪＦＥ
Ｔ、ＭＥＳＦＥＴ、ＨＦＥＴ等のゲート電極やドレイン
電極をサージ破壊から保護し、ＦＥＴの耐サージ性を高
める保護回路であって、所要プロセス工程数を少なくす
るために、ＦＥＴと一体的に形成されたダイオードを保
護素子とする、ＦＥＴの保護回路、及びそのような保護
回路を備えた半導体装置に関するものである。
スタの保護回路、及び保護回路を備えた半導体装置に関
し、更に詳細には、電界効果トランジスタ、特にＪＦＥ
Ｔ、ＭＥＳＦＥＴ、ＨＦＥＴ等のゲート電極やドレイン
電極をサージ破壊から保護し、ＦＥＴの耐サージ性を高
める保護回路であって、所要プロセス工程数を少なくす
るために、ＦＥＴと一体的に形成されたダイオードを保
護素子とする、ＦＥＴの保護回路、及びそのような保護
回路を備えた半導体装置に関するものである。
【０００２】
【従来の技術】ＧａＡｓ系等の化合物半導体層の積層構
造を有する化合物半導体系の電界効果トランジスタは、
電子移動度が高く、良好な高周波特性を有するので、携
帯電話などの高周波領域の分野で広く用いられている。
ところで、化合物半導体系電界効果トランジスタのゲー
ト電極やドレイン電極は、その耐サージ性が、所望の用
途、構造、寸法の電界効果トランジスタに要求される
程、高くないことが知られている。特に、パワーアンプ
やアンテナスイッチのバイアス調節用回路等で用いられ
ている、ゲート幅の小さい、例えばゲート幅が１０μｍ
から２０μｍのＪＦＥＴ、ＭＥＳＦＥＴ、ＨＦＥＴ等の
化合物半導体系電界効果トランジスタは、ゲート電極や
ドレイン電極の耐サージ性が極めて低く、２０Ｖから３
０Ｖのサージ電圧でゲート電極やドレイン電極の耐圧が
破壊されることがある。
造を有する化合物半導体系の電界効果トランジスタは、
電子移動度が高く、良好な高周波特性を有するので、携
帯電話などの高周波領域の分野で広く用いられている。
ところで、化合物半導体系電界効果トランジスタのゲー
ト電極やドレイン電極は、その耐サージ性が、所望の用
途、構造、寸法の電界効果トランジスタに要求される
程、高くないことが知られている。特に、パワーアンプ
やアンテナスイッチのバイアス調節用回路等で用いられ
ている、ゲート幅の小さい、例えばゲート幅が１０μｍ
から２０μｍのＪＦＥＴ、ＭＥＳＦＥＴ、ＨＦＥＴ等の
化合物半導体系電界効果トランジスタは、ゲート電極や
ドレイン電極の耐サージ性が極めて低く、２０Ｖから３
０Ｖのサージ電圧でゲート電極やドレイン電極の耐圧が
破壊されることがある。
【０００３】ＪＦＥＴは、接合型電界効果トランジスタ
（ＪＦＥＴ：Junction Field Effect Transistor）の略
記であって、ｐｎ接合を利用して電流変調を行う素子で
ある。ＭＥＳＦＥＴは、ショットキーバリアゲート型電
界効果トランジスタ（ＭＥＳＦＥＴ：Metal-Semiconduc
tor Field Effect Transistor ）の略記であって、ショ
ットキー接合を利用して電流変調を行う素子である。ま
た、ＨＦＥＴは、ヘテロ接合型電界効果トランジスタ
（ＨＦＥＴ：Heterojunction Field Effect Transisto
r）の略記であって、ヘテロ接合を利用して電流変調を
行う素子である。
（ＪＦＥＴ：Junction Field Effect Transistor）の略
記であって、ｐｎ接合を利用して電流変調を行う素子で
ある。ＭＥＳＦＥＴは、ショットキーバリアゲート型電
界効果トランジスタ（ＭＥＳＦＥＴ：Metal-Semiconduc
tor Field Effect Transistor ）の略記であって、ショ
ットキー接合を利用して電流変調を行う素子である。ま
た、ＨＦＥＴは、ヘテロ接合型電界効果トランジスタ
（ＨＦＥＴ：Heterojunction Field Effect Transisto
r）の略記であって、ヘテロ接合を利用して電流変調を
行う素子である。
【０００４】そこで、耐サージ性を高めて、ＦＥＴのゲ
ート電極を破壊から保護するために、保護素子を備え、
ＦＥＴを保護する保護回路がＦＥＴのゲート電極に設け
られている。ここで、図７を参照して、従来の保護回路
の構成を説明する。図７（ａ）及び（ｂ）は、それぞ
れ、従来例１及び従来例２の保護回路の構成を示す回路
図である。従来例１の保護回路９０は、図７（ａ）に示
すように、ＦＥＴのゲート電極に接続するＶｇｇを逆方
向のダイオード９２を介して接地させるともに、順方向
のダイオード９４を介してドレイン電極にもＶｇｇを接
続させた回路である。従来例２の保護回路９６は、図７
（ｂ）に示すように、順方向のダイオード９８とそれに
縦続接続された逆方向のダイオード９９を介してＶｇｇ
を接地させた回路である。
ート電極を破壊から保護するために、保護素子を備え、
ＦＥＴを保護する保護回路がＦＥＴのゲート電極に設け
られている。ここで、図７を参照して、従来の保護回路
の構成を説明する。図７（ａ）及び（ｂ）は、それぞ
れ、従来例１及び従来例２の保護回路の構成を示す回路
図である。従来例１の保護回路９０は、図７（ａ）に示
すように、ＦＥＴのゲート電極に接続するＶｇｇを逆方
向のダイオード９２を介して接地させるともに、順方向
のダイオード９４を介してドレイン電極にもＶｇｇを接
続させた回路である。従来例２の保護回路９６は、図７
（ｂ）に示すように、順方向のダイオード９８とそれに
縦続接続された逆方向のダイオード９９を介してＶｇｇ
を接地させた回路である。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
の保護回路は、それぞれ、以下に説明するような問題が
あった。高周波領域で動作させるＧａＡｓＭＥＳＦＥＴ
のような電界効果トランジスタでは、グランド線を大き
くすること、即ちグランド線を強化することにより、高
周波特性の低下、即ち高周波領域でのゲインの低下を防
いでいるが、従来例１の保護回路では、図７（ａ）に示
す構成から判るように、バイアス調整用の端子、つまり
ゲート端子とドレイン端子とを相互に近付けることが必
要になる。この結果、ゲート端子とドレイン端子とを相
互に近付けることがパターンレイアウトに対する制約と
なって、パターンレイアウト上で好ましくないという問
題があった。また、従来例２の保護回路では、所望の耐
サージ性を確保できないという問題があった。
の保護回路は、それぞれ、以下に説明するような問題が
あった。高周波領域で動作させるＧａＡｓＭＥＳＦＥＴ
のような電界効果トランジスタでは、グランド線を大き
くすること、即ちグランド線を強化することにより、高
周波特性の低下、即ち高周波領域でのゲインの低下を防
いでいるが、従来例１の保護回路では、図７（ａ）に示
す構成から判るように、バイアス調整用の端子、つまり
ゲート端子とドレイン端子とを相互に近付けることが必
要になる。この結果、ゲート端子とドレイン端子とを相
互に近付けることがパターンレイアウトに対する制約と
なって、パターンレイアウト上で好ましくないという問
題があった。また、従来例２の保護回路では、所望の耐
サージ性を確保できないという問題があった。
【０００６】ところで、化合物半導体基板上に化合物半
導体層の積層構造をエピタキシャル成長させてなる化合
物半導体系のＦＥＴの場合には、保護素子を形成するた
めに別途にチャネル濃度を調節するようなことはプロセ
ス上から出来ない。そのため、例えば、ＦＥＴのサージ
耐圧を向上させる際には、ＦＥＴのゲート、ドレイン間
の距離を長く設定することにより、サージ耐圧の向上を
図っている。このように、化合物半導体系のＦＥＴで
は、レイアウトを調整することにより、耐サージ性の向
上を図ること以外には、耐サージを向上させる方法がな
かった。
導体層の積層構造をエピタキシャル成長させてなる化合
物半導体系のＦＥＴの場合には、保護素子を形成するた
めに別途にチャネル濃度を調節するようなことはプロセ
ス上から出来ない。そのため、例えば、ＦＥＴのサージ
耐圧を向上させる際には、ＦＥＴのゲート、ドレイン間
の距離を長く設定することにより、サージ耐圧の向上を
図っている。このように、化合物半導体系のＦＥＴで
は、レイアウトを調整することにより、耐サージ性の向
上を図ること以外には、耐サージを向上させる方法がな
かった。
【０００７】しかし、近年、ＦＥＴの所要のゲート・ド
レイン間耐圧が小さくて済むようになって来るにつれ
て、ゲート・ドレイン間の距離は狭くなり、例えば、ゲ
ート・ドレイン間距離がレイアウトのデザインルールの
最小寸法にまで縮小されるようになっている。このよう
な場合、保護素子としてのダイオードのＤＣ耐圧を更に
小さくする必要があるにもかかわず、ＦＥＴのパターン
レイアウト上で、ダイオードの接合間距離を狭めること
が出来なくなってきた。一方、ショットキー電極やｐｎ
接合電極を例えばドーピング濃度の高い、つまりキャリ
ア濃度の高いｎ+ 領域に設けることにより、ＤＣ耐圧を
小さくすることができるものの、同時にリーク電流が増
加するといった問題があった。
レイン間耐圧が小さくて済むようになって来るにつれ
て、ゲート・ドレイン間の距離は狭くなり、例えば、ゲ
ート・ドレイン間距離がレイアウトのデザインルールの
最小寸法にまで縮小されるようになっている。このよう
な場合、保護素子としてのダイオードのＤＣ耐圧を更に
小さくする必要があるにもかかわず、ＦＥＴのパターン
レイアウト上で、ダイオードの接合間距離を狭めること
が出来なくなってきた。一方、ショットキー電極やｐｎ
接合電極を例えばドーピング濃度の高い、つまりキャリ
ア濃度の高いｎ+ 領域に設けることにより、ＤＣ耐圧を
小さくすることができるものの、同時にリーク電流が増
加するといった問題があった。
【０００８】そこで、本発明の目的は、電界効果トラン
ジスタのパターンレイアウトを制約することなく、かつ
プロセス工程を増やすことなく作製できる構成の電界効
果トランジスタの保護回路を提供することである。
ジスタのパターンレイアウトを制約することなく、かつ
プロセス工程を増やすことなく作製できる構成の電界効
果トランジスタの保護回路を提供することである。
【０００９】
【課題を解決するための手段】本発明者は、上記目的を
達成するためには、電界効果トランジスタの保護回路、
特に バイアス調整回路の保護回路に対して必要な条件
は、次の３条件であると考えた。 （１）電源電圧が印加された状態で、保護回路のリーク
電流が少ないこと （２）バイアス調整回路の最初に設けられたトランジス
タ、ダイオードの耐圧よりも、耐圧が小さいこと、及び （３）対サージ耐圧が大きいこと、これらの３条件を満
足する電界効果トランジスタの保護回路として、順方向
のダイオードと逆方向のダイオードとを対向させて接続
したダイオード・ユニットを同じ数だけ複数個直列に接
続する保護回路を着想し、研究を重ねて、本発明を発明
するに到った。
達成するためには、電界効果トランジスタの保護回路、
特に バイアス調整回路の保護回路に対して必要な条件
は、次の３条件であると考えた。 （１）電源電圧が印加された状態で、保護回路のリーク
電流が少ないこと （２）バイアス調整回路の最初に設けられたトランジス
タ、ダイオードの耐圧よりも、耐圧が小さいこと、及び （３）対サージ耐圧が大きいこと、これらの３条件を満
足する電界効果トランジスタの保護回路として、順方向
のダイオードと逆方向のダイオードとを対向させて接続
したダイオード・ユニットを同じ数だけ複数個直列に接
続する保護回路を着想し、研究を重ねて、本発明を発明
するに到った。
【００１０】上記目的を達成するために、本発明に係る
電界効果トランジスタの保護回路は、電界効果トランジ
スタのゲート電極をサージ破壊から保護する保護回路で
あって、複数個の順方向の第１のダイオードと、第１の
ダイオードと同じ数の逆方向の第２のダイオードとを縦
続接続させたダイオード列を備え、ダイオード列を介し
て、電界効果トランジスタのゲート電極を接地している
ことを特徴としている。
電界効果トランジスタの保護回路は、電界効果トランジ
スタのゲート電極をサージ破壊から保護する保護回路で
あって、複数個の順方向の第１のダイオードと、第１の
ダイオードと同じ数の逆方向の第２のダイオードとを縦
続接続させたダイオード列を備え、ダイオード列を介し
て、電界効果トランジスタのゲート電極を接地している
ことを特徴としている。
【００１１】本発明では、ダイオード列内の第１のダイ
オードと第２のダイオードの配列順序は任意であって、
例えば第１のダイオードとそれに縦続接続された第２の
ダイオードとの組を複数組直列接続しても良く、また、
先ず、始めに複数個の第１のダイオードを縦続接続した
ダイオード列と、同じ数の第２のダイオードを縦続接続
したダイオード列とを直列に接続しても良い。本発明で
は、ダイオード一つ一つのリーク電流は小さくないもの
の、ダイオードを複数個、例えば２個のダイオードを縦
続接続することにより、一つのダイオードに印加される
電圧は、保護素子として一つのダイオードしか有しない
場合のダイオードに印加される電圧の半分になるので、
リーク電流を抑えることができる。
オードと第２のダイオードの配列順序は任意であって、
例えば第１のダイオードとそれに縦続接続された第２の
ダイオードとの組を複数組直列接続しても良く、また、
先ず、始めに複数個の第１のダイオードを縦続接続した
ダイオード列と、同じ数の第２のダイオードを縦続接続
したダイオード列とを直列に接続しても良い。本発明で
は、ダイオード一つ一つのリーク電流は小さくないもの
の、ダイオードを複数個、例えば２個のダイオードを縦
続接続することにより、一つのダイオードに印加される
電圧は、保護素子として一つのダイオードしか有しない
場合のダイオードに印加される電圧の半分になるので、
リーク電流を抑えることができる。
【００１２】本発明では、保護回路のリーク電流が、電
界効果トランジスタに要求されるゲート電極の最大定格
のリーク電流値以下になるように、ダイオード列の順方
向の第１のダイオードの数が定められている。即ち、順
方向の第１のダイオードの数は、上述のようにして定め
られた数以上であれば良い。換言すれば、ゲート電極の
最大定格のリーク電流値が小さいときには、第１のダイ
オードの数を増やし、逆にゲート電極の最大定格のリー
ク電流値が大きいときには、第１のダイオードの数を減
らす。本発明の保護回路のリーク電流が小さくなるの
で、保護回路を付設した回路全体としての消費電力を抑
えることができる。
界効果トランジスタに要求されるゲート電極の最大定格
のリーク電流値以下になるように、ダイオード列の順方
向の第１のダイオードの数が定められている。即ち、順
方向の第１のダイオードの数は、上述のようにして定め
られた数以上であれば良い。換言すれば、ゲート電極の
最大定格のリーク電流値が小さいときには、第１のダイ
オードの数を増やし、逆にゲート電極の最大定格のリー
ク電流値が大きいときには、第１のダイオードの数を減
らす。本発明の保護回路のリーク電流が小さくなるの
で、保護回路を付設した回路全体としての消費電力を抑
えることができる。
【００１３】本発明の好適な実施態様では、ダイオード
列のダイオードは、ドーピング濃度の高いｎ型領域上に
設けられたショットキー電極として、ドーピング濃度の
高いｎ型領域とｐｎ接合する電極として形成されてい
る。
列のダイオードは、ドーピング濃度の高いｎ型領域上に
設けられたショットキー電極として、ドーピング濃度の
高いｎ型領域とｐｎ接合する電極として形成されてい
る。
【００１４】本発明の更に好適な実施態様では、電界効
果トランジスタが、接合型電界効果トランジスタ（ＪＦ
ＥＴ）、ショットキーバリアゲート型電界効果トランジ
スタ（ＭＥＳＦＥＴ）、及びヘテロ接合型電界効果トラ
ンジスタ（ＨＦＥＴ）のいずれかであって、ダイオード
が、化合物半導体の基板上に電界効果トランジスタと一
体的に形成された化合物半導体素子として構成されてい
る。これにより、化合物半導体層のエピタキシャル基板
上に作成されるバイアス調整回路に対する保護回路を、
プロセス工程を増やすことなく、また、バイアス調整回
路のパターンレイアウトを制約することなく、形成する
ことができる。
果トランジスタが、接合型電界効果トランジスタ（ＪＦ
ＥＴ）、ショットキーバリアゲート型電界効果トランジ
スタ（ＭＥＳＦＥＴ）、及びヘテロ接合型電界効果トラ
ンジスタ（ＨＦＥＴ）のいずれかであって、ダイオード
が、化合物半導体の基板上に電界効果トランジスタと一
体的に形成された化合物半導体素子として構成されてい
る。これにより、化合物半導体層のエピタキシャル基板
上に作成されるバイアス調整回路に対する保護回路を、
プロセス工程を増やすことなく、また、バイアス調整回
路のパターンレイアウトを制約することなく、形成する
ことができる。
【００１５】本発明に係る電界効果トランジスタの保護
回路は、電界効果トランジスタの種類に制約なく適用で
きる。特に、携帯電話、ＰＨＳ、高周波を扱うシステム
に搭載した電子機器等で多用されるパワーアンプ、アン
テナスイッチ、ローノイズアンプ、ミキサー等の回路に
設けられた化合物半導体系の電界効果トランジスタの保
護回路として最適である。
回路は、電界効果トランジスタの種類に制約なく適用で
きる。特に、携帯電話、ＰＨＳ、高周波を扱うシステム
に搭載した電子機器等で多用されるパワーアンプ、アン
テナスイッチ、ローノイズアンプ、ミキサー等の回路に
設けられた化合物半導体系の電界効果トランジスタの保
護回路として最適である。
【００１６】そこで、本発明に係る半導体装置は、電界
効果トランジスタのゲート電極もしくはドレイン電極を
サージ破壊から保護する保護回路を備える半導体装置で
あって、上記保護回路は、上記ゲート電極もしくは上記
ドレイン電極に対し、順方向に接続された複数個のダイ
オードと、上記ゲート電極もしくはドレイン電極に対
し、逆方向に接続された複数個のダイオードとを備える
ことを特徴としている。
効果トランジスタのゲート電極もしくはドレイン電極を
サージ破壊から保護する保護回路を備える半導体装置で
あって、上記保護回路は、上記ゲート電極もしくは上記
ドレイン電極に対し、順方向に接続された複数個のダイ
オードと、上記ゲート電極もしくはドレイン電極に対
し、逆方向に接続された複数個のダイオードとを備える
ことを特徴としている。
【００１７】また、本発明に係る別の半導体装置は、電
界効果トランジスタのゲート電極をサージ破壊から保護
する保護回路を備える半導体装置であって、上記保護回
路は、上記ゲート電極にアノードが接続された第１のダ
イオードと、該第１のダイオードのカソードにカソード
が接続された第２のダイオードと、該第２のダイオード
のアノードにアノードが接続された第３のダイオード
と、該第３のダイオードのカソードにカソードが接続さ
れた第４のダイオードとを備えることを特徴としてい
る。
界効果トランジスタのゲート電極をサージ破壊から保護
する保護回路を備える半導体装置であって、上記保護回
路は、上記ゲート電極にアノードが接続された第１のダ
イオードと、該第１のダイオードのカソードにカソード
が接続された第２のダイオードと、該第２のダイオード
のアノードにアノードが接続された第３のダイオード
と、該第３のダイオードのカソードにカソードが接続さ
れた第４のダイオードとを備えることを特徴としてい
る。
【００１８】また、本発明に係る更に別の半導体装置
は、電界効果トランジスタのゲート電極をサージ破壊か
ら保護する保護回路を備える半導体装置であって、上記
保護回路は、上記ゲート電極にカソードが接続された第
１のダイオードと、該第１のダイオードのアノードにア
ノードが接続された第２のダイオードと、該第２のダイ
オードのカソードにカソードが接続された第３のダイオ
ードと、該第３のダイオードのアノードにアノードが接
続された第４のダイオードとを備えることを特徴として
いる。
は、電界効果トランジスタのゲート電極をサージ破壊か
ら保護する保護回路を備える半導体装置であって、上記
保護回路は、上記ゲート電極にカソードが接続された第
１のダイオードと、該第１のダイオードのアノードにア
ノードが接続された第２のダイオードと、該第２のダイ
オードのカソードにカソードが接続された第３のダイオ
ードと、該第３のダイオードのアノードにアノードが接
続された第４のダイオードとを備えることを特徴として
いる。
【００１９】また、本発明に係る更に別の半導体装置
は、電界効果トランジスタのゲート電極をサージ破壊か
ら保護する保護回路を備える半導体装置であって、上記
保護回路は、上記ゲート電極にカソードもしくはアノー
ドが接続された複数個のダイオードからなる第１のダイ
オードユニットと、該第１のダイオードユニットのアノ
ードもしくはカソードにアノードもしくはカソードが接
続された複数個のダイオードからなる第２のダイオード
ユニットとを備えることを特徴としている。
は、電界効果トランジスタのゲート電極をサージ破壊か
ら保護する保護回路を備える半導体装置であって、上記
保護回路は、上記ゲート電極にカソードもしくはアノー
ドが接続された複数個のダイオードからなる第１のダイ
オードユニットと、該第１のダイオードユニットのアノ
ードもしくはカソードにアノードもしくはカソードが接
続された複数個のダイオードからなる第２のダイオード
ユニットとを備えることを特徴としている。
【００２０】
【発明の実施の形態】以下に、添付図面を参照して、実
施形態例に基づいて本発明をより詳細に説明する。実施形態例１ 本実施形態例は、本発明に係る電界効果トランジスタの
保護回路の実施形態の一例であって、図１は本実施形態
例の電界効果トランジスタの保護回路の回路図及び図２
は保護回路を構成するダイオードの構造を示す断面図で
ある。本実施形態例の電界効果トランジスタの保護回路
１０は、図１に示すように、ＭＭＩＣ（モノリシック・
マイクロＩＣ）に設けられた、ショットキーゲートＨＦ
ＥＴの保護回路であって、順方向のダイオード１２と逆
方向のダイオード１４とを縦続接続させたダイオード・
ユニット１６の２組を直列に接続した回路であって、Ｈ
ＦＥＴのゲート電極に接続されたゲート線Ｖｇｇは、保
護回路１０を介して接地されている。
施形態例に基づいて本発明をより詳細に説明する。実施形態例１ 本実施形態例は、本発明に係る電界効果トランジスタの
保護回路の実施形態の一例であって、図１は本実施形態
例の電界効果トランジスタの保護回路の回路図及び図２
は保護回路を構成するダイオードの構造を示す断面図で
ある。本実施形態例の電界効果トランジスタの保護回路
１０は、図１に示すように、ＭＭＩＣ（モノリシック・
マイクロＩＣ）に設けられた、ショットキーゲートＨＦ
ＥＴの保護回路であって、順方向のダイオード１２と逆
方向のダイオード１４とを縦続接続させたダイオード・
ユニット１６の２組を直列に接続した回路であって、Ｈ
ＦＥＴのゲート電極に接続されたゲート線Ｖｇｇは、保
護回路１０を介して接地されている。
【００２１】本実施形態例の保護回路１０を構成するダ
イオード１２、１４は、保護回路１０がサージ破壊から
保護するショットキーゲートＨＦＥＴと一体的に形成さ
れたダイオードであって、図２に示すように、ＧａＡｓ
基板１８上に成膜されたｎ+−ＧａＡｓキャップ層２０
と、ｎ+ −ＧａＡｓキャップ層２０上に形成されたショ
ットキー電極２２とからなるショットキーバリア・ダイ
オードとして構成されている。ｎ+ −ＧａＡｓキャップ
層２０は、アイソレーション領域（素子分離領域）２４
によって相互に分離された素子形成領域２６に設けら
れ、ｎ型ドーピング濃度、即ちｎ型のキャリア濃度が高
い、望ましくは、２×１０18ｃｍ-3以上のキャリア濃度
の層である。
イオード１２、１４は、保護回路１０がサージ破壊から
保護するショットキーゲートＨＦＥＴと一体的に形成さ
れたダイオードであって、図２に示すように、ＧａＡｓ
基板１８上に成膜されたｎ+−ＧａＡｓキャップ層２０
と、ｎ+ −ＧａＡｓキャップ層２０上に形成されたショ
ットキー電極２２とからなるショットキーバリア・ダイ
オードとして構成されている。ｎ+ −ＧａＡｓキャップ
層２０は、アイソレーション領域（素子分離領域）２４
によって相互に分離された素子形成領域２６に設けら
れ、ｎ型ドーピング濃度、即ちｎ型のキャリア濃度が高
い、望ましくは、２×１０18ｃｍ-3以上のキャリア濃度
の層である。
【００２２】ショットキー電極２２は、ＷＮ（窒化タン
グステン）などの高融点金属又はＴｉ／Ｐｔ／Ａｕなど
の積層金属膜としてｎ+ −ＧａＡｓキャップ層２０上に
形成され、絶縁膜２８によって相互に絶縁されている。
ダイオード１２とダイオード１４のショットキー電極２
２は、ＡｕやＡｌなどの配線材料からなる配線３０によ
って、相互に接続されている。
グステン）などの高融点金属又はＴｉ／Ｐｔ／Ａｕなど
の積層金属膜としてｎ+ −ＧａＡｓキャップ層２０上に
形成され、絶縁膜２８によって相互に絶縁されている。
ダイオード１２とダイオード１４のショットキー電極２
２は、ＡｕやＡｌなどの配線材料からなる配線３０によ
って、相互に接続されている。
【００２３】本実施形態例では、ダイオード１２、１４
は、一つ一つでは、リーク電流が大きいので、これを２
段に直列接続したものである。２段に重ねることにより
一つのダイオードに印加される電圧が、従来の半分にな
り、リーク電流を抑えることができる。
は、一つ一つでは、リーク電流が大きいので、これを２
段に直列接続したものである。２段に重ねることにより
一つのダイオードに印加される電圧が、従来の半分にな
り、リーク電流を抑えることができる。
【００２４】本実施形態例の保護回路１０を作製するに
は、ＭＭＩＣを構成するショットキーゲートＨＦＥＴを
作製する工程と同じ工程で、ＧａＡｓ基板１８上にｎ+
−ＧａＡｓキャップ層２０をエピタキシャル成長させ、
次いでアイソレーション領域２４によって素子形成領域
２６を相互に素子分離する。次いで、成長させたｎ+ −
ＧａＡｓキャップ層２０をエッチングすることなく、ｎ
+ −ＧａＡｓキャップ層２０上にスパッタ法等によって
ショットキーゲートＨＦＥＴのゲート電極と同じ金属材
料を使ってショットキー電極２２を形成する。電極材料
として、例えばスパッタ法によってＷＮ（窒化タングス
テン）などの高融点金属を堆積させたり、或いは電子銃
蒸着法（ｅ−ｇｕｎ蒸着法）によってＴｉ／Ｐｔ／Ａｕ
などの積層金属膜を形成しても良い。次いで、ショット
キー電極２２同士をＡｕやＡｌなどの配線材料からなる
配線３０で接続する。これにより、保護回路１０がサー
ジ破壊から保護するＨＦＥＴの形成と同じプロセス工程
で保護回路１０を作製することができるので、プロセス
工程を増やすことなく、また、ＨＦＥＴのパターンレイ
アウトを制約することなく、保護回路１０を形成するこ
とができる。
は、ＭＭＩＣを構成するショットキーゲートＨＦＥＴを
作製する工程と同じ工程で、ＧａＡｓ基板１８上にｎ+
−ＧａＡｓキャップ層２０をエピタキシャル成長させ、
次いでアイソレーション領域２４によって素子形成領域
２６を相互に素子分離する。次いで、成長させたｎ+ −
ＧａＡｓキャップ層２０をエッチングすることなく、ｎ
+ −ＧａＡｓキャップ層２０上にスパッタ法等によって
ショットキーゲートＨＦＥＴのゲート電極と同じ金属材
料を使ってショットキー電極２２を形成する。電極材料
として、例えばスパッタ法によってＷＮ（窒化タングス
テン）などの高融点金属を堆積させたり、或いは電子銃
蒸着法（ｅ−ｇｕｎ蒸着法）によってＴｉ／Ｐｔ／Ａｕ
などの積層金属膜を形成しても良い。次いで、ショット
キー電極２２同士をＡｕやＡｌなどの配線材料からなる
配線３０で接続する。これにより、保護回路１０がサー
ジ破壊から保護するＨＦＥＴの形成と同じプロセス工程
で保護回路１０を作製することができるので、プロセス
工程を増やすことなく、また、ＨＦＥＴのパターンレイ
アウトを制約することなく、保護回路１０を形成するこ
とができる。
【００２５】実施形態例２ 本実施形態例は、本発明に係る電界効果トランジスタの
保護回路の実施形態の別の例であって、図３は本実施形
態例の電界効果トランジスタの保護回路の回路図であ
る。本実施形態例の電界効果トランジスタの保護回路４
０は、ｐｎ接合ダイオードを保護素子とする保護回路で
あって、図３に示すように、ｎｐ接合とｐｎ接合とを有
するｎｐｎ型のダイオード４２を２段に直列接続させた
ＦＥＴの保護回路である。ＦＥＴのゲート電極に接続さ
れたゲート線Ｖｇｇは、保護回路４０を介して接地され
ている。本実施形態例でも、ｎｐ接合のｎ型層のキャリ
ア濃度は、望ましくは、２×１０18ｃｍ-3以上になるよ
うにする。
保護回路の実施形態の別の例であって、図３は本実施形
態例の電界効果トランジスタの保護回路の回路図であ
る。本実施形態例の電界効果トランジスタの保護回路４
０は、ｐｎ接合ダイオードを保護素子とする保護回路で
あって、図３に示すように、ｎｐ接合とｐｎ接合とを有
するｎｐｎ型のダイオード４２を２段に直列接続させた
ＦＥＴの保護回路である。ＦＥＴのゲート電極に接続さ
れたゲート線Ｖｇｇは、保護回路４０を介して接地され
ている。本実施形態例でも、ｎｐ接合のｎ型層のキャリ
ア濃度は、望ましくは、２×１０18ｃｍ-3以上になるよ
うにする。
【００２６】実施形態例２の改変例１ 本改変例は、実施形態例２の改変例であって、図４は本
改変例の電界効果トランジスタの保護回路の回路図であ
る。本改変例の電界効果トランジスタの保護回路５０
は、図４に示すように、２個のｐｎ接合ダイオード５２
を縦続接続したダイオード列と、２個のｎｐ接合ダイオ
ード５４を縦続接続したダイオード列とを直列に接続さ
せてなるＦＥＴの保護回路であって、ＦＥＴのゲート電
極に接続されたゲート線Ｖｇｇは、保護回路５０を介し
て接地されている。本改変例でも、ｎｐ接合のｎ型層の
キャリア濃度は、望ましくは、２×１０18ｃｍ-3以上に
なるようにする。
改変例の電界効果トランジスタの保護回路の回路図であ
る。本改変例の電界効果トランジスタの保護回路５０
は、図４に示すように、２個のｐｎ接合ダイオード５２
を縦続接続したダイオード列と、２個のｎｐ接合ダイオ
ード５４を縦続接続したダイオード列とを直列に接続さ
せてなるＦＥＴの保護回路であって、ＦＥＴのゲート電
極に接続されたゲート線Ｖｇｇは、保護回路５０を介し
て接地されている。本改変例でも、ｎｐ接合のｎ型層の
キャリア濃度は、望ましくは、２×１０18ｃｍ-3以上に
なるようにする。
【００２７】実施形態例２の改変例２ 本改変例は、実施形態例２の別の改変例であって、図５
は本改変例の電界効果トランジスタの保護回路の回路図
である。本改変例の電界効果トランジスタの保護回路６
０は、改変例１の保護回路５０とは順方向のダイオード
と逆方向のダイオードの配列が逆であって、図５に示す
ように、２個の逆方向のｎｐ接合ダイオード６２を縦続
接続させたダイオード列と、２個の順方向のｐｎ接合ダ
イオード６４を縦続接続させたダイオード列とを直列に
接続させてなるＦＥＴの保護回路であって、ＦＥＴのゲ
ート電極に接続されたゲート線Ｖｇｇは、保護回路６０
を介して接地されている。本改変例でも、ｎｐ接合のｎ
型層のキャリア濃度は、望ましくは、２×１０18ｃｍ-3
以上になるようにする。
は本改変例の電界効果トランジスタの保護回路の回路図
である。本改変例の電界効果トランジスタの保護回路６
０は、改変例１の保護回路５０とは順方向のダイオード
と逆方向のダイオードの配列が逆であって、図５に示す
ように、２個の逆方向のｎｐ接合ダイオード６２を縦続
接続させたダイオード列と、２個の順方向のｐｎ接合ダ
イオード６４を縦続接続させたダイオード列とを直列に
接続させてなるＦＥＴの保護回路であって、ＦＥＴのゲ
ート電極に接続されたゲート線Ｖｇｇは、保護回路６０
を介して接地されている。本改変例でも、ｎｐ接合のｎ
型層のキャリア濃度は、望ましくは、２×１０18ｃｍ-3
以上になるようにする。
【００２８】実施形態例３ 本実施形態例は、実施形態例１のショットキーバリア・
ダイオードに代えて、ｐｎ接合ダイオードを保護素子と
する保護回路である。ところで、ヘテロ接合を有するＦ
ＥＴ（ＨＦＥＴ）には、例えば、特開平１１−１５０２
６４号公報（特願平９−２４９２１７）に示されるよう
なデバイスがある。ここで、図６を参照して、前掲公報
に開示されているＨＦＥＴの構成を説明する。図６は、
ＨＦＥＴの構成を示す断面図である。本例のＨＦＥＴ７
０は、図６に示すように、ＧａＡｓ基板７２上に、順
次、成膜されたバッファ層７４、ＡｌＧａＡｓからなる
第２の障壁層７６、ＩｎＧａＡｓからなるチャネル層７
８、及びＡｌＧａＡｓからなる第１の障壁層８０の積層
構造を有する。
ダイオードに代えて、ｐｎ接合ダイオードを保護素子と
する保護回路である。ところで、ヘテロ接合を有するＦ
ＥＴ（ＨＦＥＴ）には、例えば、特開平１１−１５０２
６４号公報（特願平９−２４９２１７）に示されるよう
なデバイスがある。ここで、図６を参照して、前掲公報
に開示されているＨＦＥＴの構成を説明する。図６は、
ＨＦＥＴの構成を示す断面図である。本例のＨＦＥＴ７
０は、図６に示すように、ＧａＡｓ基板７２上に、順
次、成膜されたバッファ層７４、ＡｌＧａＡｓからなる
第２の障壁層７６、ＩｎＧａＡｓからなるチャネル層７
８、及びＡｌＧａＡｓからなる第１の障壁層８０の積層
構造を有する。
【００２９】第１の障壁層８０は、ｎ型不純物を含むキ
ャリア供給領域８０ａと、不純物を含まない高抵抗領域
８０ｂと、ｐ型不純物を含むｐ型低抵抗領域８０ｃとか
ら構成されている。ｐ型低抵抗領域８０ｃは、不純物の
拡散により高抵抗領域８０ｂに埋め込まれたゲート電極
８２に接して形成されている。図６中、８４及び８６
は、それぞれ、ソース電極及びドレイン電極である。上
述のＨＦＥＴ７０は、ｎ+ 層８０ｂにｐ型不純物を拡散
した構造８０ｃを備えている。ｐ型不純物の拡散深さ
が、ｎ+ 層８０ｂの厚さ以上であっても、ｎ+層の厚さ
以下であってもかまわない。
ャリア供給領域８０ａと、不純物を含まない高抵抗領域
８０ｂと、ｐ型不純物を含むｐ型低抵抗領域８０ｃとか
ら構成されている。ｐ型低抵抗領域８０ｃは、不純物の
拡散により高抵抗領域８０ｂに埋め込まれたゲート電極
８２に接して形成されている。図６中、８４及び８６
は、それぞれ、ソース電極及びドレイン電極である。上
述のＨＦＥＴ７０は、ｎ+ 層８０ｂにｐ型不純物を拡散
した構造８０ｃを備えている。ｐ型不純物の拡散深さ
が、ｎ+ 層８０ｂの厚さ以上であっても、ｎ+層の厚さ
以下であってもかまわない。
【００３０】本実施形態例では、ｐｎ接合ダイオード
は、ｎ+ 層８０ｂとｐ型低抵抗領域８０ｃとで構成され
る。本実施形態例は、保護回路がＲＦの入力端子として
用いることもできる。この場合、逆方向にも充分なＤＣ
耐圧が必要であるから、逆方向にもダイオードを直列に
縦続接続する。
は、ｎ+ 層８０ｂとｐ型低抵抗領域８０ｃとで構成され
る。本実施形態例は、保護回路がＲＦの入力端子として
用いることもできる。この場合、逆方向にも充分なＤＣ
耐圧が必要であるから、逆方向にもダイオードを直列に
縦続接続する。
【００３１】本発明に係る半導体装置は、改変例を含め
て上述の実施形態例１から３の保護回路を備えた半導体
装置である。
て上述の実施形態例１から３の保護回路を備えた半導体
装置である。
【００３２】
【発明の効果】本発明によれば、複数個の順方向の第１
のダイオードと、第１のダイオードと同じ数の逆方向の
第２のダイオードとを直列接続させたダイオード列を備
え、ダイオード列を介して、電界効果トランジスタのゲ
ート電極を接地することにより、電界効果トランジスタ
のパターンレイアウトを制約することなく、電界効果ト
ランジスタの保護回路を形成することができる。また、
本発明に係る保護回路のリーク電流は従来に比べて小さ
いので、保護回路を付設した電界効果トランジスタ全体
の消費電力を抑制することができる。また、本発明に係
る保護回路は、化合物半導体のエピタキシャル基板上に
電界効果トランジスタと一体的に形成された化合物半導
体素子として構成し、保護回路がサージ破壊から保護す
る電界効果トランジスタの形成と同時に保護回路を形成
することができるので、保護回路を形成するために、別
途、プロセス工程が必要になるようなことがない。
のダイオードと、第１のダイオードと同じ数の逆方向の
第２のダイオードとを直列接続させたダイオード列を備
え、ダイオード列を介して、電界効果トランジスタのゲ
ート電極を接地することにより、電界効果トランジスタ
のパターンレイアウトを制約することなく、電界効果ト
ランジスタの保護回路を形成することができる。また、
本発明に係る保護回路のリーク電流は従来に比べて小さ
いので、保護回路を付設した電界効果トランジスタ全体
の消費電力を抑制することができる。また、本発明に係
る保護回路は、化合物半導体のエピタキシャル基板上に
電界効果トランジスタと一体的に形成された化合物半導
体素子として構成し、保護回路がサージ破壊から保護す
る電界効果トランジスタの形成と同時に保護回路を形成
することができるので、保護回路を形成するために、別
途、プロセス工程が必要になるようなことがない。
【図１】実施形態例１の電界効果トランジスタの保護回
路の回路図である。
路の回路図である。
【図２】保護回路を構成するダイオードの構造を示す断
面図である。
面図である。
【図３】実施形態例２の電界効果トランジスタの保護回
路の回路図である。
路の回路図である。
【図４】実施形態例２の改変例１の電界効果トランジス
タの保護回路の回路図である。
タの保護回路の回路図である。
【図５】実施形態例２の改変例２の電界効果トランジス
タの保護回路の回路図である。
タの保護回路の回路図である。
【図６】ＨＦＥＴの構成を示す断面図である。
【図７】図７（ａ）及び（ｂ）は、それぞれ、従来例１
及び従来例２の保護回路の回路図である。
及び従来例２の保護回路の回路図である。
１０……実施形態例１の電界効果トランジスタの保護回
路、１２……順方向のダイオード、１４……逆方向のダ
イオード、１６……ダイオード・ユニット、１８……Ｇ
ａＡｓ基板、２０……ｎ+ −ＧａＡｓキャップ層、２２
……ショットキー電極、２４……アイソレーション領
域、２６……素子形成領域、２８……絶縁膜、３０……
配線、４０……実施形態例２の電界効果トランジスタの
保護回路、４２……ｎｐｎ型のダイオード、５０……実
施形態例２の改変例１の電界効果トランジスタの保護回
路、５２……ｐｎ接合ダイオード、５４……ｎｐ接合ダ
イオード、６０……実施形態例２の改変例２の電界効果
トランジスタの保護回路、６２……ｎｐ接合ダイオー
ド、６４……ｐｎ接合ダイオード、７０……ＨＦＥＴの
一例、７２……ＧａＡｓ基板、７４……バッファ層、７
６……ＡｌＧａＡｓからなる第２の障壁層、７８……Ｉ
ｎＧａＡｓからなるチャネル層、８０……ＡｌＧａＡｓ
からなる第１の障壁層８０、８０ａ……ｎ型不純物を含
むキャリア供給領域、８０ｂ……不純物を含まない高抵
抗領域、８０ｃ……ｐ型不純物を含むｐ型低抵抗領域、
８２……ゲート電極、８４……ソース電極、８６……ド
レイン電極、９０……従来例１の保護回路、９２……逆
方向のダイオード、９４……順方向のダイオード、９６
……従来例２の保護回路、９８……逆方向のダイオー
ド、９９……順方向のダイオード。
路、１２……順方向のダイオード、１４……逆方向のダ
イオード、１６……ダイオード・ユニット、１８……Ｇ
ａＡｓ基板、２０……ｎ+ −ＧａＡｓキャップ層、２２
……ショットキー電極、２４……アイソレーション領
域、２６……素子形成領域、２８……絶縁膜、３０……
配線、４０……実施形態例２の電界効果トランジスタの
保護回路、４２……ｎｐｎ型のダイオード、５０……実
施形態例２の改変例１の電界効果トランジスタの保護回
路、５２……ｐｎ接合ダイオード、５４……ｎｐ接合ダ
イオード、６０……実施形態例２の改変例２の電界効果
トランジスタの保護回路、６２……ｎｐ接合ダイオー
ド、６４……ｐｎ接合ダイオード、７０……ＨＦＥＴの
一例、７２……ＧａＡｓ基板、７４……バッファ層、７
６……ＡｌＧａＡｓからなる第２の障壁層、７８……Ｉ
ｎＧａＡｓからなるチャネル層、８０……ＡｌＧａＡｓ
からなる第１の障壁層８０、８０ａ……ｎ型不純物を含
むキャリア供給領域、８０ｂ……不純物を含まない高抵
抗領域、８０ｃ……ｐ型不純物を含むｐ型低抵抗領域、
８２……ゲート電極、８４……ソース電極、８６……ド
レイン電極、９０……従来例１の保護回路、９２……逆
方向のダイオード、９４……順方向のダイオード、９６
……従来例２の保護回路、９８……逆方向のダイオー
ド、９９……順方向のダイオード。
フロントページの続き Ｆターム(参考） 5F038 BH04 BH05 BH13 DF02 EZ01 EZ02 EZ20 5F102 FA06 GA14 GD01 GD04 GJ05 GL05 GM05 GS02 GT03 GT06 HC11
Claims (15)
- 【請求項１】 電界効果トランジスタのゲート電極をサ
ージ破壊から保護する保護回路であって、 複数個の順方向の第１のダイオードと、第１のダイオー
ドと同じ数の逆方向の第２のダイオードとを縦続接続さ
せたダイオード列を備え、 ダイオード列を介して、電界効果トランジスタのゲート
電極を接地していることを特徴とする電界効果トランジ
スタの保護回路。 - 【請求項２】 ダイオード列のダイオードは、ドーピン
グ濃度の高いｎ+ 型層とｎ+ 型層上に設けられたショッ
トキー電極とからなるショットキーバリア・ダイオード
として、又はドーピング濃度の高いｎ+ 型層とｐｎ接合
するｐｎ接合ダイオードとして形成されていることを特
徴とする請求項１に記載の電界効果トランジスタの保護
回路。 - 【請求項３】 保護回路のリーク電流が電界効果トラン
ジスタに要求されるゲート電極の最大定格のリーク電流
値以下になるように、ダイオード列の順方向の第１のダ
イオードの数が定められていることを特徴とする請求項
１に記載の電界効果トランジスタの保護回路。 - 【請求項４】 電界効果トランジスタが、接合型電界効
果トランジスタ、ショットキーバリアゲート型電界効果
トランジスタ、及びヘテロ接合型電界効果トランジスタ
のいずれかであって、化合物半導体の基板上に電界効果
トランジスタと一体的に形成された化合物半導体素子と
して構成されていることを特徴とする請求項１に記載の
電界効果トランジスタの保護回路。 - 【請求項５】 電界効果トランジスタのゲート電極もし
くはドレイン電極をサージ破壊から保護する保護回路を
備える半導体装置であって、 上記保護回路は、上記ゲート電極もしくは上記ドレイン
電極に対し、順方向に接続された複数個のダイオード
と、上記ゲート電極もしくはドレイン電極に対し、逆方
向に接続された複数個のダイオードとを備えることを特
徴とする半導体装置。 - 【請求項６】 上記半導体装置は、化合物半導体基板上
に形成されていることを特徴とする請求項５に記載の半
導体装置。 - 【請求項７】 上記化合物半導体基板はＧａＡｓである
ことを特徴とする請求項６に記載の半導体装置。 - 【請求項８】 上記ダイオードは、基板中に形成された
第１の不純物導入層と、該第１の不純物導入層上に形成
され、該第１の不純物導入層とショットキー接続される
ショットキー電極とから構成されていることを特徴とす
る請求項５に記載の半導体装置。 - 【請求項９】 上記ダイオードは、基板中に形成された
第１導電型の第１の不純物導入層と、該第１の不純物導
入層に対向して設けられた第２導電型の第２の不純物導
入層とによって形成されていることを特徴とする請求項
５に記載の半導体装置。 - 【請求項１０】 上記電界効果トランジスタは、接合型
電界効果トランジスタであることを特徴とする請求項５
に記載の半導体装置。 - 【請求項１１】 上記電界効果トランジスタは、ショッ
トキーバリアゲート型トランジスタであることを特徴と
する請求項５に記載の半導体装置。 - 【請求項１２】 上記電界効果トランジスタは、ヘテロ
接合型電界効果トランジスタであることを特徴とする請
求項５に記載の半導体装置。 - 【請求項１３】 電界効果トランジスタのゲート電極を
サージ破壊から保護する保護回路を備える半導体装置で
あって、 上記保護回路は、上記ゲート電極にアノードが接続され
た第１のダイオードと、該第１のダイオードのカソード
にカソードが接続された第２のダイオードと、該第２の
ダイオードのアノードにアノードが接続された第３のダ
イオードと、該第３のダイオードのカソードにカソード
が接続された第４のダイオードとを備えることを特徴と
する半導体装置。 - 【請求項１４】 電界効果トランジスタのゲート電極を
サージ破壊から保護する保護回路を備える半導体装置で
あって、 上記保護回路は、上記ゲート電極にカソードが接続され
た第１のダイオードと、該第１のダイオードのアノード
にアノードが接続された第２のダイオードと、該第２の
ダイオードのカソードにカソードが接続された第３のダ
イオードと、該第３のダイオードのアノードにアノード
が接続された第４のダイオードとを備えることを特徴と
する半導体装置。 - 【請求項１５】 電界効果トランジスタのゲート電極を
サージ破壊から保護する保護回路を備える半導体装置で
あって、 上記保護回路は、上記ゲート電極にカソードもしくはア
ノードが接続された複数個のダイオードからなる第１の
ダイオードユニットと、該第１のダイオードユニットの
アノードもしくはカソードにアノードもしくはカソード
が接続された複数個のダイオードからなる第２のダイオ
ードユニットとを備えることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001091916A JP2002050640A (ja) | 2000-05-22 | 2001-03-28 | 電界効果トランジスタの保護回路及び半導体装置 |
| US09/862,894 US6791810B2 (en) | 2000-05-22 | 2001-05-22 | Protection circuit of field effect transistor and semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-150350 | 2000-05-22 | ||
| JP2000150350 | 2000-05-22 | ||
| JP2001091916A JP2002050640A (ja) | 2000-05-22 | 2001-03-28 | 電界効果トランジスタの保護回路及び半導体装置 |
Publications (1)
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Cited By (7)
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|---|---|---|---|---|
| JP2006032582A (ja) * | 2004-07-15 | 2006-02-02 | Sony Corp | 保護ダイオード及びその製造方法、並びに化合物半導体装置 |
| US7787226B2 (en) | 2006-07-27 | 2010-08-31 | Nec Electronics Corporation | Electrostatic protective circuit and semiconductor device |
| JP2008116770A (ja) * | 2006-11-07 | 2008-05-22 | Hitachi Displays Ltd | 表示装置 |
| JP2011211096A (ja) * | 2010-03-30 | 2011-10-20 | Advanced Power Device Research Association | 半導体装置 |
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