JP2014239327A

JP2014239327A - 半導体装置の保護回路

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Publication number: JP2014239327A
Application number: JP2013120711A
Authority: JP
Inventors: 小山　和博; Kazuhiro Koyama; 和博小山
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2013-06-07
Filing date: 2013-06-07
Publication date: 2014-12-18
Anticipated expiration: 2033-06-07
Also published as: US20160126723A1; US9972992B2; JP6052068B2; CN105264774A; CN105264774B; WO2014196165A1

Abstract

【課題】保護素子のサイズ増大を抑制しつつ、アバランシェエネルギー耐量を得ることができる半導体装置の保護回路を提供する。
【解決手段】保護素子としてＨＥＭＴ１のドレイン−ゲート間にサイリスタ２および第１抵抗３を備えると共に、ＨＥＭＴ１のソース−ゲート間に第２抵抗４およびダイオード５を備える。これにより、ＨＥＭＴ１のターンオフ時にサイリスタ２がオンして保護素子側に電流が流れるようにでき、そのときに第１抵抗３および第２抵抗４で分圧されて形成されるゲート電圧ＶｇによってＨＥＭＴ１をオンさせるられる。よって、ターンオフ時に、サイリスタ２の耐圧をクランプ電圧として、ＨＥＭＴ１に対してクランプ電圧を超える電圧が印加されないようにしつつ、ＨＥＭＴ１をオンすることで誘導性負荷に蓄積されたエネルギーを消費することが可能となる。
【選択図】図１

Description

本発明は、高電子移動度トランジスタ（以下、ＨＥＭＴ（High Electron Mobility Transistor）という）にて構成される半導体スイッチング素子を有する半導体装置の保護回路に関するものである。

半導体スイッチング素子を誘導性負荷に接続し、半導体スイッチング素子にて誘導性負荷への電力供給のオンオフを制御する場合、ターンオフ時に誘導性負荷に蓄積したエネルギーを回路内で消費する必要がある。このとき蓄積されるエネルギーＥは、自己インダクタンスをＬ、電流をＩとして、Ｅ＝１／２×ＬＩ²となっている。

半導体スイッチング素子がシリコンにて構成されるＭＯＳＦＥＴの場合、ドレイン―ソース間において、カソードがドレインに接続され、アノードがソースに接続されるような逆並列接続の寄生ダイオードを有したデバイス構造となっている。このため、ＭＯＳＦＥＴをオフしたときには、誘導性負荷からのエネルギーを寄生ダイオードのアバランシェ領域を利用して、そのエネルギーを消費することができるため、比較的大きなアバランシェエネルギー耐量を有している。

なお、アバランシェエネルギー耐量とは、デバイスの破壊耐量の指標であり、誘導性負荷に蓄積されたエネルギーをデバイスで消費した場合、デバイスが破壊に至らずに消費できる最大エネルギーと定義される。

一方、化合物半導体によるＧａＮ−ＨＥＭＴやＧａＡｓ−ＨＥＭＴなどを半導体スイッチング素子として適用する場合、通常、誘導性負荷からのエネルギーを素子内部で消費できず、ゲート−ドレイン間耐量（ＢＶｇｄ）やソース−ドレインオフ間耐圧（Ｂｖｄｓｏｆｆ）を上回り素子破壊に至る。したがって、インバータなど、自己インダクタンスＬを持つ誘導性負荷のシステムでは、保護素子と共に用いられるのが通例である。

例えば、ＨＥＭＴのソース−ドレイン間に保護素子として外付ダイオードを逆並列接続する方法がある。この方法では、外付ダイオードを備えることでシリコンのＭＯＳＦＥＴと同様の構造を実現し、誘導性負荷からのエネルギーを消費する。しかしながら、ＨＥＭＴに対して定格電流を流している状態からＨＥＭＴをオフしたときのエネルギーをダイオード側で消費することになるため、ダイオードにＨＥＭＴと同程度の大きな電流が流れることが要求され、ダイオードがサイズ的に大きくなるという問題がある。

このため、特許文献１において、ゲート−ドレイン間およびソース−ゲート間に保護素子としてツェナーダイオードを逆並列接続する構造が提案されている。この方法では、誘導性負荷のエネルギーによってドレイン電圧が増大したときに、ゲート−ドレイン間のツェナーダイオードの降伏と同時にソース−ゲート間のツェナーダイオードも降伏し、降伏電流が流れる。ツェナーダイオードの段数に応じて分圧された電圧がゲート電圧としてＨＥＭＴに印加される。この降伏電流が通常にオンする場合と同じように、ゲートを充電することでチャネルが開きＨＥＭＴがオンする。すなわち、誘導性負荷のエネルギーは、ＨＥＭＴをオンさせることでＨＥＭＴで消費する。このため、ツェナーダイオードは、ＨＥＭＴを駆動する程度の小さな電流が流れる構成であればよいため、ダイオードのサイズを小さくすることができる。

特開２００９−１６４１５８号公報

しかしながら、特許文献１に示される構造であっても、ゲートを駆動するのに十分な電力を供給する程度の電流は必要である。半導体スイッチング素子のうち高耐圧な素子を保護する場合は、非常に多くの段数のダイオードが必要である。例えば、数百ボルト［Ｖ］の阻止電圧を得ようとするとダイオードの段数が数十〜数百段になり非常に多くなる。保護状態では、降伏電流が流れるが、その降伏電流であっても、段数の多いダイオードに逆方向に電流が流れるため非常に抵抗が大きくなる。したがって、期待されるほど電流値が大きくならず、半導体スイッチング素子の駆動に十分な電流を流すにはダイオードを大きくしなければならなくなる。

なお、ゲート−ドレイン間およびソース−ゲート間に保護素子としてダイオードを順方向に並列接続させる構造もあり、この構造だとダイオードが順方向とされているため、比較的大きな電流を流すことが可能になる。ところが、高耐圧素子を保護するためには、さらにダイオードの段数を多くしなければならず、ダイオードが大きくなってしまう。また、この構造においてダイオードの代わりに、ゲート−ドレイン間およびソース−ゲート間にＭＩＳトランジスタを並列接続することでダイオード段数を減らすこともできる。しかし、サージ保護の際にＭＩＳトランジスタがブレークダウンするときに流せる電流は大きくなく、半導体スイッチング素子のゲートを駆動するのに十分な電流を流そうとすると大きなＭＩＳトランジスタが必要になる。つまり、このような構造は低耐圧を想定した構造であり、高耐圧に適した構造ではない。

本発明は上記点に鑑みて、保護素子のサイズ増大を抑制しつつ、アバランシェエネルギー耐量を得ることができる半導体装置の保護回路を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、負荷に対して接続され、負荷に対する電力供給のオンオフを制御する半導体スイッチング素子となるＨＥＭＴ（１）と、ＨＥＭＴのドレイン−ゲート間に、該ドレイン−ゲート間において順方向接続されたサイリスタ（２）および該サイリスタに直列接続された第１抵抗（３）を備えており、ＨＥＭＴのソース−ゲート間に、第２抵抗（４）および該第２抵抗に対して直列接続されサイリスタがオフされているときにドレイン−ゲート間の電流の流れを遮断すると共にサイリスタがオンされているときにドレイン−ゲート間の電流の流れを許容する遮断手段（５、１０）が備えられた保護素子とを備えていることを特徴としている。

このように、保護素子としてＨＥＭＴのドレイン−ゲート間にサイリスタおよび第１抵抗を備えると共に、ＨＥＭＴのソース−ゲート間に第２抵抗および遮断手段を備えるようにしている。このため、ＨＥＭＴのターンオフ時にサイリスタがオンして保護素子側に電流が流れるようにでき、そのときに第１抵抗および第２抵抗で分圧されて形成されるゲート電圧（Ｖｇ）によってＨＥＭＴをオンさせることができる。これにより、ターンオフ時に、ＨＥＭＴをオンすることで誘導性負荷に蓄積されたエネルギーを消費することが可能となる。したがって、アバランシェエネルギー耐量を得ることが可能な半導体装置の保護回路とすることが可能になる。

また、このような保護回路において、保護素子は、サイリスタと第１抵抗と第２抵抗および遮断手段によって構成可能であり、遮断手段についてもＨＥＭＴのゲート駆動が行える程度の低い耐圧だけで十分である。このため、保護素子のサイズ増大を抑制することも可能となる。

よって、保護素子のサイズ増大を抑制しつつ、アバランシェエネルギー耐量を得ることができる半導体装置の保護回路とすることが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかる半導体装置の保護回路の回路図である。サイリスタ２におけるアノード−カソード間における電圧Ｖ_AKと電流Ｉとの関係を示す特性線を表した図である。図２に示した特性線と負荷線との関係を示した図である。他の実施形態にかかる半導体装置の保護回路の回路図である。他の実施形態にかかる半導体装置の保護回路の回路図である。他の実施形態にかかる半導体装置の保護回路の回路図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態にかかる半導体装置の保護回路について説明する。図１に示すように、保護回路は、保護対象となる半導体スイッチング素子としてＨＥＭＴ１を備えていると共に、ＨＥＭＴ１のドレイン−ゲート間およびソース−ゲート間に保護素子が備えられた構成とされている。

ＨＥＭＴ１は、外部からのゲート駆動信号に基づいてオンオフ駆動されるものであり、例えばドレイン−ソース間に接続される誘導性負荷（図示せず）に対する電力供給のオンオフを制御する。ＨＥＭＴ１は、例えばＳｉ（１１１）やＧａＡｓなどの基板の表面に、電子走行層となるＧａＮ層および電子供給層となるｎ型のＡｌＧａＮ層が積層された構造を化合物半導体基板として用いて形成されている。そして、ＡｌＧａＮ層の表面にリセス形状部が形成され、リセス形状部内にゲート電極が配置されると共に、ゲート電極を挟んだ両側にソース電極およびドレイン電極が形成されている。なお、ここではＨＥＭＴ１の一例を示したが、ＧａＮ−ＨＥＭＴやＧａＡｓ−ＨＥＭＴなど、どのような材料で構成されるものであっても良い。

ＨＥＭＴ１のドレイン−ゲート間には、保護素子として互いに直列接続されたサイリスタ２および第１抵抗３が備えられている。

サイリスタ２は、本実施形態では第１抵抗３のハイサイド側に配置されており、ＨＥＭＴ１のドレイン−ゲート間において順方向接続されている。サイリスタ２は、ｐｎｐｎ構造とされ、アノード−カソード間にブレークオーバ電圧Ｖ_BF（順方向耐圧）以上の電圧が印加されるとオンし、オンした後はベース電流が無くてもオン状態を維持するという動作を行う。サイリスタ２のアノード−カソード間電圧は、サイリスタ２がオンすると、ブレークオーバ電圧Ｖ_BFと比較して無視できる程度の電圧Ｖｈまで低下し、アノード−カソード間に流れる電流Ｉ_ACが大きくなると多少大きくなるが、ほぼ無視できる大きさである。そして、サイリスタ２は、アノード−カソード間に流れる電流Ｉ_ACが保持電流Ｉｈ以下に低下するとオフになる。このような動作を行うサイリスタ２を用いて、ターンオフ時にＨＥＭＴ１のドレイン電圧が所定電圧になったときにサイリスタ２をオンさせることで、ドレイン電圧がクランプされるようにする。これにより、ＨＥＭＴ１に対してクランプ電圧を超える電圧が印加されないようにしている。

なお、サイリスタ２のベースは、漏れ電流Ｉｓ（図２参照）と耐圧に応じてオープン状態にするか、もしくはサイリスタ２のカソードにショートさせるかを選択することができる。すなわち、サイリスタ２のベースをオープン状態にする場合、漏れ電流Ｉｓを増加させることになり、サイリスタ２を耐圧が大きいものにした場合には発熱量が多くなる。これに対して、サイリスタ２のベースをカソードにショートさせる場合には、オープン状態にする場合と比較して漏れ電流Ｉｓを小さくできる。このため、サイリスタ２の耐熱性を考慮して、サイリスタ２のベースをオープン状態にするかカソードにショートさせるかを選択すればよい。

第１抵抗３は、サイリスタ２に対して直列接続されており、後述する第２抵抗４と共にクランプ時にサイリスタ２を通じて流れる電流を決めるために用いられる。また、第１抵抗３は、第２抵抗４と共にＨＥＭＴ１のドレイン−ソース間電圧を分圧する分圧抵抗となることで、ターンオフ時におけるＨＥＭＴ１のゲート電圧Ｖｇを決める役割も果たす。

一方、ＨＥＭＴ１のソース−ゲート間には、保護素子として互いに直列接続された第２抵抗４およびツェナーダイオード５が備えられている。

第２抵抗４は、上記したように第１抵抗３と共にクランプ時にサイリスタ２を通じて流れる電流を決めるために用いられる。また、第２抵抗４は、第１抵抗３と共にＨＥＭＴ１のドレイン−ソース間電圧を分圧する分圧抵抗となることで、ターンオフ時におけるＨＥＭＴ１のゲート電圧を決める役割も果たす。

ツェナーダイオード５は、遮断手段に相当するものであり、負荷に電力供給を行うためにＨＥＭＴ１をオンさせる際には遮断されることでＨＥＭＴ１にゲート電圧Ｖｇが印加されるようにする。また、ツェナーダイオード５は、ＨＥＭＴ１のターンオフ時に、サイリスタ２がオンすると導通させられることで、保護素子側への電流の流れを許容する働きも果たす。本実施形態の場合、ツェナーダイオード５をＨＥＭＴ１のオン時のゲート電圧以上の耐圧に設定している。このため、ターンオフ時にはサイリスタ２が導通したときにサイリスタ２や第１、第２抵抗３、４およびツェナーダイオード５を通じる経路で電流を流しつつ、ターンオン時にはＨＥＭＴ１に対してゲート電圧を印加できるようにしている。また、本実施形態では、ツェナーダイオード５は、互いのカソードが接続されたバックツーバック接続とされており、ＨＥＭＴ１をゲートオフするときに負の電圧を掛けてオフする場合にも対処できるようにしている。

続いて、上記のように構成された半導体装置の保護回路の動作について説明する。

まず、外部からのゲート駆動信号（ゲート電圧Ｖｇ）に基づいてＨＥＭＴ１をオンしているときには、図示しない電源からの電力供給に基づいて誘導性負荷が駆動され、誘導性負荷に対してエネルギーが蓄積された状態になっている。そして、ゲート駆動信号の変化、例えばゲート電圧Ｖｇがハイレベルからローレベルに切り換わる等によってＨＥＭＴ１がターンオフされる。このとき、誘導性付加に蓄積されていたエネルギーを回路内で消費する必要がある。

これに対して、本実施形態では、保護回路が上記のような構成を備えているため、ＨＥＭＴ１のターンオフ時にサイリスタ２のアノード−カソード間にブレークオーバ電圧Ｖ_BF以上の電圧が印加されるとサイリスタ２がオンさせられる。そして、サイリスタ２がオンさせられると、第１抵抗３と第２抵抗４によって分圧された電圧がＨＥＭＴ１のゲート電圧Ｖｇとして印加され、ＨＥＭＴ１がオンされる。このため、ＨＥＭＴ１のドレイン電圧をサイリスタ２の順方向耐圧によってクランプすることができ、ＨＥＭＴ１に対してクランプ電圧を超える電圧が印加されないようにすることができる。

また、図２に示すように、サイリスタ２は、アノード−カソード間にブレークオーバ電圧Ｖ_BF以上の電圧が印加されてオンした後は、ベース電流が無くてもオン状態を維持するという動作を行う。そして、一度、サイリスタ２がオンしてドレイン電圧がクランプすると、サイリスタ２の降下電圧、つまりアノード−カソード間電圧は、ブレークオーバ電圧Ｖ_BFと比較して無視できる程度の電圧Ｖｈまで低下する。この電圧は、アノード−カソード間に流れる電流Ｉ_ACが大きくなると多少大きくなるが、ほぼ無視できる大きさである。したがって、クランプ時に保護回路に流れる電流は、第１抵抗３の抵抗値Ｒ１と第２抵抗４の抵抗値Ｒ２によって決定されるようになり、これらの抵抗値Ｒ１、Ｒ２を適宜選択することで、保護素子に流れる電流を小電流から大電流まで自由に設計することが可能となる。

例えば、サイリスタ２はオンしているときの抵抗値は小さいし、高耐圧の素子の場合はダイオード５の耐圧がサイリスタ２よりも十分に小さいため、ほとんで無視しても良い。このため、図３に示すように、サイリスタ２がオンするブレークオーバ電圧Ｖ_BFをクランプ電圧に設定すると、負荷線は、第１抵抗３および第２抵抗４の抵抗値Ｒ１、Ｒ２によって決まる線で示すことができ、これらの抵抗値Ｒ１、Ｒ２によってその勾配を設定できる。このため、第１抵抗３および第２抵抗４の抵抗値Ｒ１、Ｒ２を小さくすれば保護素子に流れる電流を大電流にでき、抵抗値Ｒ１、Ｒ２を大きくすれば保護素子に流れる電流を小電流にできる。

具体的には、サイリスタ２の特性線を記したグラフ中に第１抵抗３および第２抵抗４の抵抗値Ｒ１、Ｒ２に応じて決まる負荷線を記入した場合、それらの線の交点は、サイリスタ２がオンしたときに保護素子に流れる電流Ｉやサイリスタ２での降下電圧を表すことになる。つまり、サイリスタ２と負荷線とが交差する点における電流Ｉの値が、サイリスタ２がオンしたときに流れる電流になり、そのときの電圧Ｖ_AKの値がサイリスタ２での降下電圧となる。また、第１抵抗３および第２抵抗４には、サイリスタ２と同じ電流Ｉが流れることになり、クランプ電圧からサイリスタ２での電圧降下分を差し引いた電圧が第１抵抗３および第２抵抗４（およびダイオード５：クランプ電圧に比べると小さくほぼ無視出来る）での電圧降下分となる。したがって、サイリスタ２がオンするブレークオーバ電圧Ｖ_BFにクランプ電圧を設定すれば、第１抵抗３および第２抵抗４の抵抗値Ｒ１、Ｒ２を決めるだけで、それに応じた負荷線が決まり、サイリスタ２がオンしたときに保護素子に流れる電流を適宜設定できる。これにより、保護素子に流れる電流を調整することで、保護対象となるＨＥＭＴ１を駆動するのに十分な電力を供給することもできる。

一方、誘導性負荷のエネルギーが消費されてドレイン電圧が降下していき、アノード−カソード間に流れる主電流が保持電流Ｉｈ以下に低下すると、サイリスタ２がオフする。アノード−カソード間に流れる主電流が電流Ｉｈとなるときの電圧は、第１抵抗３および第２抵抗４の抵抗値Ｒ１、Ｒ２に対して電流Ｉｈを掛けた値（＝（Ｒ１＋Ｒ２）×Ｉｈ）（実際には、さらにダイオード５の耐圧を加算した電圧）となる。これが、クランプが解除されるクランプ解除電圧になる。このように、誘導性負荷のエネルギーが消費されてドレイン電圧が降下した後は、サイリスタ２がオフすることでＨＥＭＴ１もオフさせられ、自動的に通常のオフモードに復帰するようにできる。

なお、クランプ中のゲート電圧Ｖｇは、第１抵抗３の抵抗値Ｒ１と第２抵抗４の抵抗値Ｒ２より、Ｒ２／（Ｒ１＋Ｒ２）×クランプ電圧＋ダイオード５の耐圧で与えられるため、抵抗値Ｒ２を調整することで、自由に設定可能である。

以上説明したように、本実施形態では、保護素子としてＨＥＭＴ１のドレイン−ゲート間にサイリスタ２および第１抵抗３を備えると共に、ＨＥＭＴ１のソース−ゲート間に第２抵抗４およびダイオード５を備えるようにしている。このため、ＨＥＭＴ１のターンオフ時にサイリスタ２がオンして保護素子側に電流が流れるようにでき、そのときに第１抵抗３および第２抵抗４で分圧されて形成されるゲート電圧ＶｇによってＨＥＭＴ１をオンさせることができる。これにより、ターンオフ時に、サイリスタ２の順方向耐圧をクランプ電圧として、ＨＥＭＴ１に対して阻止電圧を超える電圧が印加されないようにしつつ、ＨＥＭＴ１をオンすることで誘導性負荷に蓄積されたエネルギーを消費することが可能となる。したがって、アバランシェエネルギー耐量を得ることが可能な半導体装置の保護回路とすることが可能になる。

また、このような保護回路において、保護素子は、サイリスタ２と第１抵抗３と第２抵抗４およびダイオード５によって構成可能であり、ダイオード５についてもＨＥＭＴ１のゲート駆動が行える程度の低い耐圧だけで十分であるため、段数を少なくできる。このため、保護素子のサイズ増大を抑制することも可能となる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記実施形態において、図４に示すように、サイリスタ２を第１抵抗３のローサイド側かつＨＥＭＴ１のゲートのハイサイド側に配置しても良い。

また、図５に示すように、遮断手段として、ダイオード５の代わりにサイリスタ１０を配置しても構わない。この場合、ＨＥＭＴ１をターンオフしたときに、サイリスタ１０がサイリスタ２と同様の動作を行うことで、第１抵抗３と第２抵抗４とにより分圧された電圧がＨＥＭＴ１のゲートに印加されるようにし、ＨＥＭＴ１をオンさせることができる。これにより、第１実施形態と同様の効果を得ることができる。また、この場合にも、サイリスタ２についてＨＥＭＴ１のゲート駆動が行える程度の低い耐圧だけで十分であるため、保護素子のサイズ増大を抑制することも可能となる。なお、サイリスタ１０のベースについても、漏れ電流Ｉｓと耐圧に応じてオープン状態にするか、もしくはサイリスタ１０のカソードにショートさせるかを選択することができる。

さらに、図６に示すように、サイリスタ２を複数段で構成するようにしても良い。

１ＨＥＭＴ
２、１０サイリスタ
３第１抵抗
４第２抵抗
５ダイオード

Claims

負荷に対して接続され、該負荷に対する電力供給のオンオフを制御する半導体スイッチング素子となる高電子移動度トランジスタ（１）と、
前記高電子移動度トランジスタのドレイン−ゲート間に、該ドレイン−ゲート間において順方向接続されたサイリスタ（２）および該サイリスタに直列接続された第１抵抗（３）を備えており、前記高電子移動度トランジスタのソース−ゲート間に、第２抵抗（４）および該第２抵抗に対して直列接続され前記サイリスタがオフされているときに前記ドレイン−ゲート間の電流の流れを遮断すると共に前記サイリスタがオンされているときに前記ドレイン−ゲート間の電流の流れを許容する遮断手段（５、１０）が備えられた保護素子と、を備えていることを特徴とする半導体装置の保護回路。
前記高電子移動度トランジスタのターンオフ時における該高電子移動度トランジスタのドレイン電圧が前記サイリスタの順方向耐圧をクランプ電圧としてクランプされることを特徴とする請求項１に記載の半導体装置の保護回路。
前記クランプが解除される電圧であるクランプ解除電圧が前記第１抵抗の抵抗値Ｒ１および前記第２抵抗の抵抗値Ｒ２とを合わせた抵抗値（Ｒ１＋Ｒ２）に対して前記サイリスタにおける保持電流Ｉｈを掛けた値（（Ｒ１＋Ｒ２）×Ｉｈ）に設定されていることを特徴とする請求項２に記載の半導体装置の保護回路。
前記高電子移動度トランジスタのドレイン電圧が前記クランプ電圧にクランプされているときにおける該高電子移動度トランジスタのゲート電圧（Ｖｇ）が前記第１抵抗の抵抗値Ｒ１および前記第２抵抗の抵抗値Ｒ２より、Ｒ２／（Ｒ１＋Ｒ２）×クランプ電圧とされていることを特徴とする請求項２または３に記載の半導体装置の保護回路。
前記サイリスタが前記第１抵抗のハイサイド側に接続されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の保護回路。
前記サイリスタが前記第１抵抗のローサイド側に接続されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の保護回路。
前記ソース−ゲート間には前記第２抵抗と共に前記遮断手段としてダイオード（５）が接続されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の保護回路。
前記ソース−ゲート間には前記第２抵抗と共に前記遮断手段としてサイリスタ（１０）が接続されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の保護回路。
前記ドレイン−ゲート間に接続されるサイリスタは、複数段とされていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置の保護回路。
前記サイリスタのベースがオープン状態もしくは該サイリスタのカソードにショートさせられていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置の保護回路。