JPH0669423A - 半導体部品 - Google Patents
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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Abstract
(57)【要約】
【目的】 パワー半導体デバイスと、これを過電圧に対
して保護する保護デバイスとを具えている半導体部品に
おけるパワー半導体デバイスのブレークダウン電圧を高
めるようにする。 【構成】 半導体本体２の一導電形部分の第１領域５
が、少なくとも２つの電極８及び９又は８及び１０と、
能動デバイス領域１１とを有するパワー半導体デバイス
７の能動デバイス部分６を規定する。半導体整流素子１
３の直列接続アレイから成る保護デバイス１２を半導体
本体の第１主表面３の上の絶縁層上に形成する。保護デ
バイスを前記２つの電極間に接続し、保護デバイス間の
電圧が予定値以上となると、これをブレークダウンさせ
て２つの電極間を導通させる。能動デバイス部分６を第
１主表面に沿って延在する少なくとも１つの電界軽減領
域２１を具えいる電界軽減手段２０により囲む。保護デ
バイスを整流素子のアレイが電界軽減領域を横切って延
在するように電界軽減手段に隣接して設ける。
して保護する保護デバイスとを具えている半導体部品に
おけるパワー半導体デバイスのブレークダウン電圧を高
めるようにする。 【構成】 半導体本体２の一導電形部分の第１領域５
が、少なくとも２つの電極８及び９又は８及び１０と、
能動デバイス領域１１とを有するパワー半導体デバイス
７の能動デバイス部分６を規定する。半導体整流素子１
３の直列接続アレイから成る保護デバイス１２を半導体
本体の第１主表面３の上の絶縁層上に形成する。保護デ
バイスを前記２つの電極間に接続し、保護デバイス間の
電圧が予定値以上となると、これをブレークダウンさせ
て２つの電極間を導通させる。能動デバイス部分６を第
１主表面に沿って延在する少なくとも１つの電界軽減領
域２１を具えいる電界軽減手段２０により囲む。保護デ
バイスを整流素子のアレイが電界軽減領域を横切って延
在するように電界軽減手段に隣接して設ける。
Description
【０００１】
【産業上の利用分野】本発明はパワー半導体デバイス及
びこのパワー半導体デバイスを過電流に対して保護する
ための保護デバイスを具えている半導体部品に関するも
のである。
びこのパワー半導体デバイスを過電流に対して保護する
ための保護デバイスを具えている半導体部品に関するも
のである。
【０００２】
【従来の技術】欧州特許出願公開明細書ＥＰ−Ａ−３７
２８２０には斯種の半導体部品が開示されており、これ
は第１及び第２主表面を有する半導体本体であって、こ
の半導体本体の第１主表面に隣接する一導電形の第１領
域の部分が、少なくとも２つの電極と、各々が前記第１
領域と共に第１主表面まで延在するｐｎ接合を形成する
複数の能動デバイス領域とを有している半導体デバイス
の能動デバイス部分を規定する半導体本体と、前記第１
主表面上の絶縁層の上に設けられる半導体整流素子の直
列接続アレイから成る保護デバイスとを具え、この保護
デバイス間の電圧が予定限界値以上となると、保護デバ
イスがブレークダウンして前記２つの電極間を導通させ
るように、前記保護デバイスをパワー半導体デバイスの
少なくとも２つの電極間に接続するようにしたものであ
る。
２８２０には斯種の半導体部品が開示されており、これ
は第１及び第２主表面を有する半導体本体であって、こ
の半導体本体の第１主表面に隣接する一導電形の第１領
域の部分が、少なくとも２つの電極と、各々が前記第１
領域と共に第１主表面まで延在するｐｎ接合を形成する
複数の能動デバイス領域とを有している半導体デバイス
の能動デバイス部分を規定する半導体本体と、前記第１
主表面上の絶縁層の上に設けられる半導体整流素子の直
列接続アレイから成る保護デバイスとを具え、この保護
デバイス間の電圧が予定限界値以上となると、保護デバ
イスがブレークダウンして前記２つの電極間を導通させ
るように、前記保護デバイスをパワー半導体デバイスの
少なくとも２つの電極間に接続するようにしたものであ
る。
【０００３】ＥＰ−Ａ−３７２８２０に記載しているよ
うに、パワー半導体デバイスはＤＭＯＳタイプの垂直形
パワーＭＯＳＦＥＴとすることができ、又保護素子はパ
ワーＭＯＳＦＥＴのドレインと、制御即ちゲート電極と
の間に背中合わせに複数個接続する一連のｐｎ接合ダイ
オードとして薄膜技法で形成している。保護デバイス
は、パワー半導体デバイス間の電圧をダイオードチェー
ンの総合アバラシン（なだれ）電圧にクランプして、過
剰エネルギー、例えば誘導性負荷のターン・オフ時のド
レイン電極における電圧の急速な立上りがダイオードチ
ェーンのアバラシン伝導によるパワーＭＯＳＦＥＴの導
通により消費されるようにする。
うに、パワー半導体デバイスはＤＭＯＳタイプの垂直形
パワーＭＯＳＦＥＴとすることができ、又保護素子はパ
ワーＭＯＳＦＥＴのドレインと、制御即ちゲート電極と
の間に背中合わせに複数個接続する一連のｐｎ接合ダイ
オードとして薄膜技法で形成している。保護デバイス
は、パワー半導体デバイス間の電圧をダイオードチェー
ンの総合アバラシン（なだれ）電圧にクランプして、過
剰エネルギー、例えば誘導性負荷のターン・オフ時のド
レイン電極における電圧の急速な立上りがダイオードチ
ェーンのアバラシン伝導によるパワーＭＯＳＦＥＴの導
通により消費されるようにする。
【０００４】
【発明が解決しようとする課題】本発明の目的は前記半
導体部品におけるパワー半導体デバイスのブレークダウ
ン電圧を従来のものよりも簡単な構成により高めるよう
にした前述した種類の半導体部品を提供することにあ
る。
導体部品におけるパワー半導体デバイスのブレークダウ
ン電圧を従来のものよりも簡単な構成により高めるよう
にした前述した種類の半導体部品を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明は、第１及び第２
主表面を有する半導体本体であって、この半導体本体の
第１主表面に隣接する一導電形の第１領域の部分が、少
なくとも２つの電極と、各々が前記第１領域と共に第１
主表面まで延在するｐｎ接合を形成する複数の能動デバ
イス領域とを有しているパワー半導体デバイスの能動デ
バイス部分を規定する半導体本体と、前記第１主表面上
の絶縁層の上に設けられる半導体整流素子の直列接続ア
レイから成る保護デバイスとを具え、前記保護デバイス
間の電圧が予定限界値以上となると、この保護デバイス
がブレークダウンして、前記２つの電極間を導通させる
ように前記保護デバイスをパワー半導体デバイスの少な
くとも２つの電極間に接続した半導体部品において、前
記能動デバイス部分を、前記第１主表面に沿って延在し
て前記能動デバイス部分内の電界が電界軽減手段により
前記能動デバイス部分の外側に横方向へと広がって前記
パワー半導体デバイスのブレークダウン電圧が高くなる
ようにする少なくとも１つの電界軽減領域を具えている
電界軽減手段により囲み、且つ前記整流素子のアレイが
前記少なくとも１つの電界軽減領域を横切って延在する
ように前記保護デバイスを前記電界軽減手段に隣接して
設けたことを特徴とする。
主表面を有する半導体本体であって、この半導体本体の
第１主表面に隣接する一導電形の第１領域の部分が、少
なくとも２つの電極と、各々が前記第１領域と共に第１
主表面まで延在するｐｎ接合を形成する複数の能動デバ
イス領域とを有しているパワー半導体デバイスの能動デ
バイス部分を規定する半導体本体と、前記第１主表面上
の絶縁層の上に設けられる半導体整流素子の直列接続ア
レイから成る保護デバイスとを具え、前記保護デバイス
間の電圧が予定限界値以上となると、この保護デバイス
がブレークダウンして、前記２つの電極間を導通させる
ように前記保護デバイスをパワー半導体デバイスの少な
くとも２つの電極間に接続した半導体部品において、前
記能動デバイス部分を、前記第１主表面に沿って延在し
て前記能動デバイス部分内の電界が電界軽減手段により
前記能動デバイス部分の外側に横方向へと広がって前記
パワー半導体デバイスのブレークダウン電圧が高くなる
ようにする少なくとも１つの電界軽減領域を具えている
電界軽減手段により囲み、且つ前記整流素子のアレイが
前記少なくとも１つの電界軽減領域を横切って延在する
ように前記保護デバイスを前記電界軽減手段に隣接して
設けたことを特徴とする。
【０００６】従って、本発明による半導体部品では、電
界軽減手段がパワー半導体デバイスに生ずる電界を横方
向、即ち第１主表面に沿う方向に広げるように作用し
て、パワー半導体デバイスのブレークダウン電圧を高め
るようにする。パワー半導体デバイスは約６０ボルトか
ら何百ボルトまでもの逆バイアス電圧に耐えられるよう
にすることが所望され、電界軽減手段は半導体本体の抵
抗と組合わせることによりパワー半導体デバイスのブレ
ークダウン電圧を所望値とすることができる。
界軽減手段がパワー半導体デバイスに生ずる電界を横方
向、即ち第１主表面に沿う方向に広げるように作用し
て、パワー半導体デバイスのブレークダウン電圧を高め
るようにする。パワー半導体デバイスは約６０ボルトか
ら何百ボルトまでもの逆バイアス電圧に耐えられるよう
にすることが所望され、電界軽減手段は半導体本体の抵
抗と組合わせることによりパワー半導体デバイスのブレ
ークダウン電圧を所望値とすることができる。
【０００７】一般に、斯種のパワー半導体デバイスの電
界軽減手段は高電圧パッシベーション（不活性化）法を
必要とし、例えば酸素をドープした多結晶質の材料層に
窒化シリコンの如き材料層を設けて、外的な影響からパ
ワー半導体デバイス及び電界軽減領域を保護する。しか
し、本発明者は少なくとも１つの電界軽減領域を横切っ
て保護デバイスを設けることにより、この保護デバイス
の整流素子が少なくとも１つの電界軽減領域の電圧に影
響を及ぼし、しかもこうした整流素子はパワー半導体デ
バイスのエッジ−ターミネーション（即ち電界軽減領
域）の電界を除去するのに使用し得る分圧器として作動
させるべく使用することができ、且つこのような場合
に、保護デバイスが電界軽減領域に及ぼす影響は、それ
が上述した方法のような高電圧不活性化法で電界軽減手
段を最早保護する必要がなくなるような程度のものであ
ることを確めた。不活性化させるのに、むしろ簡単な絶
縁層、例えばリンを低ドープしたシリコン酸化物層（Ｌ
ＯＰＯＸ）の如き低電圧不活性化法を用いることがで
き、これにより製造コストを低減させることができる。
界軽減手段は高電圧パッシベーション（不活性化）法を
必要とし、例えば酸素をドープした多結晶質の材料層に
窒化シリコンの如き材料層を設けて、外的な影響からパ
ワー半導体デバイス及び電界軽減領域を保護する。しか
し、本発明者は少なくとも１つの電界軽減領域を横切っ
て保護デバイスを設けることにより、この保護デバイス
の整流素子が少なくとも１つの電界軽減領域の電圧に影
響を及ぼし、しかもこうした整流素子はパワー半導体デ
バイスのエッジ−ターミネーション（即ち電界軽減領
域）の電界を除去するのに使用し得る分圧器として作動
させるべく使用することができ、且つこのような場合
に、保護デバイスが電界軽減領域に及ぼす影響は、それ
が上述した方法のような高電圧不活性化法で電界軽減手
段を最早保護する必要がなくなるような程度のものであ
ることを確めた。不活性化させるのに、むしろ簡単な絶
縁層、例えばリンを低ドープしたシリコン酸化物層（Ｌ
ＯＰＯＸ）の如き低電圧不活性化法を用いることがで
き、これにより製造コストを低減させることができる。
【０００８】電界軽減手段の特性及び寸法に応じて保護
デバイスに必要な追加領域は極めて小さくすることがで
き、例えば保護デバイスはパワー半導体デバイスに凹所
を形成することにより収容させることができる。特に、
電界軽減手段が、一般に高電圧デバイスに対する場合の
ように非常に広範囲にわたる場合には、保護デバイスを
実質上電界軽減手段の上に完全に位置させることができ
る。保護デバイスを内蔵している半導体部品は保護デバ
イスを持たない半導体部品と実質上同じ面積を有し、従
って保護デバイスを有する半導体部品は保護デバイスの
ない半導体部品と同じ半導体パッケージ内に嵌合させる
ことができる。
デバイスに必要な追加領域は極めて小さくすることがで
き、例えば保護デバイスはパワー半導体デバイスに凹所
を形成することにより収容させることができる。特に、
電界軽減手段が、一般に高電圧デバイスに対する場合の
ように非常に広範囲にわたる場合には、保護デバイスを
実質上電界軽減手段の上に完全に位置させることができ
る。保護デバイスを内蔵している半導体部品は保護デバ
イスを持たない半導体部品と実質上同じ面積を有し、従
って保護デバイスを有する半導体部品は保護デバイスの
ない半導体部品と同じ半導体パッケージ内に嵌合させる
ことができる。
【０００９】本発明の好適例では、各能動デバイス領域
が一導電形の他の領域を含み、且つ第１主表面上に設け
られる絶縁ゲート構体が前記能動デバイス領域により前
記他の領域と前記第１領域との間に規定される伝導チャ
ネル領域の上方に位置し、前記他の領域をパワー半導体
デバイスの一方の主電極に接続し、前記第１領域を他方
の電極に接続し、前記絶縁ゲートを制御電極に接続す
る。この場合、パワー半導体デバイスは、例えばパワー
ＭＯＳＦＥＴ又はＩＧＢＴ（絶縁ゲートバイポーラトラ
ンジスタ）とすることができる。
が一導電形の他の領域を含み、且つ第１主表面上に設け
られる絶縁ゲート構体が前記能動デバイス領域により前
記他の領域と前記第１領域との間に規定される伝導チャ
ネル領域の上方に位置し、前記他の領域をパワー半導体
デバイスの一方の主電極に接続し、前記第１領域を他方
の電極に接続し、前記絶縁ゲートを制御電極に接続す
る。この場合、パワー半導体デバイスは、例えばパワー
ＭＯＳＦＥＴ又はＩＧＢＴ（絶縁ゲートバイポーラトラ
ンジスタ）とすることができる。
【００１０】絶縁ゲート構体はドープ半導体、例えばド
ープ多結晶シリコンの導電ゲートを有しているので、保
護デバイスは同じ半導体層から形成して、追加の処理工
程の必要性を減らすことができる。
ープ多結晶シリコンの導電ゲートを有しているので、保
護デバイスは同じ半導体層から形成して、追加の処理工
程の必要性を減らすことができる。
【００１１】保護デバイスは、半導体層内にｐ及びｎ導
電形領域が交互に形成させるようにして形成した直列接
続の薄膜ダイオードのアレイで構成し、このダイオード
アレイが半導体層に沿って延在するようにすることがで
きる。
電形領域が交互に形成させるようにして形成した直列接
続の薄膜ダイオードのアレイで構成し、このダイオード
アレイが半導体層に沿って延在するようにすることがで
きる。
【００１２】保護デバイスは電界軽減手段に接続するの
が好適である。従って、例えば各電界軽減領域を整流素
子の内の選択した１つの整流素子に接続して、電界軽減
領域における電圧が、連続する整流素子に沿う電圧差に
よって影響されるようにすることができる。
が好適である。従って、例えば各電界軽減領域を整流素
子の内の選択した１つの整流素子に接続して、電界軽減
領域における電圧が、連続する整流素子に沿う電圧差に
よって影響されるようにすることができる。
【００１３】電界軽減手段は、第１領域内にて能動デバ
イス部分を囲むように離間して形成した反対導電形の１
個以上の電界軽減領域で構成することができる。電界軽
減手段は電界軽減プレート領域、即ち離間した電界軽減
プレート領域を規定するように、第１主表面に沿って外
側に延在する電界軽減プレート手段で構成することもで
きる。電界軽減手段を電界軽減領域と電界軽減プレート
領域との双方で構成する場合には、電界プレート領域
が、関連する電界軽減領域を超えて能動デバイス部分か
ら離れて外側に横方向へと延在するようにすることがで
きる。
イス部分を囲むように離間して形成した反対導電形の１
個以上の電界軽減領域で構成することができる。電界軽
減手段は電界軽減プレート領域、即ち離間した電界軽減
プレート領域を規定するように、第１主表面に沿って外
側に延在する電界軽減プレート手段で構成することもで
きる。電界軽減手段を電界軽減領域と電界軽減プレート
領域との双方で構成する場合には、電界プレート領域
が、関連する電界軽減領域を超えて能動デバイス部分か
ら離れて外側に横方向へと延在するようにすることがで
きる。
【００１４】多数の電界軽減領域を設ける場合には、電
界軽減領域は能動デバイス部分を囲む同心的な離間した
リングとして形成することができる。保護デバイスを半
導体層に一連のｐｎ接合ダイオードとして形成し、且つ
電界軽減手段を電界軽減領域で構成する場合には、１つ
以上の電界軽減領域を半導体層の各領域に接続すること
ができる。電界軽減領域を電界プレート領域で構成する
場合には、整流素子と電界軽減領域との間を同様に接続
することができる。
界軽減領域は能動デバイス部分を囲む同心的な離間した
リングとして形成することができる。保護デバイスを半
導体層に一連のｐｎ接合ダイオードとして形成し、且つ
電界軽減手段を電界軽減領域で構成する場合には、１つ
以上の電界軽減領域を半導体層の各領域に接続すること
ができる。電界軽減領域を電界プレート領域で構成する
場合には、整流素子と電界軽減領域との間を同様に接続
することができる。
【００１５】保護デバイスはパワー半導体デバイスの２
つの主電極間、即ちパワーＭＯＳＦＥＴの場合にはドレ
インとソースとの間、ＩＧＢＴの場合にはアノードとカ
ソードとの間に接続することができる。このような場合
に、２つの電極間の電圧が予定限界値以上となると、保
護デバイスが導通して、過剰エネルギーがこの保護デバ
イスを経て消費される。
つの主電極間、即ちパワーＭＯＳＦＥＴの場合にはドレ
インとソースとの間、ＩＧＢＴの場合にはアノードとカ
ソードとの間に接続することができる。このような場合
に、２つの電極間の電圧が予定限界値以上となると、保
護デバイスが導通して、過剰エネルギーがこの保護デバ
イスを経て消費される。
【００１６】他の例では、保護デバイスを一方の主電極
（一般に、パワーＭＯＳＦＥＴ又はＩＧＢＴの場合には
ドレイン又はアノード電極）と、パワー半導体デバイス
の制御電極との間に接続すると共に、例えば他の小さ目
のブレークダウン電圧保護デバイス又は抵抗を制御電極
と他の主電極間との間に接続することができる。さらに
又、保護デバイスの一部を一方の主電極と制御電極との
間以外に、制御電極と他方の主電極との間に接続するこ
ともできる。いずれの場合にも、一方の主電極と制御電
極との間の保護デバイスが、一方の主電極における過剰
電圧により導通すると、パワー半導体デバイスの制御電
極における電圧が上昇して、このパワー半導体デバイス
をターン・オンさせるため、過剰エネルギーがこのパワ
ー半導体デバイスを経て消費されるために、パワー半導
体デバイスの電流処理能力を非常に高くすることができ
るという利点がある。
（一般に、パワーＭＯＳＦＥＴ又はＩＧＢＴの場合には
ドレイン又はアノード電極）と、パワー半導体デバイス
の制御電極との間に接続すると共に、例えば他の小さ目
のブレークダウン電圧保護デバイス又は抵抗を制御電極
と他の主電極間との間に接続することができる。さらに
又、保護デバイスの一部を一方の主電極と制御電極との
間以外に、制御電極と他方の主電極との間に接続するこ
ともできる。いずれの場合にも、一方の主電極と制御電
極との間の保護デバイスが、一方の主電極における過剰
電圧により導通すると、パワー半導体デバイスの制御電
極における電圧が上昇して、このパワー半導体デバイス
をターン・オンさせるため、過剰エネルギーがこのパワ
ー半導体デバイスを経て消費されるために、パワー半導
体デバイスの電流処理能力を非常に高くすることができ
るという利点がある。
【００１７】なお、ＥＰ−Ｂ−１９０４２３には、絶縁
層上に形成される半導体層状の電界プレート電極を有す
ると共にｐ及びｎ導電形領域を交互に有している半導体
デバイスが開示されている。斯かる電界プレート電極は
半導体デバイスの主電極間に接続されている。半導体デ
バイスの作動に当り、電界プレート電極内の逆デバイス
接合に関連する空乏領域は直列に接続されるコンデンサ
のアレイとして作用するため、電界プレート電極に電流
が流れなくても、この電界プレートに沿って電位勾配が
あり、これは特に半導体バイアス内の逆バイアス接合に
よる空乏層の湾曲度を減らすような働きをし、これによ
り電界を横方向に広げて、半導体デバイスのブレークダ
ウン電圧を高めるようにする。
層上に形成される半導体層状の電界プレート電極を有す
ると共にｐ及びｎ導電形領域を交互に有している半導体
デバイスが開示されている。斯かる電界プレート電極は
半導体デバイスの主電極間に接続されている。半導体デ
バイスの作動に当り、電界プレート電極内の逆デバイス
接合に関連する空乏領域は直列に接続されるコンデンサ
のアレイとして作用するため、電界プレート電極に電流
が流れなくても、この電界プレートに沿って電位勾配が
あり、これは特に半導体バイアス内の逆バイアス接合に
よる空乏層の湾曲度を減らすような働きをし、これによ
り電界を横方向に広げて、半導体デバイスのブレークダ
ウン電圧を高めるようにする。
【００１８】上述したように、ＥＰ−Ｂ−１９０４２３
に記載されている電界プレート電極の場合には、これを
直列接続のコンデンサアレイとして正しく機能させるた
めには、電界プレートに電流を流してはならない。電界
プレートに電流を流した場合には、半導体デバイスが当
てにする半導体層の電界軽減特性が失われることにな
る。
に記載されている電界プレート電極の場合には、これを
直列接続のコンデンサアレイとして正しく機能させるた
めには、電界プレートに電流を流してはならない。電界
プレートに電流を流した場合には、半導体デバイスが当
てにする半導体層の電界軽減特性が失われることにな
る。
【００１９】
【実施例】以下図面を参照して本発明を実施例につき説
明するが、各図は単に図式的に示したものであって、実
寸図示したものではなく、特に各層又は領域の厚さ方向
の寸法は拡大し、又他の寸法は縮小したりして示してあ
る。なお、図面全体を通して同じ部分か、又は同様な部
分を示すものには同じ参照番号を付して示してある。
明するが、各図は単に図式的に示したものであって、実
寸図示したものではなく、特に各層又は領域の厚さ方向
の寸法は拡大し、又他の寸法は縮小したりして示してあ
る。なお、図面全体を通して同じ部分か、又は同様な部
分を示すものには同じ参照番号を付して示してある。
【００２０】図面を参照するに、図示の半導体部品１は
第１主表面３と第２主表面４とを有する半導体本体２を
具えており、第１主表面３に隣接している一導電形の第
１領域５が少なくとも２つの電極８と９又は８と１０及
びこの第１領域５と共に第１主表面３まで延在するｐｎ
接合１１ａを各々形成する能動デバイス領域１１を有す
るパワー半導体デバイス７の能動デバイス部分６を規定
し、半導体部品１は第１主表面上の絶縁層１４上に形成
される直列接続の半導体整流素子１３のアレイから成る
保護デバイス１２も具えており、この保護デバイス１２
をパワー半導体デバイス７の少なくとも２つの電極（８
と９又は１０）間に接続して、保護デバイス１２の両端
間の電圧が予定限界値以上となる時に保護デバイスがブ
レークダウンして２つの電極間を導通させるようにす
る。本発明によれば、能動デバイス部分６を電界軽減手
段２０により包囲する。この電界軽減手段２０は第１主
表面３に沿って延在する少なくとも１つの領域２１で構
成し、この領域により能動デバイス部分６内の電界をこ
の能動デバイス部分の外方へと横方向に広げてパワー半
導体デバイス７のブレークダウン電圧を高めるようにす
ると共に、保護デバイス１２を電界軽減手段２０に隣接
して設けて、整流素子１３のアレイが少なくとも１つの
電界軽減領域２１を横切って延在し、この電界軽減領域
の電圧に影響を及ぼすようにする。
第１主表面３と第２主表面４とを有する半導体本体２を
具えており、第１主表面３に隣接している一導電形の第
１領域５が少なくとも２つの電極８と９又は８と１０及
びこの第１領域５と共に第１主表面３まで延在するｐｎ
接合１１ａを各々形成する能動デバイス領域１１を有す
るパワー半導体デバイス７の能動デバイス部分６を規定
し、半導体部品１は第１主表面上の絶縁層１４上に形成
される直列接続の半導体整流素子１３のアレイから成る
保護デバイス１２も具えており、この保護デバイス１２
をパワー半導体デバイス７の少なくとも２つの電極（８
と９又は１０）間に接続して、保護デバイス１２の両端
間の電圧が予定限界値以上となる時に保護デバイスがブ
レークダウンして２つの電極間を導通させるようにす
る。本発明によれば、能動デバイス部分６を電界軽減手
段２０により包囲する。この電界軽減手段２０は第１主
表面３に沿って延在する少なくとも１つの領域２１で構
成し、この領域により能動デバイス部分６内の電界をこ
の能動デバイス部分の外方へと横方向に広げてパワー半
導体デバイス７のブレークダウン電圧を高めるようにす
ると共に、保護デバイス１２を電界軽減手段２０に隣接
して設けて、整流素子１３のアレイが少なくとも１つの
電界軽減領域２１を横切って延在し、この電界軽減領域
の電圧に影響を及ぼすようにする。
【００２１】電界軽減手段２０はパワー半導体デバイス
内に生じる電界を横方向、即ち第１主表面に沿って広げ
てパワー半導体デバイス７のブレークダウン電圧を高め
るように作動する。パワー半導体デバイス７は約６０ボ
ルトから何百ボルトまでもの逆バイアス電圧に耐えられ
るようにすることができ、電界軽減手段２０を半導体本
体２の抵抗と組合わせることによりパワー半導体デバイ
スのブレークダウン電圧を所望値とすることができる。
内に生じる電界を横方向、即ち第１主表面に沿って広げ
てパワー半導体デバイス７のブレークダウン電圧を高め
るように作動する。パワー半導体デバイス７は約６０ボ
ルトから何百ボルトまでもの逆バイアス電圧に耐えられ
るようにすることができ、電界軽減手段２０を半導体本
体２の抵抗と組合わせることによりパワー半導体デバイ
スのブレークダウン電圧を所望値とすることができる。
【００２２】斯種のパワー半導体バイアス７の電界軽減
手段２０は通常高電圧のパッショベーション（不活性
化）法を必要とし、代表的には酸素をドープした多結晶
質の材料層に窒化シリコンの如き材料層を設けて、外部
電圧の如き外的な影響からパワー半導体デバイス７及び
電界軽減領域２０を保護する。しかし、本発明者は電界
軽減手段２０を横切って保護デバイス１２を設けること
により、この保護デバイス１２の整流素子１３が電界軽
減手段２０内の電圧に影響を及ぼし得ることを確かめ
た。保護デバイス１２が電界軽減手段２０に及ぼす影響
は、上述した方法のように電界軽減手段２０を高電圧不
活性化法で保護する必要性が最早なくなり、むしろ不活
性化させるのに簡単な絶縁層、例えばリンを低ドープし
たシリコン酸化物層（ＬＯＰＯＸ）の如き低電圧不活性
化法を用いても電界軽減手段が安定を維持するというよ
うなものであることも確かめた。こうすることにより製
造工程の複雑性及びコストを低減させることができる。
手段２０は通常高電圧のパッショベーション（不活性
化）法を必要とし、代表的には酸素をドープした多結晶
質の材料層に窒化シリコンの如き材料層を設けて、外部
電圧の如き外的な影響からパワー半導体デバイス７及び
電界軽減領域２０を保護する。しかし、本発明者は電界
軽減手段２０を横切って保護デバイス１２を設けること
により、この保護デバイス１２の整流素子１３が電界軽
減手段２０内の電圧に影響を及ぼし得ることを確かめ
た。保護デバイス１２が電界軽減手段２０に及ぼす影響
は、上述した方法のように電界軽減手段２０を高電圧不
活性化法で保護する必要性が最早なくなり、むしろ不活
性化させるのに簡単な絶縁層、例えばリンを低ドープし
たシリコン酸化物層（ＬＯＰＯＸ）の如き低電圧不活性
化法を用いても電界軽減手段が安定を維持するというよ
うなものであることも確かめた。こうすることにより製
造工程の複雑性及びコストを低減させることができる。
【００２３】保護デバイスに必要な追加領域は、電界軽
減手段の特性及び寸法に応じて極めて少なくて済み、こ
のような保護デバイスは例えばパワー半導体デバイスに
凹所を形成することにより収容させることができる。特
に、電界軽減手段が一般に高圧デバイスに対する場合の
ように非常に広範囲にわたる場合には、保護デバイスを
実質上電界軽減手段の上に完全に位置させることができ
る。保護デバイス１２を内蔵している半導体部品１は実
質上保護デバイスを持たない半導体部品と同じ面積を有
し、保護デバイスを有する半導体部品を保護デバイスの
ない保護部品と同じ半導体パッケージ内に嵌合させるこ
とができる。
減手段の特性及び寸法に応じて極めて少なくて済み、こ
のような保護デバイスは例えばパワー半導体デバイスに
凹所を形成することにより収容させることができる。特
に、電界軽減手段が一般に高圧デバイスに対する場合の
ように非常に広範囲にわたる場合には、保護デバイスを
実質上電界軽減手段の上に完全に位置させることができ
る。保護デバイス１２を内蔵している半導体部品１は実
質上保護デバイスを持たない半導体部品と同じ面積を有
し、保護デバイスを有する半導体部品を保護デバイスの
ない保護部品と同じ半導体パッケージ内に嵌合させるこ
とができる。
【００２４】図１は本発明による半導体部品１の第１実
施例の回路図を示す。この例におけるパワー半導体デバ
イス７は絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）であり、この構成については後に図３につき詳しく
説明する。本発明をｎチャネルデバイスの例につき説明
するが、本発明はｐチャネルＩＧＢＴにも適用できるこ
とは当業者にとって勿論明らかなことである。さらに、
パワー半導体デバイス７は必ずしもＩＧＢＴとする必要
はなく、パワーＭＯＳＦＥＴ又はパワーバイポーラデバ
イスとすることもできる。
施例の回路図を示す。この例におけるパワー半導体デバ
イス７は絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）であり、この構成については後に図３につき詳しく
説明する。本発明をｎチャネルデバイスの例につき説明
するが、本発明はｐチャネルＩＧＢＴにも適用できるこ
とは当業者にとって勿論明らかなことである。さらに、
パワー半導体デバイス７は必ずしもＩＧＢＴとする必要
はなく、パワーＭＯＳＦＥＴ又はパワーバイポーラデバ
イスとすることもできる。
【００２５】図１に示した例では保護デバイス１２を整
流素子１３から成るダイオードを背中合わせに直列に接
続して構成し、この保護デバイスをＩＧＢＴ７のアノー
ド電極８（これは、パワー半導体デバイスをＭＯＳＦＥ
Ｔとする場合にはドレイン電極である）と、制御又はゲ
ート電極１０との間に接続する。図示のように、アノー
ド電極８を誘導性負荷Ｌ（図面ではコイルとして図示し
てある）を介して第１電源端子Ｔ1 に接続し、カソード
電極９を、この場合第１電源端子Ｔ1 の電圧よりも低い
電圧の第２電源端子Ｔ2 に接続し、ゲート電極１０を制
御端子Ｔ3 に接続する。背中合わせに直列に接続するダ
イオードの内の１つ置きのダイオード１３ａはパワー半
導体デバイスの通常の作動時に逆バイアスされるが、残
りのダイオード１３ｂは順方向にバイアスされる。アノ
ード電極８の電圧が予定限界値以上になると、一般にア
バランシブレークダウン（なだれ降伏）によりブレーク
ダウンする逆バイアスダイオード１３ａが保護デバイス
１２を導通させることは勿論である。残りのダイオード
１３ｂはゲート電極１０がドレイン電極８の電圧よりも
高電圧になっても電流がゲート電極１０からドレイン電
極８に流れないようにする働きをする。
流素子１３から成るダイオードを背中合わせに直列に接
続して構成し、この保護デバイスをＩＧＢＴ７のアノー
ド電極８（これは、パワー半導体デバイスをＭＯＳＦＥ
Ｔとする場合にはドレイン電極である）と、制御又はゲ
ート電極１０との間に接続する。図示のように、アノー
ド電極８を誘導性負荷Ｌ（図面ではコイルとして図示し
てある）を介して第１電源端子Ｔ1 に接続し、カソード
電極９を、この場合第１電源端子Ｔ1 の電圧よりも低い
電圧の第２電源端子Ｔ2 に接続し、ゲート電極１０を制
御端子Ｔ3 に接続する。背中合わせに直列に接続するダ
イオードの内の１つ置きのダイオード１３ａはパワー半
導体デバイスの通常の作動時に逆バイアスされるが、残
りのダイオード１３ｂは順方向にバイアスされる。アノ
ード電極８の電圧が予定限界値以上になると、一般にア
バランシブレークダウン（なだれ降伏）によりブレーク
ダウンする逆バイアスダイオード１３ａが保護デバイス
１２を導通させることは勿論である。残りのダイオード
１３ｂはゲート電極１０がドレイン電極８の電圧よりも
高電圧になっても電流がゲート電極１０からドレイン電
極８に流れないようにする働きをする。
【００２６】図１に示した例では保護デバイス１２が導
通すると、ゲート電極１０における電圧が上昇し、これ
によりパワー半導体デバイス７がスイッチ・オンするた
め、過剰エネルギー、例えば図１に示した誘導性負荷Ｌ
がスイッチングによるアノード電圧の急速な立ち上がり
がパワー半導体デバイス７を経て消費される。このパワ
ー半導体デバイスが保護デバイス１２よりも遙かに多く
の電流を処理できるようにすることは勿論である。
通すると、ゲート電極１０における電圧が上昇し、これ
によりパワー半導体デバイス７がスイッチ・オンするた
め、過剰エネルギー、例えば図１に示した誘導性負荷Ｌ
がスイッチングによるアノード電圧の急速な立ち上がり
がパワー半導体デバイス７を経て消費される。このパワ
ー半導体デバイスが保護デバイス１２よりも遙かに多く
の電流を処理できるようにすることは勿論である。
【００２７】小形の保護デバイス１６もゲート電極１０
とカソード電極９（これはＭＯＳＦＥＴの場合にはソー
ス電極である）との間に接続する。この保護デバイス１
６は単に抵抗とするか、又は図示のように保護デバイス
１２の整流素子と同様に整流素子１３ａ′，１３ｂ′を
直列に接続したアレイとすることができる。
とカソード電極９（これはＭＯＳＦＥＴの場合にはソー
ス電極である）との間に接続する。この保護デバイス１
６は単に抵抗とするか、又は図示のように保護デバイス
１２の整流素子と同様に整流素子１３ａ′，１３ｂ′を
直列に接続したアレイとすることができる。
【００２８】パワー半導体デバイス７を４００〜８００
ボルトの範囲内の逆電圧に耐えられるようにするデバイ
スとする場合には、保護デバイス１２をそのブレークダ
ウン電圧が約４００ボルトとなるように設計し、又小形
の保護デバイス１６をそのブレークダウン電圧が約１５
ボルトとなるように設計することができる。下記に説明
する例のように、ダイオード１３を薄膜技法を用いて例
えば８ボルトのブレークダウン電圧を有するドープ多結
晶シリコンダイオードとして形成する場合には、上記パ
ワー半導体デバイス規格用に４５又は４６個のダイオー
ド１３ａ及び２個のダイオード１３ａ′を通常順方向に
バイアスされる同等数のダイオード１３ｂ及び１３ｂ′
と一緒に用いることができる。
ボルトの範囲内の逆電圧に耐えられるようにするデバイ
スとする場合には、保護デバイス１２をそのブレークダ
ウン電圧が約４００ボルトとなるように設計し、又小形
の保護デバイス１６をそのブレークダウン電圧が約１５
ボルトとなるように設計することができる。下記に説明
する例のように、ダイオード１３を薄膜技法を用いて例
えば８ボルトのブレークダウン電圧を有するドープ多結
晶シリコンダイオードとして形成する場合には、上記パ
ワー半導体デバイス規格用に４５又は４６個のダイオー
ド１３ａ及び２個のダイオード１３ａ′を通常順方向に
バイアスされる同等数のダイオード１３ｂ及び１３ｂ′
と一緒に用いることができる。
【００２９】図２は半導体本体２の一部分を示す断面図
であり、この部分は本発明による半導体部品に用いるこ
とができるＩＧＢＴセル構造の代表的な例を示す。図２
の断面図はＩＧＢＴをそのまわりの部分と一緒に示し、
従って周囲のＩＧＢＴセル７ａを正規のＩＧＢＴセル７
ｂと一緒に示してある。当業者には明らかなように、Ｉ
ＧＢＴ７は通常何百ものセル７ｂとその外周に形成する
多数の周辺セル７ａとの規則正しいアレイで構成する。
であり、この部分は本発明による半導体部品に用いるこ
とができるＩＧＢＴセル構造の代表的な例を示す。図２
の断面図はＩＧＢＴをそのまわりの部分と一緒に示し、
従って周囲のＩＧＢＴセル７ａを正規のＩＧＢＴセル７
ｂと一緒に示してある。当業者には明らかなように、Ｉ
ＧＢＴ７は通常何百ものセル７ｂとその外周に形成する
多数の周辺セル７ａとの規則正しいアレイで構成する。
【００３０】この場合の半導体本体２は高度にドープし
たｐ導電形の単結晶シリコン基板２ａを具えており、こ
れにアノードのＡ電極８によりオーム接点を形成する。
たｐ導電形の単結晶シリコン基板２ａを具えており、こ
れにアノードのＡ電極８によりオーム接点を形成する。
【００３１】第１領域５を形成するために相対的に弱め
にドープしたｎ導電形のシリコンエピタキシャル層を基
板２ａ上に形成する。ｎ導電形ではあるが、第１領域５
よりも高度にドープしたバッファ層５ａを第１領域５と
基板２ａとの間に設けることができる。エピタキシャル
層５の厚さ及び固有抵抗値は当業者にとって周知のよう
に、所望されるデバイスの定格電圧に適うように選定す
る。
にドープしたｎ導電形のシリコンエピタキシャル層を基
板２ａ上に形成する。ｎ導電形ではあるが、第１領域５
よりも高度にドープしたバッファ層５ａを第１領域５と
基板２ａとの間に設けることができる。エピタキシャル
層５の厚さ及び固有抵抗値は当業者にとって周知のよう
に、所望されるデバイスの定格電圧に適うように選定す
る。
【００３２】各ＩＧＢＴセル７ｂはｐ導電形の能動デバ
イス領域即ち本体領域１１を具えており、この領域１１
はパワーＭＯＳＦＥＴ及びＩＧＢＴ技術の分野では既知
のように、高度にドープした深目の中央補助領域１１ｂ
と、相対的に弱くドープし、浅い周辺補助領域１１ｃを
規定する伝動チャネル領域とで構成する。各本体領域１
１内には相対的に高度にドープしたｎ導電形の別の領域
１５を形成し、且つ第１主表面３の上には絶縁ゲート構
体１０を形成する。一般にこの絶縁ゲート構体は熱酸化
物層１０ａとドープした多結晶シリコン層１０ｂとで構
成する。通常、浅い補助領域１１ｃ及び他の領域１５は
絶縁ゲート構体をマスクとして用いる所謂自己整列法に
て形成する。
イス領域即ち本体領域１１を具えており、この領域１１
はパワーＭＯＳＦＥＴ及びＩＧＢＴ技術の分野では既知
のように、高度にドープした深目の中央補助領域１１ｂ
と、相対的に弱くドープし、浅い周辺補助領域１１ｃを
規定する伝動チャネル領域とで構成する。各本体領域１
１内には相対的に高度にドープしたｎ導電形の別の領域
１５を形成し、且つ第１主表面３の上には絶縁ゲート構
体１０を形成する。一般にこの絶縁ゲート構体は熱酸化
物層１０ａとドープした多結晶シリコン層１０ｂとで構
成する。通常、浅い補助領域１１ｃ及び他の領域１５は
絶縁ゲート構体をマスクとして用いる所謂自己整列法に
て形成する。
【００３３】絶縁ゲート構体１０は本体領域１１によっ
て形成される伝導チャネル領域１８を経て他の領域１５
と第１領域５との間をゲート可能に接続する。
て形成される伝導チャネル領域１８を経て他の領域１５
と第１領域５との間をゲート可能に接続する。
【００３４】絶縁ゲート構体１０の上には絶縁層１７を
設け、その上に例えばアルミニウムの金属化層を堆積す
る。この金属化層はカソードのＣ電極９及び絶縁層１７
における１つ以上の窓（図示せず）を経て絶縁ゲート構
体１０に接触させる絶縁ゲートＧ電極金属化層を形成す
べく画成する。通常行なわれているように、他の各領域
１５は寄生バイポーラ作用を抑制するために電極９によ
り関連する本体領域１１に電気的に短絡させる。これは
図示のように各セルの中央部を経る堀をエッチングして
形成するか、各セルの中央部を他の領域１５を形成する
ために導入する不純物からマスクすることにより達成す
ることができる。図２には示していないが、各セル７
ａ，７ｂには浅い領域１１Ｃよりも導電率の高い追加の
ｐ導電形領域を設け、これを他の領域１５の下側ではあ
るが、伝導チャネル領域１８にまでは延在しないように
形成して、寄生バイポーラ作用が起きるのをさらに低減
させることができる。
設け、その上に例えばアルミニウムの金属化層を堆積す
る。この金属化層はカソードのＣ電極９及び絶縁層１７
における１つ以上の窓（図示せず）を経て絶縁ゲート構
体１０に接触させる絶縁ゲートＧ電極金属化層を形成す
べく画成する。通常行なわれているように、他の各領域
１５は寄生バイポーラ作用を抑制するために電極９によ
り関連する本体領域１１に電気的に短絡させる。これは
図示のように各セルの中央部を経る堀をエッチングして
形成するか、各セルの中央部を他の領域１５を形成する
ために導入する不純物からマスクすることにより達成す
ることができる。図２には示していないが、各セル７
ａ，７ｂには浅い領域１１Ｃよりも導電率の高い追加の
ｐ導電形領域を設け、これを他の領域１５の下側ではあ
るが、伝導チャネル領域１８にまでは延在しないように
形成して、寄生バイポーラ作用が起きるのをさらに低減
させることができる。
【００３５】周辺セル７ａは、他の領域１５をこのセル
の外側部分から除くか、又はオーバドープして、セルの
外周を相対的に深く、しかも相対的に高度にドープした
ｐ導電形の領域１１′により形成する点を除けば残りの
セル７ｂと同様に形成する。
の外側部分から除くか、又はオーバドープして、セルの
外周を相対的に深く、しかも相対的に高度にドープした
ｐ導電形の領域１１′により形成する点を除けば残りの
セル７ｂと同様に形成する。
【００３６】パワー半導体デバイスをＩＧＢＴではなく
てパワーＭＯＳＦＥＴとすることが望まれる場合には、
エピタキシャル層５の導電形とは反対の導電形ではなく
て、同じ導電形の高度にドープした基板２ａを設け、且
つバッファ層５ａを省くことにより上記要求を簡単に適
えることができる。
てパワーＭＯＳＦＥＴとすることが望まれる場合には、
エピタキシャル層５の導電形とは反対の導電形ではなく
て、同じ導電形の高度にドープした基板２ａを設け、且
つバッファ層５ａを省くことにより上記要求を簡単に適
えることができる。
【００３７】図３は電界軽減手段２０の一例及び保護デ
バイス１２の位置を示すための半導体本体の一部分の概
略的平面図である。なお、図３には電界軽減手段２０
と、保護デバイス１２と、パワー半導体デバイス７の周
辺部７０との関係を説明するのに必要な層及び領域だけ
を示してある。
バイス１２の位置を示すための半導体本体の一部分の概
略的平面図である。なお、図３には電界軽減手段２０
と、保護デバイス１２と、パワー半導体デバイス７の周
辺部７０との関係を説明するのに必要な層及び領域だけ
を示してある。
【００３８】パワー半導体デバイス７の周辺部７０を図
３では周辺セル７ａのｐ導電形の周辺領域１１′の一部
分で示してある。これらの周辺領域１１′はパワー半導
体デバイス７の外周のまわりに連続ガードリングを形成
するように一緒に結合させることができる。
３では周辺セル７ａのｐ導電形の周辺領域１１′の一部
分で示してある。これらの周辺領域１１′はパワー半導
体デバイス７の外周のまわりに連続ガードリングを形成
するように一緒に結合させることができる。
【００３９】図３に示した例ではパワー半導体デバイス
７の外周を第１領域５内ではあるが、能動デバイス部分
６の外側に形成される多数の電界軽減領域２１ａにより
囲んで、図４に示すように各電界軽減領域２１ａが第１
領域５と共に第１主表面３にまで延在するｐｎ接合２１
ａ′を形成するようにする。電界軽減領域２１ａは互い
に離間させ、しかもパワー半導体デバイス７の周辺領域
１１′からも離間させる。図示の例では電界軽減領域２
１ａを同心リング（図４では４つ図示してあるが、図３
では見易くするために３つのリングを示してあるだけで
ある）として形成し、これらリングの形状を平面図で見
た場合にパワー半導体デバイス７の外周形状、例えば円
形、方形又は（隅部を丸くした）長方形となるようにす
る。各リングは多数の個別領域に分けることができる。
英国特許明細書ＧＢ−Ａ−１１３８２３７号に記載され
ているように、これらの電界軽減領域２１ａは、周辺領
域１１′と第１領域５との間のｐｎ接合（パワー半導体
デバイス７の通常の作動時には逆バイアスされる）に関
連する空乏領域が広がって、その中に電界軽減領域が位
置するように互いに離間して位置させる。このようにす
れば、空乏領域、従って電界が横方向に（即ち第１主表
面３に沿って）広がることにより、表面における電界が
低減し、デバイス７のブレークダウン電圧が高くなる。
７の外周を第１領域５内ではあるが、能動デバイス部分
６の外側に形成される多数の電界軽減領域２１ａにより
囲んで、図４に示すように各電界軽減領域２１ａが第１
領域５と共に第１主表面３にまで延在するｐｎ接合２１
ａ′を形成するようにする。電界軽減領域２１ａは互い
に離間させ、しかもパワー半導体デバイス７の周辺領域
１１′からも離間させる。図示の例では電界軽減領域２
１ａを同心リング（図４では４つ図示してあるが、図３
では見易くするために３つのリングを示してあるだけで
ある）として形成し、これらリングの形状を平面図で見
た場合にパワー半導体デバイス７の外周形状、例えば円
形、方形又は（隅部を丸くした）長方形となるようにす
る。各リングは多数の個別領域に分けることができる。
英国特許明細書ＧＢ−Ａ−１１３８２３７号に記載され
ているように、これらの電界軽減領域２１ａは、周辺領
域１１′と第１領域５との間のｐｎ接合（パワー半導体
デバイス７の通常の作動時には逆バイアスされる）に関
連する空乏領域が広がって、その中に電界軽減領域が位
置するように互いに離間して位置させる。このようにす
れば、空乏領域、従って電界が横方向に（即ち第１主表
面３に沿って）広がることにより、表面における電界が
低減し、デバイス７のブレークダウン電圧が高くなる。
【００４０】電界軽減領域２１ａの幅及び／又は深さは
欧州特許出願公開明細書ＥＰ−Ａ−１１５０９３及びＥ
Ｐ−Ａ−１２４１３９に記載されているように可変とす
ることができる。さらに、図４では４個の電界軽減領域
２１ａしか示していないが、これらの電界軽減領域２１
ａの数及び間隔はパワー半導体デバイス７の特性、その
デバイスに所望される定格電圧又はブレークダウン電圧
に応じて変えることができることは当業者にとって明ら
かである。
欧州特許出願公開明細書ＥＰ−Ａ−１１５０９３及びＥ
Ｐ−Ａ−１２４１３９に記載されているように可変とす
ることができる。さらに、図４では４個の電界軽減領域
２１ａしか示していないが、これらの電界軽減領域２１
ａの数及び間隔はパワー半導体デバイス７の特性、その
デバイスに所望される定格電圧又はブレークダウン電圧
に応じて変えることができることは当業者にとって明ら
かである。
【００４１】電界軽減領域２１ａは周辺領域１１′と同
時に適当なマスクを用いて形成することができ、これら
の領域を絶縁層１４で覆う。
時に適当なマスクを用いて形成することができ、これら
の領域を絶縁層１４で覆う。
【００４２】この例では保護デバイス１２をパワー半導
体デバイス７の周辺部に形成される凹所７０′内の絶縁
層１４の頂部に、直列接続の整流素子アレイ１３の長さ
方向が電界軽減領域２１ａを横切って延在するようにし
て形成する。絶縁層１４は、保護デバイス１２が電界軽
減領域２１ａに不当な影響を及ぼすほどには薄くしない
ようにする。例えば、絶縁層１４の厚さは少なくとも0.
8 μm （マイクロメータ）とする。図３に示してあるよ
うに、電界軽減領域は保護デバイスの付近で広くして、
これらの電界軽減領域が凹所７０′により規定される領
域を満たすように広げるも、隣接する電界軽減領域２１
ａ間がほぼ一定の間隔で離間されるようにする。
体デバイス７の周辺部に形成される凹所７０′内の絶縁
層１４の頂部に、直列接続の整流素子アレイ１３の長さ
方向が電界軽減領域２１ａを横切って延在するようにし
て形成する。絶縁層１４は、保護デバイス１２が電界軽
減領域２１ａに不当な影響を及ぼすほどには薄くしない
ようにする。例えば、絶縁層１４の厚さは少なくとも0.
8 μm （マイクロメータ）とする。図３に示してあるよ
うに、電界軽減領域は保護デバイスの付近で広くして、
これらの電界軽減領域が凹所７０′により規定される領
域を満たすように広げるも、隣接する電界軽減領域２１
ａ間がほぼ一定の間隔で離間されるようにする。
【００４３】図３及び図４に示すように、この例の保護
デバイス１２は導電ゲート層１０ｂを規定するのに用い
られるのと同じ半導体層、例えば多結晶シリコン層とし
得る半導体層により形成する。整流素子１３は、適当な
マスクを用いて半導体層の各領域にｐ及びｎ導電形のド
パントを交互にドープして、ｐ及びｎ導電形の領域１２
ａおよび１２ｂが形成されて、これらの領域間のｐｎ接
合１２ｃがアレイの長さ方向に対して横断する方向（図
示のように垂直方向）に半導体層を経て延在するように
して得られるｐｎ接合ダイオードとして形成する。
デバイス１２は導電ゲート層１０ｂを規定するのに用い
られるのと同じ半導体層、例えば多結晶シリコン層とし
得る半導体層により形成する。整流素子１３は、適当な
マスクを用いて半導体層の各領域にｐ及びｎ導電形のド
パントを交互にドープして、ｐ及びｎ導電形の領域１２
ａおよび１２ｂが形成されて、これらの領域間のｐｎ接
合１２ｃがアレイの長さ方向に対して横断する方向（図
示のように垂直方向）に半導体層を経て延在するように
して得られるｐｎ接合ダイオードとして形成する。
【００４４】保護デバイス１２をこの例では電界軽減領
域２１ａ上の絶縁層１４の頂部に形成して、ｐｎ接合１
２ｃが電界軽減領域２１ａの縁部２１ａ′に対して平行
な方向に延在するようにする。上述した所から明らかな
ように、保護デバイス１２は例えば約９０個までの多数
のダイオード１３ａ及び１３ｂで構成することができ、
この場合におけるクランピングに必要とされる電圧は約
４００ボルトである。図４では図面の明瞭化のために、
保護デバイス１２を形成する半導体層にはハッチを付け
ておらず、ｐｎ接合１２ｃもごく僅かなダイオードに対
して図示してあるだけである。例えば、パワー半導体デ
バイス７が、その作動時における電界軽減領域のリング
間の電圧差が約７０ボルトとなるように設計されている
場合には、隣接するリング間の整流素子の個数が、或る
１つのリング２１ａ上の所定位置における整流素子と、
これに隣接する同様な位置における他の整流素子１３と
の間に約５０ボルトの電位降下を呈するような数となる
ように保護デバイス１２を構成することができる。
域２１ａ上の絶縁層１４の頂部に形成して、ｐｎ接合１
２ｃが電界軽減領域２１ａの縁部２１ａ′に対して平行
な方向に延在するようにする。上述した所から明らかな
ように、保護デバイス１２は例えば約９０個までの多数
のダイオード１３ａ及び１３ｂで構成することができ、
この場合におけるクランピングに必要とされる電圧は約
４００ボルトである。図４では図面の明瞭化のために、
保護デバイス１２を形成する半導体層にはハッチを付け
ておらず、ｐｎ接合１２ｃもごく僅かなダイオードに対
して図示してあるだけである。例えば、パワー半導体デ
バイス７が、その作動時における電界軽減領域のリング
間の電圧差が約７０ボルトとなるように設計されている
場合には、隣接するリング間の整流素子の個数が、或る
１つのリング２１ａ上の所定位置における整流素子と、
これに隣接する同様な位置における他の整流素子１３と
の間に約５０ボルトの電位降下を呈するような数となる
ように保護デバイス１２を構成することができる。
【００４５】本例ではパワー半導体デバイス７の周辺領
域１１′に最も近いダイオード１３のカソード領域１２
ｂ′を絶縁ゲート構体１０に電気的に接続する。これは
電極９及び１０を形成するのに用いられるる金属化層を
適当にパターン化するか、又は図４に示すように、ゲー
ト導電層１０ｂの適当にドープした延長部１０ｂ′によ
り達成することができる。保護デバイス１２のアレイの
他端におけるダイオード１３のカソード１２ｂ″は、電
極８を形成するのに用いられる金属化層の部分２２によ
りパワー半導体デバイスのドレイン又はアノードと同じ
電位点に接続する。この接続は前記金属化層の一部２２
からワイヤ等によりドレイン又はアノードに電気的に接
続（図示せず）して行なうか、又は電界軽減領域２１ａ
を囲む高度にドープしたｎ導電形領域２３に接続するこ
とにより行なうことができる。高ドープｎ導電形領域２
３はチャネルストッパとして作用し、且つ前記領域２３
は保護デバイス１２を第１領域５にオーム接触させ、ア
ノード電極８への導通路をｐ導電形の基板２ａにより完
成する。
域１１′に最も近いダイオード１３のカソード領域１２
ｂ′を絶縁ゲート構体１０に電気的に接続する。これは
電極９及び１０を形成するのに用いられるる金属化層を
適当にパターン化するか、又は図４に示すように、ゲー
ト導電層１０ｂの適当にドープした延長部１０ｂ′によ
り達成することができる。保護デバイス１２のアレイの
他端におけるダイオード１３のカソード１２ｂ″は、電
極８を形成するのに用いられる金属化層の部分２２によ
りパワー半導体デバイスのドレイン又はアノードと同じ
電位点に接続する。この接続は前記金属化層の一部２２
からワイヤ等によりドレイン又はアノードに電気的に接
続（図示せず）して行なうか、又は電界軽減領域２１ａ
を囲む高度にドープしたｎ導電形領域２３に接続するこ
とにより行なうことができる。高ドープｎ導電形領域２
３はチャネルストッパとして作用し、且つ前記領域２３
は保護デバイス１２を第１領域５にオーム接触させ、ア
ノード電極８への導通路をｐ導電形の基板２ａにより完
成する。
【００４６】小さ目の保護デバイス１６は保護デバイス
１２ほど高い電圧を受けず、このデバイス１６は図示し
てはないが、例えばパワー半導体デバイス７の領域内で
はあるが、必ずしも電界軽減手段２０には隣接していな
い凹所における半導体本体上の適当な個所に保護デバイ
ス１２と同様にして形成することができる。保護デバイ
ス１６への電気的な接続は、ゲート導電層１０ｂ及び電
極９を適当にパターン化することにより行なうことがで
きる。小形の保護デバイス１６は、例えばゲート導電層
の延長部（図示せず）によりドープ多結晶シリコン抵抗
として形成することもできる。
１２ほど高い電圧を受けず、このデバイス１６は図示し
てはないが、例えばパワー半導体デバイス７の領域内で
はあるが、必ずしも電界軽減手段２０には隣接していな
い凹所における半導体本体上の適当な個所に保護デバイ
ス１２と同様にして形成することができる。保護デバイ
ス１６への電気的な接続は、ゲート導電層１０ｂ及び電
極９を適当にパターン化することにより行なうことがで
きる。小形の保護デバイス１６は、例えばゲート導電層
の延長部（図示せず）によりドープ多結晶シリコン抵抗
として形成することもできる。
【００４７】図３及び図４に示すように、電界軽減手段
は例えばＧＢ−Ａ−２２０５６８２に記載されているよ
うに電界軽減領域２１ａの他に電界（軽減）プレート２
１ｂを具えている。これらの電界プレート２１ｂは絶縁
層１４により電界軽減領域２１ａから電気的に絶縁した
り、又は絶縁層における適当な窓を介してＤＥ−Ａ−３
３３８７１８に記載されているように電界軽減領域２１
ａに電気的に接触させたりすることができる。図３では
電界プレート２１ｂから電界軽減領域２１ａへの電気的
な接続を接点領域２５（図３では単に黒丸にて示してあ
る）で示してある。一般に、各電界プレート２１ｂは下
側の電界軽減領域２１ａの全体に沿って延在させる。
は例えばＧＢ−Ａ−２２０５６８２に記載されているよ
うに電界軽減領域２１ａの他に電界（軽減）プレート２
１ｂを具えている。これらの電界プレート２１ｂは絶縁
層１４により電界軽減領域２１ａから電気的に絶縁した
り、又は絶縁層における適当な窓を介してＤＥ−Ａ−３
３３８７１８に記載されているように電界軽減領域２１
ａに電気的に接触させたりすることができる。図３では
電界プレート２１ｂから電界軽減領域２１ａへの電気的
な接続を接点領域２５（図３では単に黒丸にて示してあ
る）で示してある。一般に、各電界プレート２１ｂは下
側の電界軽減領域２１ａの全体に沿って延在させる。
【００４８】電界軽減プレート２１ｂと保護デバイス１
２との間が不所望に電気的に短絡されないようにするた
めに、電界軽減プレート２１ｂが保護デバイス１２と交
差する個所の電界プレート２１ｂの幅は図３に示すよう
に狭くすることができる。
２との間が不所望に電気的に短絡されないようにするた
めに、電界軽減プレート２１ｂが保護デバイス１２と交
差する個所の電界プレート２１ｂの幅は図３に示すよう
に狭くすることができる。
【００４９】図３及び図４に示した例では、保護デバイ
ス１２のダイオード１３を形成する半導体層の所定領域
と電界軽減領域２１ａとの間を電気的に接触させること
により、保護デバイス１２を電界軽減手段２０に接続す
る。図３に示すように、これは接点領域２５により所定
個所の電界（軽減）プレート領域２１ｂを保護デバイス
１２のダイオード１３の選択領域に接続することにより
達成される。一般に、オーム接触を容易に行なうため
に、電界プレート２１ｂをダイオード１３のｎ導電形領
域１２ｂに接続するが、オーム接触はｐ導電形領域１２
ａにすることもできる。
ス１２のダイオード１３を形成する半導体層の所定領域
と電界軽減領域２１ａとの間を電気的に接触させること
により、保護デバイス１２を電界軽減手段２０に接続す
る。図３に示すように、これは接点領域２５により所定
個所の電界（軽減）プレート領域２１ｂを保護デバイス
１２のダイオード１３の選択領域に接続することにより
達成される。一般に、オーム接触を容易に行なうため
に、電界プレート２１ｂをダイオード１３のｎ導電形領
域１２ｂに接続するが、オーム接触はｐ導電形領域１２
ａにすることもできる。
【００５０】図３及び図４には図示してないが、金属化
によりオーム接触され、例えば保護デバイスを金属化層
の一部２２に接続して、保護デバイス１２と電界軽減領
域２１ａ，２１ｂとの間を接続可能にするダイオード１
３の領域は、ダイオード１３の他の領域１２ａ，１２ｂ
に比べて大きくして、オーム接触を良好にすることがで
きる。
によりオーム接触され、例えば保護デバイスを金属化層
の一部２２に接続して、保護デバイス１２と電界軽減領
域２１ａ，２１ｂとの間を接続可能にするダイオード１
３の領域は、ダイオード１３の他の領域１２ａ，１２ｂ
に比べて大きくして、オーム接触を良好にすることがで
きる。
【００５１】電界軽減領域２１ａはフローティングさ
せ、即ち固定電位には接続されないようにすることがで
きる。或いは又、図３に示すように電界プレート２１ｂ
と電界軽減領域２１ａとの間に電気接点領域を設けるこ
とにより、保護デバイスのダイオード１３を形成する層
の選択個所と電界軽減領域２１ａとの間を電気的に接続
して、電界軽減領域が関連する電界軽減プレート２１ｂ
を介して保護ダイオード１３を形成する領域の内の選択
したいずれかの領域に接続されるようにすることもでき
る。この場合には、電界軽減領域及び保護デバイス１２
の選択領域の形状、寸法及び間隔の選定に注意を払っ
て、電気的な接続によって電界軽減領域２１ａ間に誘起
される電位差が電界軽減領域の構成に適うようにする。
せ、即ち固定電位には接続されないようにすることがで
きる。或いは又、図３に示すように電界プレート２１ｂ
と電界軽減領域２１ａとの間に電気接点領域を設けるこ
とにより、保護デバイスのダイオード１３を形成する層
の選択個所と電界軽減領域２１ａとの間を電気的に接続
して、電界軽減領域が関連する電界軽減プレート２１ｂ
を介して保護ダイオード１３を形成する領域の内の選択
したいずれかの領域に接続されるようにすることもでき
る。この場合には、電界軽減領域及び保護デバイス１２
の選択領域の形状、寸法及び間隔の選定に注意を払っ
て、電気的な接続によって電界軽減領域２１ａ間に誘起
される電位差が電界軽減領域の構成に適うようにする。
【００５２】電界軽減プレート領域２１ｂに接続するた
めに特定ダイオード１３のｎ導電形領域１２ｂ（又はｐ
導電形領域１２ａ、好ましくはｎ導電形の多結晶シリコ
ン）を選択することにより、各電界軽減プレート領域２
１ｂにおける電位（電圧）を保護デバイス１２に沿う電
圧降下により制御するか、又は少なくとも影響を及ぼす
ことができる。従って、例えばパワー半導体デバイスを
隣接する電界軽減領域２１ａ間の電位差が５０〜１００
ボルトとなるように設ける場合には、保護デバイス１２
と電界軽減手段２０との間を接続して、１つの電界軽減
領域２１ａに接続したダイオード１３のｎ導電形領域１
２ｂと、隣接する電界軽減領域２１ａに接続したダイオ
ード１３のｎ導電形領域１２ｂとの間の電位差が約７０
ボルトとなるようにすることができる。勿論、隣接する
電界軽減領域２１ａ，２１ｂに隣接されるダイオード間
の電圧降下は電界軽減領域２１ａ，２１ｂの位置に応じ
て変えることができ、その電圧降下は例えば能動デバイ
ス部分６から離れた所では大きくすることができる。
めに特定ダイオード１３のｎ導電形領域１２ｂ（又はｐ
導電形領域１２ａ、好ましくはｎ導電形の多結晶シリコ
ン）を選択することにより、各電界軽減プレート領域２
１ｂにおける電位（電圧）を保護デバイス１２に沿う電
圧降下により制御するか、又は少なくとも影響を及ぼす
ことができる。従って、例えばパワー半導体デバイスを
隣接する電界軽減領域２１ａ間の電位差が５０〜１００
ボルトとなるように設ける場合には、保護デバイス１２
と電界軽減手段２０との間を接続して、１つの電界軽減
領域２１ａに接続したダイオード１３のｎ導電形領域１
２ｂと、隣接する電界軽減領域２１ａに接続したダイオ
ード１３のｎ導電形領域１２ｂとの間の電位差が約７０
ボルトとなるようにすることができる。勿論、隣接する
電界軽減領域２１ａ，２１ｂに隣接されるダイオード間
の電圧降下は電界軽減領域２１ａ，２１ｂの位置に応じ
て変えることができ、その電圧降下は例えば能動デバイ
ス部分６から離れた所では大きくすることができる。
【００５３】保護デバイス１２のブレークダウン電圧
（即ち、保護デバイスが一般になだれ伝導により導通し
始める電圧）はパワー半導体デバイス７のブレークダウ
ン電圧以下とすることは勿論である。保護デバイス１２
はパワー半導体デバイス７の電界軽減領域２０を不活性
化させる作用をする。従って、保護デバイス１２のブレ
ークダウン電圧以下では、ダイオード列１３に沿う電圧
降下はＥＰ−Ｂ−１９０４２３に記載されているのと同
じようになり、ダイオード列は分圧器として作用する。
さらに、保護デバイス１２が導通状態にブレークダウン
する時でも、この保護デバイスは依然分圧器として機能
する。従って、保護デバイス１２は電界軽減領域２１の
電位に影響を及ぼす分圧器として作用し、本発明者はパ
ワー半導体デバイス７の電界軽減（縁部の成端）領域２
０を不活性化させるのに斯様な保護デバイス１２を用い
ることにより、比較的複雑でコストが高くなる不活性化
構成を採用しなくて済み、しかも特に電界軽減領域２１
ａに不安定性を起生することなく低電圧の不活性化構成
を採用し得ることを確めた。従って、例えば絶縁層１７
は、高電圧の不活性化を必要とするシリコン窒化物層を
後に設ける酸素ドープ多結晶シリコン層の如きコストの
かかる複雑な構成としなくても、リンを低ドープするシ
リコン酸化物（ＬＯＰＯＸ）層により簡単に形成するこ
とができる。
（即ち、保護デバイスが一般になだれ伝導により導通し
始める電圧）はパワー半導体デバイス７のブレークダウ
ン電圧以下とすることは勿論である。保護デバイス１２
はパワー半導体デバイス７の電界軽減領域２０を不活性
化させる作用をする。従って、保護デバイス１２のブレ
ークダウン電圧以下では、ダイオード列１３に沿う電圧
降下はＥＰ−Ｂ−１９０４２３に記載されているのと同
じようになり、ダイオード列は分圧器として作用する。
さらに、保護デバイス１２が導通状態にブレークダウン
する時でも、この保護デバイスは依然分圧器として機能
する。従って、保護デバイス１２は電界軽減領域２１の
電位に影響を及ぼす分圧器として作用し、本発明者はパ
ワー半導体デバイス７の電界軽減（縁部の成端）領域２
０を不活性化させるのに斯様な保護デバイス１２を用い
ることにより、比較的複雑でコストが高くなる不活性化
構成を採用しなくて済み、しかも特に電界軽減領域２１
ａに不安定性を起生することなく低電圧の不活性化構成
を採用し得ることを確めた。従って、例えば絶縁層１７
は、高電圧の不活性化を必要とするシリコン窒化物層を
後に設ける酸素ドープ多結晶シリコン層の如きコストの
かかる複雑な構成としなくても、リンを低ドープするシ
リコン酸化物（ＬＯＰＯＸ）層により簡単に形成するこ
とができる。
【００５４】本発明によれば、このような簡単な不活性
化法を採用できるのは、保護デバイス１２そのものが高
電圧デバイスではあるも、各整流素子１３はごく低い電
圧の不活性化を必要とする低電圧デバイスであり（一般
に約８ボルト）、しかもこうした整流素子１３の特性が
電界軽減手段２０に反映されるからであると思われる。
さらに、保護デバイス１２を一連の同様な（同一構成
の）ダイオードで形成するため、ダイオード１３のチェ
ーンに生ずる何れの不安定性（電圧変動）も各ダイオー
ドに対して同じとなるため、絶対電圧が異なっても、ダ
イオード１３のチェーンに沿う電位差、従って電界軽減
領域２１ａ間の電位差は目立って変化しなくなる。
化法を採用できるのは、保護デバイス１２そのものが高
電圧デバイスではあるも、各整流素子１３はごく低い電
圧の不活性化を必要とする低電圧デバイスであり（一般
に約８ボルト）、しかもこうした整流素子１３の特性が
電界軽減手段２０に反映されるからであると思われる。
さらに、保護デバイス１２を一連の同様な（同一構成
の）ダイオードで形成するため、ダイオード１３のチェ
ーンに生ずる何れの不安定性（電圧変動）も各ダイオー
ドに対して同じとなるため、絶対電圧が異なっても、ダ
イオード１３のチェーンに沿う電位差、従って電界軽減
領域２１ａ間の電位差は目立って変化しなくなる。
【００５５】図３及び図４に示した構造のものは数個の
電界軽減領域を有しているが、こうした電界軽減領域の
実際の数はパワー半導体デバイス７の定格電圧に依存
し、又比較的低い電圧デバイス（例えば３００ボルトの
デバイス）に対する電界軽減手段は単一の電界軽減領域
２１ａ及び電界軽減プレート２１ｂで構成することがで
きる。
電界軽減領域を有しているが、こうした電界軽減領域の
実際の数はパワー半導体デバイス７の定格電圧に依存
し、又比較的低い電圧デバイス（例えば３００ボルトの
デバイス）に対する電界軽減手段は単一の電界軽減領域
２１ａ及び電界軽減プレート２１ｂで構成することがで
きる。
【００５６】さらに、電界軽減領域２１ａを省いて、電
界軽減プレート２１ｂだけとすることもできる。この場
合には、電界軽減プレート２１ｂの形状を能動デバイス
部分６を囲む同心リング状にすることができる。いずれ
の場合にも電界軽減プレート２１ｂは電極８と同じ金属
で形成することができる。さらに又、電界軽減プレート
領域２１ｂは、例えばドープした多結晶シリコンのよう
な抵抗性材料で形成することもできる。電界軽減プレー
ト領域２１ｂを抵抗材料で形成する場合には、これらの
領域をＧＢ−Ａ−１３９４０８６に示されているように
連続する螺旋状にして、これらの電界軽減プレート領域
が１つの連続する螺旋の離間した区分を成すようにする
ことができる。
界軽減プレート２１ｂだけとすることもできる。この場
合には、電界軽減プレート２１ｂの形状を能動デバイス
部分６を囲む同心リング状にすることができる。いずれ
の場合にも電界軽減プレート２１ｂは電極８と同じ金属
で形成することができる。さらに又、電界軽減プレート
領域２１ｂは、例えばドープした多結晶シリコンのよう
な抵抗性材料で形成することもできる。電界軽減プレー
ト領域２１ｂを抵抗材料で形成する場合には、これらの
領域をＧＢ−Ａ−１３９４０８６に示されているように
連続する螺旋状にして、これらの電界軽減プレート領域
が１つの連続する螺旋の離間した区分を成すようにする
ことができる。
【００５７】定格が３００ボルトのパワー半導体デバイ
スの例では、電界軽減手段を電界軽減領域２１ａを設け
ることなく、単一の電界軽減プレート２１ｂで構成し、
この電界軽減プレートを接点領域２５により、半導体部
品の作動時にこの接点領域２５とソース電極との間の最
大電圧差が１５０ボルトとなり、しかも接点領域２５と
アノード又はドレイン電極との間の最大差が２００ボル
トとなるように設計されている保護デバイスの一連のダ
イオード１３の１つの領域に接続するようにした。
スの例では、電界軽減手段を電界軽減領域２１ａを設け
ることなく、単一の電界軽減プレート２１ｂで構成し、
この電界軽減プレートを接点領域２５により、半導体部
品の作動時にこの接点領域２５とソース電極との間の最
大電圧差が１５０ボルトとなり、しかも接点領域２５と
アノード又はドレイン電極との間の最大差が２００ボル
トとなるように設計されている保護デバイスの一連のダ
イオード１３の１つの領域に接続するようにした。
【００５８】図５は本発明による半導体部品の第２実施
例の回路図を示す。図５から明らかなように、この例で
は保護デバイス１２をパワー半導体デバイス７の主電極
８と９との間に直接接続する。又、パワー半導体デバイ
ス７は図２に示したのと同様な構成のＩＧＢＴとする
か、又は等価のパワーＭＯＳＦＥＴ或いはパワーバイポ
ーラとすることができる。保護デバイス１２は図１〜４
につき上述したものと同様な構成とすることができる。
例の回路図を示す。図５から明らかなように、この例で
は保護デバイス１２をパワー半導体デバイス７の主電極
８と９との間に直接接続する。又、パワー半導体デバイ
ス７は図２に示したのと同様な構成のＩＧＢＴとする
か、又は等価のパワーＭＯＳＦＥＴ或いはパワーバイポ
ーラとすることができる。保護デバイス１２は図１〜４
につき上述したものと同様な構成とすることができる。
【００５９】この例では電極８の電圧が（例えば、電極
８に直列に接続されている誘導性負荷Ｌの切り換わりに
より）上昇して、予定限界値に達した場合に、保護デバ
イス１２が一般にツェナー又はアバランシ降伏（ブレー
クダウン）により図１に示した半導体部品１につき説明
したのと同様にブレークダウンする。この図５の例が図
１の例と相違する点は、図５の場合には保護素子１２が
過剰電流を消費させるための電流を担わなければなら
ず、従って電圧をクランピングさせなければならない点
にある。
８に直列に接続されている誘導性負荷Ｌの切り換わりに
より）上昇して、予定限界値に達した場合に、保護デバ
イス１２が一般にツェナー又はアバランシ降伏（ブレー
クダウン）により図１に示した半導体部品１につき説明
したのと同様にブレークダウンする。この図５の例が図
１の例と相違する点は、図５の場合には保護素子１２が
過剰電流を消費させるための電流を担わなければなら
ず、従って電圧をクランピングさせなければならない点
にある。
【００６０】図６は図５に示した半導体部品１ａの電界
軽減手段２０及び保護デバイス１２の一例を図４と同様
に示す断面図である。電界軽減手段２０は図３及び図４
につき上述した形態の何れかのものとすることができる
も、この例では図示のように電界軽減領域２１ａだけを
設ける。
軽減手段２０及び保護デバイス１２の一例を図４と同様
に示す断面図である。電界軽減手段２０は図３及び図４
につき上述した形態の何れかのものとすることができる
も、この例では図示のように電界軽減領域２１ａだけを
設ける。
【００６１】図４及び図６に示した構成の主たる差異
は、図６ではパワー半導体デバイス７の周辺部に最も近
いダイオード１３のカソードを電極９、即ちＩＧＢＴの
場合におけるカソード電極に接続している点にある。図
示の例ではこの接続を達成するのに、保護デバイス１２
の上にある絶縁層１７に適当な窓をあけ、且つ半導体層
と、電極９を形成する金属化層を適当にパターン化し
て、ゲート半導体層１０ｂが保護デバイスから隔離され
るも、電極９がその延長領域９ａを経て保護デバイス１
２に接続されるようにして行なう。
は、図６ではパワー半導体デバイス７の周辺部に最も近
いダイオード１３のカソードを電極９、即ちＩＧＢＴの
場合におけるカソード電極に接続している点にある。図
示の例ではこの接続を達成するのに、保護デバイス１２
の上にある絶縁層１７に適当な窓をあけ、且つ半導体層
と、電極９を形成する金属化層を適当にパターン化し
て、ゲート半導体層１０ｂが保護デバイスから隔離され
るも、電極９がその延長領域９ａを経て保護デバイス１
２に接続されるようにして行なう。
【００６２】図７は本発明による半導体部品１ｂの第３
実施例の回路図である。この半導体部品１ｂは図１と図
７とを比較すれば明らかなように、図１に示すものに似
ているが、相違点は、図７の例では保護デバイス１２の
一部分１２′も半導体デバイス７の制御電極１０と他の
主電極９（ＩＧＢＴの場合のアノード電極）との間に接
続する点にある。
実施例の回路図である。この半導体部品１ｂは図１と図
７とを比較すれば明らかなように、図１に示すものに似
ているが、相違点は、図７の例では保護デバイス１２の
一部分１２′も半導体デバイス７の制御電極１０と他の
主電極９（ＩＧＢＴの場合のアノード電極）との間に接
続する点にある。
【００６３】図８は半導体部品１ｂの電界軽減領域２１
ａ及び保護デバイス１２だけを示している図４及び図６
に示してあるのと同様な断面図である。又、電界軽減手
段２０及び保護デバイス１２は図１〜６につき上述した
何れかの構成のものとすることができる。
ａ及び保護デバイス１２だけを示している図４及び図６
に示してあるのと同様な断面図である。又、電界軽減手
段２０及び保護デバイス１２は図１〜６につき上述した
何れかの構成のものとすることができる。
【００６４】図示の例では電界軽減領域２１ａをこれら
の領域の上の電界軽減プレート２１ｂと一緒に設け、電
界軽減プレート２１ｂをパワー半導体デバイス７から離
れる方向に電界軽減領域２１ａを超えて横方向に延在さ
せる。図８に示すように、電界軽減領域２１ａの逆バイ
アスｐｎ接合に関連する空乏層の形状は、パワー半導体
デバイス７側とは反対側の電界軽減プレートの部分を厚
目の絶縁領域１７ａの上にセットアップさせることによ
り変えることができる。
の領域の上の電界軽減プレート２１ｂと一緒に設け、電
界軽減プレート２１ｂをパワー半導体デバイス７から離
れる方向に電界軽減領域２１ａを超えて横方向に延在さ
せる。図８に示すように、電界軽減領域２１ａの逆バイ
アスｐｎ接合に関連する空乏層の形状は、パワー半導体
デバイス７側とは反対側の電界軽減プレートの部分を厚
目の絶縁領域１７ａの上にセットアップさせることによ
り変えることができる。
【００６５】図４，６及び８を比較すれば明らかなよう
に、図８の場合には電極９を延長領域９ｂを経て保護デ
バイス１２の中間ダイオード１３のカソード１２
ｂ′′′に接続すると共に絶縁ゲート導体層１０ｂを延
長部１０ｂ′を介してパワー半導体デバイス７の周辺部
に最も近いダイオード１３のカソード１２ｂ′に接続す
る。
に、図８の場合には電極９を延長領域９ｂを経て保護デ
バイス１２の中間ダイオード１３のカソード１２
ｂ′′′に接続すると共に絶縁ゲート導体層１０ｂを延
長部１０ｂ′を介してパワー半導体デバイス７の周辺部
に最も近いダイオード１３のカソード１２ｂ′に接続す
る。
【００６６】この半導体部品１ｂは図１に示したものと
同様に作動し、主たる相違点は図７に示した例の場合に
は他の保護デバイス１６を別個のデバイスとしないで、
保護デバイス１２の一部により形成している点にある。
同様に作動し、主たる相違点は図７に示した例の場合に
は他の保護デバイス１６を別個のデバイスとしないで、
保護デバイス１２の一部により形成している点にある。
【００６７】上述した各例では保護デバイス１２を電界
軽減手段２０に接続したが、この保護デバイス１２を電
界軽減手段２０から絶縁して、電界軽減手段２０に沿う
電圧降下が保護デバイス１２に沿う電圧降下にさらに無
関係となるようにすることができる。
軽減手段２０に接続したが、この保護デバイス１２を電
界軽減手段２０から絶縁して、電界軽減手段２０に沿う
電圧降下が保護デバイス１２に沿う電圧降下にさらに無
関係となるようにすることができる。
【００６８】さらに、上述した各例では保護デバイス１
２を薄膜ｐｎ接合ダイオード１３によって形成したが、
保護デバイスとしては他の整流素子、例えばダイオード
接続の薄膜トランジスタ、ｐ−ｉ−ｎダイオード又はシ
ョットキーダイオードを用いることもできる。上述した
ように、本発明はＩＧＢＴ又はパワーＭＯＳＦＥＴ以外
のパワー半導体デバイス、例えば所定フォームのパワー
バイポーラトランジスタ又はパワー整流ダイオードに適
用することができる。さらに本発明は電流が縦方向に流
れるデバイスではなくて、電流が横方向に（即ち、主表
面３及び４に沿って）流れるデバイスに適用することも
できる。
２を薄膜ｐｎ接合ダイオード１３によって形成したが、
保護デバイスとしては他の整流素子、例えばダイオード
接続の薄膜トランジスタ、ｐ−ｉ−ｎダイオード又はシ
ョットキーダイオードを用いることもできる。上述した
ように、本発明はＩＧＢＴ又はパワーＭＯＳＦＥＴ以外
のパワー半導体デバイス、例えば所定フォームのパワー
バイポーラトランジスタ又はパワー整流ダイオードに適
用することができる。さらに本発明は電流が縦方向に流
れるデバイスではなくて、電流が横方向に（即ち、主表
面３及び４に沿って）流れるデバイスに適用することも
できる。
【００６９】上述した各領域の導電形は互いに反対の導
電形とすることができ、又本発明はシリコンデバイス以
外に、例えばブルマニウムＩＩＩ−Ｖデバイスの半導体
部品に適用することもできる。
電形とすることができ、又本発明はシリコンデバイス以
外に、例えばブルマニウムＩＩＩ−Ｖデバイスの半導体
部品に適用することもできる。
【００７０】本発明は上述した例のみに限定されるもの
でなく、幾度の変更を加え得ること勿論である。
でなく、幾度の変更を加え得ること勿論である。
【図１】本発明による半導体部品の第１実施例の回路図
である。
である。
【図２】本発明による半導体部品に使用するのが好適な
パワー半導体デバイスの部分を示すための半導体本体の
一部分の断面図である。
パワー半導体デバイスの部分を示すための半導体本体の
一部分の断面図である。
【図３】本発明による半導体部品の第１実施例の保護デ
バイス及び電界軽減手段の部分を示すための半導体本体
の一部分の平面図である。
バイス及び電界軽減手段の部分を示すための半導体本体
の一部分の平面図である。
【図４】図３のＩＶ−ＩＶ線上での断面図である。
【図５】本発明による半導体部品の第２実施例の回路図
である。
である。
【図６】本発明による半導体部品の第２実施例の保護デ
バイス及び電界軽減手段の部分を示すために、図４に示
したと同様に示す断面図である。
バイス及び電界軽減手段の部分を示すために、図４に示
したと同様に示す断面図である。
【図７】本発明による半導体部品の第３実施例の回路図
である。
である。
【図８】本発明による半導体部品の第２実施例の保護デ
バイス及び電界軽減手段の部分を示すために、図４に示
したと同様に示す断面図である。
バイス及び電界軽減手段の部分を示すために、図４に示
したと同様に示す断面図である。
１ 半導体部品 ２ 半導体本体 ３，４ 半導体本体の主表面 ５ シリコンエピタキシャル層（第１領域） ６ 能動デバイス部分 ７ パワー半導体デバイス ８ アノード電極 ９ カソード電極 １０ ゲート電極 １１ 能動デバイス領域 １２ 保護デバイス １３ 整流素子（ダイオード） １４ 絶縁層 １５ 高ドープｎ形領域 １６ 他の保護デバイス １７ 絶縁層 １８ 伝導チャネル領域 ２０ 電界軽減手段 ２１ａ 電界軽減領域 ２１ｂ 電界軽減プレート ２２ 金属化層 ２５ 接点領域
Claims (12)
- 【請求項１】 第１及び第２主表面を有する半導体本体
であって、この半導体本体の第１主表面に隣接する一導
電形の第１領域の部分が、少なくとも２つの電極と、各
々が前記第１領域と共に第１主表面まで延在するｐｎ接
合を形成する複数の能動デバイス領域とを有しているパ
ワー半導体デバイスの能動デバイス部分を規定する半導
体本体と、前記第１主表面上の絶縁層の上に設けられる
半導体整流素子の直列接続アレイから成る保護デバイス
とを具え、前記保護デバイス間の電圧が予定限界値以上
となると、この保護デバイスがブレークダウンして、前
記２つの電極間を導通させるように前記保護デバイスを
パワー半導体デバイスの少なくとも２つの電極間に接続
した半導体部品において、前記能動デバイス部分を、前
記第１主表面に沿って延在して前記能動デバイス部分内
の電界が電界軽減手段により前記能動デバイス部分の外
側に横方向へと広がって前記パワー半導体デバイスのブ
レークダウン電圧が高くなるようにする少なくとも１つ
の電界軽減領域を具えている電界軽減手段により囲み、
且つ前記整流素子のアレイが前記少なくとも１つの電界
軽減領域を横切って延在するように前記保護デバイスを
前記電界軽減手段に隣接して設けたことを特徴とする半
導体部品。 - 【請求項２】 各能動デバイス領域が一導電形の他の領
域を含み、且つ第１主表面上に設けられる絶縁ゲート構
体が前記能動デバイス領域により前記他の領域と前記第
１領域との間に規定される伝導チャネル領域の上方に位
置し、前記他の領域をパワー半導体デバイスの一方の主
電極に接続し、前記第１領域を他方の電極に接続し、前
記絶縁ゲートを制御電極に接続するようにしたことを特
徴とする請求項１に記載の半導体部品。 - 【請求項３】 絶縁ゲート構体がドープ半導体導電ゲー
トを有し、且つ保護デバイスを前記ゲート構体と同じ半
導体層で形成したことを特徴とする請求項２に記載の半
導体部品。 - 【請求項４】 保護デバイスを半導体層内にｐ及びｎ導
電形領域が交互に形成されるようにして形成した直列接
続の薄膜ダイオードのアレイで構成し、このダイオード
アレイが前記半導体層に沿って延在するようにしたこと
を特徴とする請求項１〜３のいずれかに記載の半導体部
品。 - 【請求項５】 保護デバイスを電界軽減手段に接続した
ことを特徴とする請求項１〜４のいずれかに記載の半導
体部品。 - 【請求項６】 各電界軽減領域を保護デバイスを形成す
る複数の整流素子の内の選択した１つの整流素子に接続
したことを特徴とする請求項５に記載の半導体部品。 - 【請求項７】 電界軽減手段が、第１領域内にて能動デ
バイス部分を囲むように離間して形成した反対導電形の
多数の電界軽減領域を具えていることを特徴とする請求
項１〜６のいずれかに記載の半導体部品。 - 【請求項８】 電界軽減手段が第１主表面に沿って外側
に延在する電界軽減プレートを具えていることを特徴と
する請求項１〜７のいずれかに記載の半導体部品。 - 【請求項９】 電界軽減手段が第１主表面に沿って外側
に延在する電界軽減プレートも具え、各電界軽減プレー
トが各電界軽減領域の上に位置するように各電界軽減プ
レートを離間させたことを特徴とする請求項７に記載の
半導体部品。 - 【請求項１０】 各電界軽減プレートを関連する電界軽
減領域に接続したことを特徴とする請求項１０又は１１
に記載の半導体部品。 - 【請求項１１】 保護デバイスをパワー半導体デバイス
の２つの主電極間に接続したことを特徴とする請求項１
〜１０のいずれかに記載の半導体部品。 - 【請求項１２】 保護デバイスを構成する整流素子アレ
イの少なくとも一部をパワー半導体デバイスの一方の主
電極と制御電極との間に接続したことを特徴とする請求
項１〜１１のいずれかに記載の半導体部品。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB929207860A GB9207860D0 (en) | 1992-04-09 | 1992-04-09 | A semiconductor component |
| GB9207860:9 | 1992-04-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669423A true JPH0669423A (ja) | 1994-03-11 |
| JP3288115B2 JP3288115B2 (ja) | 2002-06-04 |
Family
ID=10713777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08332593A Expired - Fee Related JP3288115B2 (ja) | 1992-04-09 | 1993-04-09 | 半導体部品 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5324971A (ja) |
| EP (1) | EP0566179B1 (ja) |
| JP (1) | JP3288115B2 (ja) |
| DE (1) | DE69325608T2 (ja) |
| GB (1) | GB9207860D0 (ja) |
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| WO2014142331A1 (ja) * | 2013-03-14 | 2014-09-18 | 富士電機株式会社 | 半導体装置 |
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| JP2021022656A (ja) * | 2019-07-26 | 2021-02-18 | 富士電機株式会社 | 半導体装置 |
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| JP2956434B2 (ja) * | 1992-10-30 | 1999-10-04 | 株式会社デンソー | 絶縁分離形半導体装置 |
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