DE69910736T2

DE69910736T2 - Randabschluss von Hochspannungs-Halbleiterbauelementen mit einem kapazitiven Spannungsteiler

Info

Publication number: DE69910736T2
Application number: DE69910736T
Authority: DE
Inventors: Antonio Grimaldi; Antonino Schillaci; Giuseppe Ferla
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1999-06-03
Filing date: 1999-06-03
Publication date: 2004-04-01
Anticipated expiration: 2019-06-04
Also published as: EP1058315B1; EP1058315A1; DE69910736D1

Description

Die vorliegende Erfindung betrifft eine Verbesserung von Halbleitervorrichtungen für hohe Spannungen, insbesondere von Leistungsvorrichtungen in MOS-Technologie. Genauer gesagt betrifft die Erfindung eine Verbesserung eines Randabschlusses der Vorrichtungen mit einem kapazitiven Spannungsteiler.
Das Hauptproblem der Mangelhaftigkeit bzw. Fehlerhaftigkeit der Leistungsvorrichtungen in MOS-Technologie bei hohen Betriebsspannungen liegt im Wesentlichen in einer Durchbruchspannung der MOS-Vorrichtungen. Das Phänomen des Durchbruchs von MOS-Vorrichtungen liegt im Wesentlichen in einem weniger widerstandsfähigen Bereich, der im Rand des Übergangs zwischen dem Hauptbestandsteilsfach und der darunter liegenden Drainschicht. Tatsächlich verdicken sich Äquipotentiallinien des elektrischen Felds in der vorgenannten Zone, was einen Durchbruch der Vorrichtung bei einer niedrigeren Spannung als der theoretischen Durchbruchspannung verursacht.
Eine typische Technologie zum Verbessern eines solchen Verhaltens von Leistungsvorrichtungen in MOS-Technologie besteht in der Ablagerung einer Metallschicht in einer stufenartigen Struktur (das Metall wird zuerst über einem dünnem Oxid abgelagert, dann über einem dickeren Oxid) entsprechend der Vorrichtungsperipherie, um das Verdicken der Linien eines elektrischen Felds am Rand des Übergangs zwischen dem Körperfach und der darunter liegenden Drainschicht zu vermeiden.
Der jüngere Stand der Technik präsentiert eine besondere Herstellung der Leistungsvorrichtung in MOS-Technologie, wobei neben der Doppelstufenmetallisierung über einer dünnen Oxidschicht und einer durch Oxid und Polysilizium ausgebildeten Doppelschicht ein Schutzring hinzugefügt wird. Ein solcher Ring ist durch ein P+-Fach gebildet, wo zuvor eine dicke Feldoxidschicht platziert wird, und dann wird eine Silox-Schicht platziert, wobei das Silox ein Isoliermaterial ist, und zwar normalerweise mit Phosphor dotiertes Siliziumdioxid. Das Ziel dieser Mehrfachschicht aus Siliziumdioxid, Polysilizium, Silox und Aluminium besteht im Ausbilden einer Brückenstruktur, die die elektrischen Feldlinien des Vorrichtungskörpers verbreitern. Das Polysilizium ist mit der Aluminiumschicht verbunden oder kapazitiv gekoppelt. Die Siloxschicht dient zum Verhindern der Polarisierung der Schichten unter einem Einfluss von lateralen hohen Feldern durch die Vorrichtungsoberfläche. Die Verwendung des P+-Fachs dient zum Planarisieren der elektrischen Feldlinien; tatsächlich hat das P+-Fach eine Leitfähigkeit, die entgegengesetzt zu der N--Epitaxialschicht ist, in welcher es ausgebildet ist, um eine Ausdehnung der elektrischen Feldlinien parallel zu der Vorrichtungsoberfläche zuzulassen.
Die Verwendung der Feldplatten mit einem Schutzring präsentiert eine Grenze für die hohe Betriebsspannung, der die Vorrichtung ausgesetzt wird.
EP-A-0 687 011 offenbart kapazitiv gekoppelte Feldplatten.
Angesichts des beschriebenen Standes der Technik ist es eine Aufgabe der vorliegenden Erfindung, eine Technologie für das Herstellen einer Halbleitervorrichtung mit einem Randabschluss zu schaffen, der zulässt, die hohen Betriebsspannungen auszuhalten, denen sie ausgesetzt wird.
Gemäß der vorliegenden Erfindung wird eine solche Aufgabe durch eine Halbleitervorrichtung für hohe Spannungen erreicht, wie sie im Anspruch 1 definiert ist.
Dank der vorliegenden Erfindung ist es möglich, eine Halbleitervorrichtung für hohe Spannungen auszubilden, was zulässt, Dank einer Existenz eines Spannungsteilers eine höhere Durchbruchspannung zu erhalten.
Die Merkmale und die Vorteile der vorliegenden Erfindung werden durch die folgende detaillierte Beschreibung eines besonderen Ausführungsbeispiels offensichtlich gemacht werden, das als nicht beschränkendes Beispiel in den beigefügten Zeichnungen dargestellt ist, wobei:
1 eine schematische Schaltungsansicht einer Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist;
1a eine schematische Schaltungsansicht einer Vorrichtung in einem Durchbruchzustand gemäß dem Ausführungsbeispiel der vorliegen den Erfindung ist;
2 das Layout des Randabschlusses der Vorrichtung gemäß dem Ausführungsbeispiel der vorliegenden Erfindung ist;
3 den Querschnitt III-III der 2 zeigt;
4 den Querschnitt IV-IV der 2 zeigt; und
5 eine schematische Draufsicht auf den Chip gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist.
Unter Bezugnahme auf die beigefügten Zeichnungen, und insbesondere auf 1, ist eine schematische Schaltungsansicht einer Vorrichtung 1 gezeigt. Die Vorrichtung 1 ist durch einen Leistungs-MOSFET 21 gebildet, der mit einem Randabschluss 100 verbunden ist, und zwar gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Leistungs-MOSFET-Transistor 21 ist mit einer kapazitiven Schaltung verbunden. Tatsächlich sind der Sourceanschluss S und der Drainanschluss D des Leistungs-MOSFET-Transistors 21 gemäß einer T-Struktur mit Kondensatorpaaren in Reihe geschaltet. Der Anschluss S ist sowohl mit einer Extremität eines Kondensators C1, als auch mit einer Extremität eines Kondensators C6 verbunden; der Kondensator C1 hat die andere Extremität an einen Drainanschluss D angeschlossen, während der Kondensator C6 die andere Extremität an eine Extremität eines Kondensators C2, an eine Extremität eines Kondensators C7 und an einen Gateanschluss G des Leistungs-MOSFET-Transistors 21 angeschlossen hat. Der Kondensator C2 hat die andere Extremität an einen Anschluss D angeschlossen, während der Kondensator C7 die andere Extremität an eine Extremität eines Kondensators C8 angeschlossen hat, der Kondensator C8 die andere Extremität sowohl an eine Extremität eines Kondensators C3, als auch an eine Extremität eines Kondensators C9 und so weiter angeschlossen hat, um bis zu einem Kondensator C13 und zu einem Kondensator C5 zu kommen. Der Kondensator C5 ist an einer Extremität an einem Kondensator C12 angeschlossen, und bei der anderen Extremität an den Drainanschluss des Transistors 21, während der Kondensator C13 bei einer Extremität an den Kondensator C12 angeschlossen ist, und an der anderen Extremität an einer Diode 41 und einem Widerstand 42, die beide an den Drainanschluss D des Leistungs-MOSFET-Transistors 21 angeschlossen sind. Die Kondensatorschaltung bildet einen kapazitiven Teiler, der zulässt, die Spannung zwischen dem Drainanschluss und dem Sourceanschluss des Leistungstransistors 21 zu teilen.
In 2 ist das Layout des Randabschlusses der Vorrichtung 1 gemäß der Erfin dung gezeigt. Gemäß 2 und 3, die eine Querschnittsansicht des Randabschlusses 100 entlang einer Linie III-III zeigt, sind in einer Halbleiterschicht 10 von einem N-Typ, die als Drainanschluss für den Leistungs-MOSFET-Transistor 21 wirkt und worin die elementaren Einheiten desselben Transistors ausgebildet sind, Siliziumstreifen 4, 5, 50 von einem P-Typ abwechselnd mit Abschnitten derselben Schicht 10 ausgebildet. In einer peripheren Zone ist der P-Siliziumstreifen 4, der mit einem Körper- bzw. Hauptbestandsteilbereich des Leistungs-MOSFET-Transistors 21 vereinigt ist, vorhanden. Dieser Streifen 4 enthält einen Siliziumbereich 3 mit einer hohen Konzentration eines Dotierungsmittels vom N-Typ, welcher den Sourcebereich des Transistors 21 darstellt. Bei der freien Oberfläche des Streifens 4 ist in der Peripherie eine Metallschicht 7 platziert, die zulässt, sowohl den Körper als auch den Sourcebereich des Transistors 21 zu kontaktieren. In einer Oberflächenaufeinanderfolge von Schichten, die der Siliziumschicht 4 überlagert sind, folgt der Metallschicht 7 eine erste dielektrische Schicht 8, der eine Siliziumoxidschicht 9 folgt. Diese Siliziumoxidschicht 9 mit einer dünnen Dicke über der Oberfläche der Streifen 4 erstreckt sich mit einer höheren Dicke über der Schicht 10 und auch über den P-Siliziumstreifen 5 im Wesentlichen bis zu einer Zone entsprechend der Hälfte des P-Siliziumstreifens 50, der detaillierter in 4 gezeigt ist. Eine erste Polysiliziumschicht 11 ist über der Siliziumoxidschicht 9 platziert, die sich von dem Beginn der Oxidschicht 9 über die Siliziumschicht 4 bis zu einer Zone entsprechend dem Beginn des ersten P-Siliziumstreifens 5 erstreckt. Eine zweite Polysiliziumschicht 11 erstreckt sich von einer Zone entsprechend dem Ende des ersten P-Siliziumstreifens bis zu einer Zone entsprechend dem Beginn des zweiten P-Siliziumstreifens 5. Eine Metallschicht 70 ist in der ersten Polysiliziumschicht entsprechend dem Siliziumstreifen 4 platziert und stellt einen Gate-Metallring dar, und eine zweite dielektrische Schicht 8 ist entsprechend dem Ende des Streifens 4 platziert. Diese zweite dielektrische Schicht 8 mit einer Dicke gleich einer höheren Dicke der Oxidschicht 9 erstreckt sich sowohl über die Polysiliziumschichten als auch über dieselbe Oxidschicht 9 bis zu einer Zone, die der Hälfte des Siliziumstreifens 50 am nächsten ist. Metallschichten 71 sind in der zweiten dielektrischen Schicht 8 platziert, die sich in eine Zone erstreckt, die den Siliziumbereichen 5 überlagert ist, und entsprechend der Hälfte der Abschnitte 20 benachbart zu den Streifen 5.
Der Übergang zwischen dem Siliziumstreifen 4, der durch den Sourceanschluss des Transistors 21 kontaktiert ist, und der N-Schicht 10 bildet einen Kondensator C1, während der Kondensator C6 durch die erste Polysiliziumschicht 11, durch den Streifen 4 und durch einen dünnen Abschnitt 91 der Oxidschicht 9, die zwischen ihnen angeordnet ist, gebildet ist. Ebenso bildet die erste Polysiliziumschicht 11 mit dem Abschnitt 20 der Schicht 10 und dem Abschnitt der Oxidschicht 9 dazwischen angeordnet den Kondensator C2, während sie mit der Metallschicht 71 und dem Abschnitt der zweiten dielektrischen Schicht 8 dazwischen angeordnet den Kondensator C7 bildet. Die Metallschicht 71 mit der zweiten Polysiliziumschicht 11 und dem Abschnitt der zweiten dielektrischen Schicht 8 dazwischen angeordnet, bildet den Kondensator C8. Gleichermaßen sind die Kondensatorpaare C9, C10 und C11, C12, wie das Kondensatorpaar C7, C8 gebildet, während die Kondensatoren C3, C4, C5 gleich dem Kondensator C2 gebildet sind.
Das Ende des Layouts in 2, das detaillierter in 4 gezeigt ist, weist einen P-Siliziumstreifen 50 auf, der innerhalb der Schicht 10 angeordnet ist. Diese Schicht 50 enthält einen Siliziumstreifen 30 mit einer hohen Konzentration eines Dotierungsmittels vom N-Typ, der den Drainkontakt des Leistungstransistors 21 bildet. Jedoch ist dieser Kontakt durch Defekte innerhalb des "Ritzrahmens" hergestellt, und diese Defekte bilden auch einen Widerstand 42. Eine dritte Polysiliziumschicht 11 ist in der Oxidschicht 9 entsprechend dem Abschnitt 20 platziert, der zwischen einem dritten P-Siliziumstreifen 5 und dem Streifen 50 angeordnet ist. Eine Metallschicht 72 ist über der zweiten dielektrischen Schicht 8 in einer Zone im Wesentlichen entsprechend der Hälfte des Abschnitts 20 vor dem Streifen 50 und über einem Teil der freien Oberfläche der Streifen 40 und 30 platziert. Diese Metallschicht 72 bildet zusammen mit einer dritten Polysiliziumschicht 11 und dem Dielektrikum dazwischen angeordnet den Kondensator C13, der mit dem Drainanschluss des Transistors 21 durch den Widerstand 42 und die Diode 41, die durch einen Übergang zwischen dem Siliziumstreifen 50 und der Siliziumschicht 10 ausgebildet ist, verbunden ist.
Im Durchbruchzustand ist der Leistungs-MOSFET-Transistor 21 im Aus-Zustand und folglich nehmen die Spannungen seines Gateanschlusses G und seines Sourceanschlusses S ein gleiches Potential an. Daher ist im Randabschluss 100 der Kondensator C6 kurzgeschlossen, und ein neuer Kondensator C20 wird durch die Parallelschaltung von zwei Kondensatoren C1 und C2 gebildet, wie es in 1a beschrieben ist.
Die P-Streifen 5 lassen zu, die elektrischen Feldlinien zu planarisieren, wenn die Vorrichtung 1 einer hohen Polarisierungsspannung in Umkehrrichtung zwischen dem Drainanschluss und dem Sourceanschluss des Leistungstransistors 21 ausgesetzt wird. So wird das Verdicken der elektrischen Feldlinien im Körper 4 des Leistungstransistors vermieden, um ein Erhöhen der Durchbruchspannung der Vorrichtung 1 zuzulassen. Ebenso lässt der durch die Schaltung aus Kondensatoren gebildete Randabschluss eine Spannungsteilung an der Vorrichtungsoberfläche zu. Das Vorhandensein der Dickenoxidschichten lässt zu, dass die elektrischen Feldlinien an der Oberfläche herauskommen, was ein Verdicken im Körperbereich des Leistungstransistors 21 vermeidet.
5 zeigt eine schematische Ansicht des Chips 200 der Vorrichtung mit einem MOSFET-Leistungstransistor im Bereich 110 mit den Randabschlüssen 100 um die gesamte Zone 110 platziert und sich entlang der Peripherie des Chips 200 erstreckend.
Die Herstellung von solchen Randabschlüssen 100 erfordert keine zusätzlichen Schritte. Ebenso sorgt die Herstellungsfolge der Vorrichtung 1 für die Ausbildung der stark dotierten Siliziumbereiche nach der Ausbildung des Gate-Oxids, um die Defekte in diesem Oxid aufgrund des Kontakts mit sehr stark dotierten Siliziumbereichen durch einen thermischen und einen Ablagerungsprozess zu reduzieren.

Claims

Halbleitervorrichtung für hohe Spannungen mit wenigstens einem Leistungsbauelement (21) und wenigstens einem Randabschlusswiderstand (100), wobei der Randabschlusswiderstand (100) einen Spannungsteiler aufweist, der eine Vielzahl von Kondensatoren (C7, C8, C9, C10, C11, C12) in einer Reihe enthält, wobei die Vielzahl von Kondensatoren durch Paare der Kondensatoren (C7, C8, C9, C10, C11, C12) gebildet ist, die durch metallische Schichten (71; 72) einer ersten Ebene und Polysiliziumschichten (11) einer zweiten Ebene gebildet sind, zwischen welchen einen dielektrische Schicht (8) angeordnet ist, die unter den metallischen Schichten (71; 72) liegt, wobei die metallischen Schichten (71; 72) abwechselnd zu den Polysiliziumschichten (11) sind, sich aber teilweise über eine Zone der dielektrischen Schicht (8) ausdehnen, die den Polysiliziumschichten (11) überlagert ist, dadurch gekennzeichnet, dass der Randabschlusswiderstand (100) zwischen nicht antreibbaren Anschlüssen des Leistungsbauelements (21) angeschlossen ist, wobei der letzte Kondensator der Reihe von Kondensatoren (C7, C8, C9, C10, C11, C12) mittels einer Diode (41) mit einem der nicht antreibbaren Anschlüsse gekoppelt ist, wobei die Diode zwischen dem letzten Kondensator und dem einen der nicht antreibbaren Anschlüsse angeschlossen ist.
Halbleitervorrichtung für hohe Spannungen nach Anspruch 1, dadurch gekennzeichnet, dass einige erste Siliziumstreifen (5; 50) eines zweiten Leitfähigkeitstyps innerhalb einer Siliziumschicht (10) eines ersten Leitfähigkeitstyps vorgesehen sind, die Streifen in einer Zone angeordnet sind, die unter den metallischen Schichten (71) liegt, und in Zonen entsprechend am Ende einer ersten der Polysiliziumschichten (11) und am Anfang einer zweiten der Polysiliziumschichten (11) umfasst sind.
Halbleitervorrichtung für hohe Spannungen nach Anspruch 2, dadurch gekennzeichnet, dass die Widerstandsabschlüsse (100) in einem Chip (200) um die Gesamtheit einer Zone (110) angeordnet sind, wo der Leistungstran sistor (21) angeordnet ist, und sich entlang der Peripherie des Chips (200) ausdehnen.
Halbleitervorrichtung für hohe Spannungen nach Anspruch 3, dadurch gekennzeichnet, dass zu den Paaren der Kondensatoren (C7, C8, C9, C10, C11, C12) Kondensatoren (C2, C3, C4, C5) parallel dazu abwechselnd sind, die durch die Polysiliziumschichten (11), durch Teilabschnitte (20) der Siliziumschicht (10) eines ersten Leitfähigkeitstyps, die unter den Polysiliziumschichten (11) liegen, und durch eine Siliziumoxidschicht (9), die zwischen den Polysiliziumschichten (11) und den Teilabschnitten (20) der Siliziumschicht (10) eines ersten Leitfähigkeitstyps angeordnet sind, gebildet sind.
Halbleitervorrichtung für hohe Spannungen nach Anspruch 4, dadurch gekennzeichnet, dass das Leistungsbauelement (21) ein MOSFET-Transistor ist.
Halbleitervorrichtung für hohe Spannungen nach Anspruch 5, dadurch gekennzeichnet, dass die Siliziumoxidschicht (9) in ihrem peripheren Teil einen Bereich dünner Dicke (91) zeigt, der einen zweiten Siliziumstreifen (4) eines zweiten Leitfähigkeitstyps überlagert, der den Körperbereich des MOSFET-Transistors (21) darstellt, wobei der Bereich dünner Dicke (91) aus Siliziumoxid (9) unter einer ersten der Polysiliziumschichten (11) liegt.
Halbleitervorrichtung für hohe Spannungen nach Anspruch 6, dadurch gekennzeichnet, dass die erste der Polysiliziumschichten (11) das Gate des MOSFET-Transistors (21) darstellt.
Halbleitervorrichtung für hohe Spannungen nach Anspruch 7, dadurch gekennzeichnet, dass innerhalb des Körperbereichs (4) des MOSFET-Transistors (21) ein Siliziumbereich (3) eines ersten Leitfähigkeitstyps vorgesehen ist, der mit demselben Körperbereich (4) des MOSFET-Transistors (21) elektrisch in Kontakt ist.
Halbleitervorrichtung für hohe Spannungen nach Anspruch 8, dadurch gekennzeichnet, dass ein Durchbruchzustand des MOSFET-Transistors (21) im Aus-Zustand ist, was veranlasst, dass das Gate des MOSFET-Transistors (21) und der Sourcebereich (3) des MOSFET-Transistors (21) im Wesentlichen dasselbe Potential annehmen.