DE102013217225A1 - Halbleiterbauelement mit einer Passivierungsschicht und Verfahren zu dessen Herstellung - Google Patents

Halbleiterbauelement mit einer Passivierungsschicht und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE102013217225A1
DE102013217225A1 DE102013217225.7A DE102013217225A DE102013217225A1 DE 102013217225 A1 DE102013217225 A1 DE 102013217225A1 DE 102013217225 A DE102013217225 A DE 102013217225A DE 102013217225 A1 DE102013217225 A1 DE 102013217225A1
Authority
DE
Germany
Prior art keywords
layer
contact electrode
semiconductor
nitride layer
nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102013217225.7A
Other languages
English (en)
Other versions
DE102013217225B4 (de
Inventor
Angelika Koprowski
Sirinpa Monayakul
Gerhard Schmidt
Josef-Georg Bauer
Carsten Schäffer
Oliver Humbel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013217225A1 publication Critical patent/DE102013217225A1/de
Application granted granted Critical
Publication of DE102013217225B4 publication Critical patent/DE102013217225B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Beschrieben wird ein Halbleiterbauelement und ein Verfahren zum Herstellen eines Halbleiterbauelements. Das Halbleiterbauelement umfasst: einen Halbleiterkörper (100), der eine erste Oberfläche (101) aufweist; eine Kontaktelektrode (21), die auf der ersten Oberfläche (101) angeordnet ist; und eine Passivierungsschicht (30) auf der ersten Oberfläche benachbart zu der Kontaktelektrode (21), wobei die Passivierungsschicht (30) einen Schichtstapel mit einer amorphen semi-isolierenden Schicht (31) auf der ersten Oberfläche (101), eine erste Nitridschicht (32) auf der amorphen semi-isolierenden Schicht (31) und eine zweite Nitridschicht (34) auf der ersten Nitridschicht (32) aufweist.

Description

  • Ausführungsbeispiele der vorliegenden Erfindung betreffen ein Halbleiterbauelement, insbesondere ein Leistungshalbleiterbauelement und insbesondere ein Leistungshalbleiterbauelement mit einer Passivierungsschicht.
  • Leistungshalbleiterbauelemente, wie beispielsweise Leistungsdioden oder Leistungstransistoren, sind in der Lage, hohe Spannungen von einigen 10 V, einigen 100 V oder sogar einigen Kilovolt (kV) zu sperren. Eine hohe Sperrspannung ist verbunden mit hohen elektrischen Feldern in einem Halbleiterkörper, indem aktive Gebiete des Halbleiterbauelements integriert sind. Insbesondere Oberflächen des Halbleiterkörpers, an denen hohe elektrische Felder in einem sperrenden Zustand auftreten, sind sehr empfindlich und erfordern eine geeignete Behandlung, um Degradierungseffekte zu verhindern, die zu einer Reduktion der Spannungsfestigkeit führen können. Eine solche Behandlung umfasst üblicherweise das Herstellen einer Passivierungsschicht auf die Oberfläche. Ein geeignetes herkömmliches Passivierungsschichtmaterial ist beispielsweise ein Halbleiteroxid, wie beispielsweise Siliziumdioxid SiO2.
  • Die der vorliegenden Erfindung zugrunde liegende Aufgabe besteht darin, ein Halbleiterbauelement mit einer mechanisch und chemisch sehr robusten Passivierungsschicht zur Verfügung zu stellen und ein Verfahren zum Herstellen einer solchen Passivierungsschicht zur Verfügung zu stellen.
  • Diese Aufgabe wird gelöst durch ein Halbleiterbauelement gemäß Anspruch 1 und durch ein Verfahren gemäß Anspruch 17.
  • Ein erstes Ausführungsbeispiel betrifft ein Halbleiterbauelement. Das Halbleiterbauelement umfasst einen Halbleiterkörper mit einer ersten Oberfläche, einer Kontaktelektrode, die auf der ersten Oberfläche angeordnet ist, und einer Passivierungsschicht auf der ersten Oberfläche benachbart zu der Kontaktelektrode. Die Passivierungsschicht umfasst einen Schichtstapel mit einer amorphen semi-isolierenden Schicht auf der ersten Oberfläche, einer ersten Nitridschicht auf der amorphen semi-isolierenden Schicht und eine zweite Nitridschicht auf der ersten Nitridschicht.
  • Ein zweites Ausführungsbeispiel betrifft ein Verfahren zum Herstellen eines Halbleiterbauelements. Das Verfahren umfasst das Bereitstellen eines Halbleiterkörpers, der eine erste Oberfläche aufweist; das Herstellen eines ersten Schichtstapels, der eine amorphe semi-isolierende Schicht und eine erste Nitridschicht aufweist, auf der ersten Oberfläche, wobei der erste Schichtstapel eine Öffnung aufweist; das Herstellen einer Kontaktelektrode in der Öffnung; und das Herstellen einer zweiten Nitridschicht auf dem ersten Schichtstapel.
  • Beispiele werden nun unter Bezugnahme auf die Zeichnungen erläutert. Die Zeichnungen dienen zum Veranschaulichen des Grundprinzips, so dass nur solche Merkmale, die zum Verständnis des Grundprinzips notwendig sind, dargestellt sind. Die Zeichnungen sind nicht maßstabsgerecht. In den Zeichnungen bezeichnen dieselben Bezugszeichen gleiche Merkmale.
  • 1 veranschaulicht eine vertikale Querschnittsansicht eines Halbleiterbauelements, das eine Passivierungsschicht auf einer ersten Oberfläche aufweist;
  • 2 veranschaulicht eine vertikale Querschnittsansicht eines Halbleiterbauelements, das eine Passivierungsschicht auf einer ersten Oberfläche und einen pn-Übergang in dem Halbleiterkörper aufweist;
  • 3 veranschaulicht eine vertikale Querschnittsansicht eines Halbleiterbauelements, das als Diode ausgebildet ist;
  • 4 veranschaulicht eine vertikale Querschnittsansicht eines Halbleiterbauelements, das als MOS-Transistor ausgebildet ist;
  • 5 veranschaulicht eine vertikale Querschnittsansicht eines Halbleiterbauelements, das Schottkydiode ausgebildet ist;
  • 6 veranschaulicht eine Modifikation des Halbleiterbauelements gemäß 1; und
  • 7 (die 7A bis 7D umfasst) veranschaulicht ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Halbleiterbauelements, das eine Passivierungsschicht auf einer ersten Oberfläche aufweist.
  • In der nachfolgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung spezielle Ausführungsbeispiele, wie die Erfindung realisiert werden kann, dargestellt sind.
  • 1 veranschaulicht eine vertikale Querschnittsansicht eines Abschnitts eines Halbleiterbauelements, wie beispielsweise eines Leistungshalbleiterbauelements. Das Halbleiterbauelement umfasst einen Halbleiterkörper 100 mit einer ersten Oberfläche 101. Der Halbleiterkörper 100 kann ein herkömmliches Halbleitermaterial, wie beispielsweise Silizium (Si), Siliziumkarbid (SiC) u. ä., umfassen. Das Halbleiterbauelement umfasst außerdem eine Kontaktelektrode 21 auf der ersten Oberfläche 101 und angrenzend an den Halbleiterkörper 100. Die Kontaktelektrode 21 umfasst beispielsweise Aluminium, Kupfer, eine Aluminiumlegierung, eine Kupferlegierung oder eine Aluminium-Kupfer-Legierung, wie beispielsweise AlSiCu.
  • Die Kontaktelektrode 21 bedeckt die erste Oberfläche 101 nicht vollständig. Eine Passivierungsschicht 30 ist wenigstens in solchen Gebieten der ersten Oberfläche 101 gebildet, die benachbart zu der Kontaktelektrode 21 sind und die nicht durch die Kontaktelektrode 21 bedeckt sind. Die Passivierungsschicht bedeckt die erste Oberfläche 101 des Halbleiterkörpers 100 und sorgt für eine langfristige Stabilität des Halbleiterbauelements. Insbesondere verhindert die Passivierungsschicht 30 Degradierungsprozesse, die auftreten können, wenn das Halbleiterbauelement in einer feuchten Atmosphäre betrieben wird, oder reduziert diese wenigstens. Solche Degradierungsprozesse können insbesondere in solchen Gebieten der ersten Oberfläche 101 auftreten, in denen hohe elektrische Felder auftreten können.
  • Die Grundbauelementstruktur, die in 1 dargestellt ist, mit einem Halbleiterkörper 100, einer Kontaktelektrode 21 auf der ersten Oberfläche 101 des Halbleiterkörpers 100 und einer Passivierungsschicht 30 findet sich in einer Vielzahl von unterschiedlichen Halbleiterbauelementen und ist nicht auf eine spezielle Art von Halbleiterbauelement beschränkt. Deshalb ist in 1 nur der Halbleiterkörper 100, es sind jedoch nicht spezielle Bauelementgebiete, die in dem Halbleiterkörper 100 implementiert sind, dargestellt. Einige Ausführungsbeispiele von speziellen Halbleiterbauelementen und von speziellen Bauelementstrukturen in dem Halbleiterkörper 100 sind nachfolgend anhand der 2 bis 6 erläutert.
  • Bezugnehmend auf 1 umfasst die Passivierungsschicht 30 einen Schichtstapel mit mehreren Schichten, die übereinander angeordnet sind. Der Schichtstapel umfasst eine amorphe semi-isolierende Schicht 31 auf der ersten Oberfläche 101. Gemäß einem Ausführungsbeispiel grenzt die amorphe semi-isolierende Schicht 31 an die erste Oberfläche 101 an. Die amorphe semi-isolierende Schicht ist beispielsweise eine amorphe wasserstoffdotierte (Wasserstoff enthaltende) Schicht, wie beispielsweise eine amorphe wasserstoffdotierte Siliziumkarbid-(aSiC:H)-Schicht, eine amorphe wasserstoffdotierte Kohlenstoff-(aC:H)-Schicht, eine amorphe wasserstoffdotierte Silizium-(aSi:H)-Schicht, oder ähnliches. Aufgrund ihrer semi-isolierenden Eigenschaften kann die semi-isolierende Schicht nicht nur dazu dienen, die erste Oberfläche 101 zu passivieren, sondern kann auch als eine elektrisch aktive Schicht dienen, die die Potentialverteilung entlang der ersten Oberfläche 101 beeinflusst. Dennoch ist eine amorphe semi-isolierende Schicht mechanisch sehr hart und bietet damit einen guten mechanischen Schutz des Halbleiterkörpers 100. Die Härte (gemäß Vickers) einer aSiC:H-Schicht ist etwa 21 GPa und das Young-Modul (Elastizitätsmodul) ist etwa 110 GPa.
  • Bezugnehmend auf 1 umfasst der Schichtstapel außerdem eine erste Nitridschicht wie beispielsweise eine Siliziumnitrid-(Si2N4)-Schicht, die an die amorphe semi-isolierende Schicht angrenzt. Nitridschichten, wie beispielsweise die erste Nitridschicht 32, besitzen eine hohe chemische Beständigkeit. Außerdem sind Nitridschichten relativ hart. Die Härte ist typischerweise etwa 23 GPa, während das Young-Modul etwa 165 GPa ist. Damit schützt die erste Nitridschicht die amorphe semi-isolierende Schicht 31, und damit den Halbleiterkörper 100 chemisch und mechanisch. Allerdings sind Nitridschichten, wie die erste Nitridschicht, relativ spröde. Um mechanische Defekte zu verhindern, die insbesondere in solchen Gebieten auftreten, in denen eine spröde Material gekrümmt ist, ist die erste Nitridschicht 32, genauso wie die amorphe semi-isolierende Schicht 31, eine planare Schicht. Das heißt, die erste Nitridschicht 32, ebenso wie die amorphe semi-isolierende Schicht 31, verläuft im Wesentlichen parallel zu der ersten Oberfläche 101. Sowohl die amorphe semi-isolierende Schicht 31 als auch die erste Nitridschicht 32 erstrecken sich bis zu der Kontaktelektrode 21 und grenzen an die Kontaktelektrode 21 an, erstrecken sich jedoch nicht entlang einer Seitenwand 22 der Kontaktelektrode 21. In dem Ausführungsbeispiel gemäß 1 ist die Seitenwand 22 der Kontaktelektrode 31 im Wesentlichen vertikal gezeichnet. Dies ist jedoch nur ein Beispiel, die Seitenwand 22 könnte auch mit einem Winkel relativ zu der ersten Oberfläche 101 ausgebildet sein, der sich von 90° unterscheidet.
  • Bezugnehmend auf 1 umfasst der Schichtstapel der Passivierungsschicht 30 außerdem eine zweite Nitridschicht 34 oberhalb der ersten Nitridschicht 32. Das Material der zweiten Nitridschicht 34 kann dem Material der ersten Nitridschicht 32 entsprechen. Die zweite Nitridschicht 34 kann sich entlang der Seitenwand 22 der Kontaktelektrode 21 erstrecken und kann Abschnitte einer oberen Oberfläche 23 benachbart zu der Seitenwand der Kontaktelektrode 21 überdecken. Die zweite Nitridschicht 34 bedeckt allerdings die obere Oberfläche 23 der Kontaktelektrode 21 nicht vollständig. In Bereichen der oberen Oberfläche 23, die nicht durch die zweite Nitridschicht 34 bedeckt sind, kann die Kontaktelektrode 21 über Bonddrähte (nicht dargestellt), oder ähnliches, kontaktiert sein.
  • Optional umfasst der Schichtstapel eine Zwischenschicht 33 (in 1 in gestrichelten Linien dargestellt) zwischen der ersten Nitridschicht 32 und der zweiten Nitridschicht 34. Gemäß einem Ausführungsbeispiel ist die Zwischenschicht 33 eine duktile Schicht, die eine Härte besitzt, die zwischen der Härte des Materials der Kontaktelektrode 21 und der Härte der ersten und zweiten Nitridschichten 32, 34 liegt. Gemäß einem Ausführungsbeispiel ist die Härte der Zwischenschicht 33 zwischen 50 GPa und 70 GPa, während das Young-Modul zwischen 7 GPa und 10 GPa liegt. Gemäß einem Ausführungsbeispiel umfasst die Zwischenschicht ein Silikatglas, wie beispielsweise ein undotiertes Silikatglas (USG), ein phosphordotiertes Silikatglas (PSG), ein bordotiertes Silikatglas (BSG) oder ein bor- und phosphordotiertes Silikatglas (BPSG). Die Zwischenschicht 33 sorgt für eine mechanische Entspannung in dem Schichtstapel. Wie die zweite Nitridschicht 34 kann sich die Zwischenschicht 32 entlang der Seitenwand 22 erstrecken und kann Abschnitte der oberen Oberfläche 23 der Kontaktelektrode 21 überdecken.
  • In der Passivierungsschicht 30 schützt die zweite Nitridschicht 34 die erste Nitridschicht 32 und überdeckt Defektbereiche der ersten Nitridschicht 32, die in der ersten Nitridschicht 32 möglicherweise vorhanden sind.
  • Optional umfasst die Passivierungsschicht 30 außerdem eine Oxidschicht 35 auf der zweiten Nitridschicht 34. Die Oxidschicht 35 ist beispielsweise eine Siliziumoxid-(SiO2)-Schicht.
  • Bezugnehmend auf 1 kann die Passivierungsschicht 30 die erste Oberfläche 101 des Halbleiterkörpers 100 zwischen der Kontaktelektrode 21 und einer Randfläche 102 des Halbleiterkörpers 100 überdecken. Die Randfläche 102 schließt den Halbleiterkörper 100 in einer horizontalen Richtung des Halbleiterkörpers 100 ab. Dies ist jedoch nur ein Beispiel. Gemäß einem weiteren Ausführungsbeispiel kann die Passivierungsschicht 30 Abschnitte der ersten Oberfläche 101 unbedeckt lassen. In einem Halbleiterkörper, in dem ein Leistungshalbleiterbauelement und Niederspannungs-Halbleiterbauelemente integriert sind, kann die Passivierungsschicht beispielsweise solche Gebiete der ersten Oberfläche 101, unterhalb derer die Niederspannungs-Bauelemente integriert sind, nicht bedecken. Allerdings kann bei jedem dieser Ausführungsbeispiele die Passivierungsschicht 30 die Kontaktelektrode 21 auf der ersten Oberfläche 101 vollständig umgeben.
  • Wie bereits oben erläutert wurde, kann die Topologie gemäß 1 mit dem Halbleiterkörper 100, einer Kontaktelektrode 21 und einer Passivierungsschicht 30 in einer Vielzahl von verschiedenen Halbleiterbauelementen genutzt werden. 2 veranschaulicht eine vertikale Querschnittsansicht eines Halbleiterbauelements, das eine Topologie gemäß 1 aufweist, und das einen kleinen pn-Übergang in dem Halbleiterkörper 100 aufweist. Der pn-Übergang ist zwischen einem ersten dotierten Halbleitergebiet 11 eines ersten Dotierungstyps und einem zweiten dotierten Halbleitergebiet 12 eines zweiten Dotierungstyps, komplementär zu dem ersten Dotierungstyp, angeordnet. Das zweite dotierte Halbleitergebiet 12 ist elektrisch an die Kontaktelektrode 21 angeschlossen. Das erste dotierte Halbleitergebiet 11 kann sich bis an das Randgebiet 102 erstrecken und/oder kann sich bis an die erste Oberfläche 101 erstrecken. Das Gebiet des Halbleiterkörpers 100, in dem der pn-Übergang ausgebildet ist, kann als Innengebiet 110 bezeichnet werden und das Gebiet, das an das Innengebiet 110 angrenzt, kann als Außengebiet oder Randgebiet 120 bezeichnet werden. Das Randgebiet 120 kann sich vom Innengebiet 110 zu der Randoberfläche 102 des Halbleiterkörpers 100 erstrecken. Dies ist jedoch nur ein Beispiel. Gemäß einem weiteren Ausführungsbeispiel (nicht dargestellt) können weitere Halbleitergebiete an das Randgebiet 120 angrenzen, wie beispielsweise Halbleitergebiete, in denen Niederspannungs-Halbleiterbauelemente oder Logikbauelemente implementiert sind.
  • Bezugnehmend auf 2 erstreckt sich der pn-Übergang zu der Oberfläche 101 und ist durch die Passivierungsschicht 30 bedeckt. Das heißt, die Seitenwand 22 der Kontaktelektrode 21 ist beabstandet zu der Position, an der sich der pn-Übergang zu der ersten Oberfläche 101 erstreckt.
  • Optional umfasst das Halbleiterbauelement eine Randabschlussstruktur im Randgebiet 120 unterhalb der Passivierungsschicht 30. Die Randabschlussstruktur kann ein VLD-(Variation of Lateral Doping)-Gebiet 13 des zweiten Dotierungstyps und ein höher als das erste Bauelementgebiet 11 dotiertes Kanalstoppgebiet 14 des ersten Dotierungstyps umfassen. Das VLD-Gebiet 13 und das Kanalstopgebiet 14 grenzen beide an die erste Oberfläche 101 an und sind in der horizontalen (lateralen) Richtung des Halbleiterkörpers 100 beabstandet. Selbstverständlich können andere Arten von Randabschlussstrukturen in Verbindung mit der Passivierungsschicht ebenso verwendet werden, wie beispielsweise Randabschlussstrukturen, die Feldringe und/oder Feldplatten aufweisen.
  • Die Passivierungsschicht 30 ist geeignet in Hochspannungshalbleiterbauelementen, wie beispielsweise Halbleiterbauelementen mit einer Spannungsfestigkeit von einigen 100 V oder sogar einigen Kilovolt (kV) verwendet zu werden. Die Passivierungsschicht ist insbesondere geeignet, in Halbleiterbauelementen mit einer Spannungsfestigkeit von 7 KV oder mehr verwendet zu werden.
  • Die Bauelementtopologie gemäß 2 mit dem Halbleiterkörper 100, der einen pn-Übergang, eine Kontaktelektrode 21, die eines der Halbleitergebiete, die den pn-Übergang bilden, kontaktiert, und eine Passivierungsschicht 30, die wenigstens solche Gebiete der ersten Oberfläche 101 überdeckt, an denen sich der pn-Übergang zu der Oberfläche 101 erstreckt, kann in einer Vielzahl von unterschiedlichen Halbleiterbauelementen verwendet werden. Zwei unterschiedliche Ausführungsbeispiele sind nachfolgend anhand der 3 und 4 erläutert.
  • Bezugnehmend auf 3 kann das Halbleiterbauelement als Diode ausgebildet sein, insbesondere als Leistungsdiode. 3 veranschaulicht eine vertikale Querschnittsansicht einer Leistungsdiode, die eine anhand von 2 erläuterte Bauelementtopologie aufweist. Allerdings ist die Passivierungsschicht 30 in 3 nicht im Detail dargestellt und die optionale Randabschlussstruktur ist nicht dargestellt. Die Passivierungsschicht 30 ist wie zuvor anhand von 1 erläutert, ausgebildet.
  • In der Diode gemäß 3 bildet das erste Bauelement 11 ein Basisgebiet der Diode und das zweite Bauelementgebiet 12 bildet einen n-Emitter oder einen p-Emitter der Diode. Gemäß einem Ausführungsbeispiel ist das Basisgebiet 11 n-dotiert, so dass das zweite Bauelementgebiet 12 p-dotiert ist und einen p-Emitter (Anode) der Diode bildet. Die Diode umfasst außerdem ein weiteres Emittergebiet 14 des ersten Dotierungstyps, das höher dotiert ist als das Basisgebiet 11 und das an das Basisgebiet 11 angrenzt. Die Kontaktelektrode 21 ist elektrisch (ohmsch) an den p-Emitter 12 und an einen ersten Anschluss 41 der Diode angeschlossen. Der erste Anschluss 41 bildet in dem vorliegenden Ausführungsbeispiel einen Anodenanschluss. Der n-Emitter (Kathode) der Diode ist elektrisch an einen zweiten Anschluss 42 angeschlossen, der einen Kathodenanschluss bildet.
  • 4 veranschaulicht eine vertikale Querschnittsansicht eines weiteren Halbleiterbauelements, das eine anhand von 2 erläuterte Bauelementtopologie aufweist. Das Halbleiterbauelement gemäß 4 ist als MOS-Transistor ausgebildet. In diesem MOS-Transistor ist das erste Bauelementgebiet 11 ein Driftgebiet und das zweite Bauelementgebiet 12 ist ein Bodygebiet. Der MOS-Transistor umfasst mehrere Transistorzellen 50. Jede Transistorzelle umfasst ein Sourcegebiet 51, das von dem Driftgebiet 11 durch das Bodygebiet 12 getrennt ist, eine Gateelektrode 52 und ein Gatedielektrikum 53, das die Gateelektrode 52 dielektrisch von dem Sourcegebiet 51, dem Bodygebiet 12 und dem Driftgebiet 11 isoliert. Die einzelnen Transistorzellen 50 teilen sich das Driftgebiet 11 und das Draingebiet 14. Die Gateelektroden 52 sind elektrisch an eine Gateelektrode 43 angeschlossen. Die Kontaktelektrode 21 bildet eine Sourceelektrode, die an den ersten Anschluss 41, der einen Sourceanschluss bildet, angeschlossen ist. Das Draingebiet 14 ist an einen zweiten Anschluss 52, der einen Drainanschluss bildet, abgeschlossen. Der MOS-Transistor kann als MOSFET ausgebildet sein. In diesem Fall besitzt das Draingebiet 14 denselben Dotierungstyp wie das Driftgebiet 11, ist jedoch höher dotiert. Alternativ ist der MOS-Transistor als ein IGBT ausgebildet. In diesem Fall ist das Draingebiet 14 komplementär zu dem Driftgebiet 11 dotiert. Der MOS-Transistor kann als n-leitender oder als p-leitender Transistor ausgebildet sein. In einem n-leitenden Transistor sind das Driftgebiet 11 und das Sourcegebiet 51 n-dotiert, während das Bodygebiet 12 p-dotiert ist. In einem p-leitenden Transistor sind das Driftgebiet 11 und das Sourcegebiet 51 p-dotiert, während das Bodygebiet 12 n-dotiert ist.
  • 5 veranschaulicht eine vertikale Querschnittsansicht eines Abschnitts eines weiteren Halbleiterbauelements. Das Halbleiterbauelement gemäß 5 ist als Schottkydiode ausgebildet und umfasst einen Schottkyübergang zwischen der Kontaktelektrode 21 und dem Halbleiterkörper 100.
  • 6 veranschaulicht eine Modifikation der Bauelementtopologie gemäß 1. Die Bauelementtopologie gemäß 6 kann in jedem der zuvor erläuterten Halbleiterbauelemente verwendet werden. Bezugnehmend auf 6 überlappt die Kontaktelektrode 21 die amorphe semi-isolierende Schicht 21 und die erste Nitridschicht 32. Wenn das Halbleiterbauelement einen pn-Übergang umfasst (in 6 in gestrichelten Linien dargestellt) ist die Seitenwand 22 der Kontaktelektrode 21 beabstandet zu der Position, an der sich der pn-Übergang zu der ersten Oberfläche 101 erstreckt.
  • Die 7A bis 7D veranschaulichen ein erstes Ausführungsbeispiel eines Verfahrens zum Herstellen einer in den 1 oder 6 dargestellten Bauelementtopologie. Die 7A bis 7D veranschaulichen vertikale Querschnittsansichten des Halbleiterkörpers 100 in unterschiedlichen Verfahrensschritten.
  • Bezugnehmend auf die 7A und 7B umfasst das Verfahren das Herstellen der amorphen semi-isolierenden Schicht 31 auf der ersten Oberfläche 101 und das Herstellen der ersten Nitridschicht 32 auf der amorphen semi-isolierenden Schicht 31 derart, dass der Schichtstapel mit der amorphen semi-isolierenden Schicht 31 und der ersten Nitridschicht 32 Abschnitte der ersten Oberfläche 101 unbedeckt lässt. D. h., der Schichtstapel mit den zwei Schichten 31, 32 besitzt eine Öffnung 436. Da die 7A bis 7D nur einen Abschnitt des Halbleiterbauelements zeigen, ist in 7B nur ein Abschnitt der Öffnung 36 gezeigt.
  • Das Herstellen des Schichtstapels mit der Öffnung 36 kann umfassen: Das Herstellen der amorphen semi-isolierenden Schicht 31 und der ersten Nitridschicht 32 derart, dass diese Schichten die erste Oberfläche 101 vollständig überdecken, und dann das Herstellen der Öffnung 36 in dem Schichtstapel. Das Herstellen der Öffnung 36 kann einen Ätzprozess unter Verwendung einer Ätzmaske 200 umfassen. Das Herstellen der amorphen semi-isolierenden Schicht 31 kann einen chemischen Dampfabscheide-(Chemical Vapor Deposition, CVD)-Prozess umfassen, wie beispielsweise einen PECVD-Prozess. Die amorphe semi-isolierende Schicht 31 ist beispielsweise eine aSiC:H-Schicht, eine aC:H-Schicht oder eine aSi:H-Schicht. Das Herstellen der ersten Nitridschicht 32 kann einen Abscheideprozess, wie beispielsweise einen CVD-Prozess, unter Verwendung eines Silizium enthaltenden Precursors, wie beispielsweise SiH4, und eines Stickstoff enthaltenden Precursors, wie beispielsweise NH3 oder N2, umfassen. Ein Reinigungsprozess kann durchgeführt werden, um die amorphe semi-isolierende Schicht 31 vor dem Herstellen der ersten Nitridschicht 32 zu reinigen. Dieser Reinigungsprozess kann einen Sputterprozess, wie beispielsweise einen Argon-(Ar)-Sputterprozess, umfassen.
  • Bezugnehmend auf 7C wird die Kontaktelektrode 21 in nächsten Verfahrensschritten hergestellt. Die Kontaktelektrode 21 wird wenigstens in der Öffnung des ersten Schichtstapels hergestellt und grenzt wenigstens an einem lateralen Ende an den Schichtstapel an. Optional (wie in 7C dargestellt) wird die Kontaktelektrode 21 so hergestellt, dass sie den Schichtstapel mit der amorphen semi-isolierten Schicht 31 und der ersten Nitridschicht 32 überlappt. Das Herstellen der Kontaktelektrode 21 kann umfassen: Das Abscheiden einer Elektrodenschicht, die die erste Oberfläche 101 des Halbleiterkörpers 100 vollständig überdeckt, und dann das Strukturieren der Elektrodenschicht, beispielsweise unter Verwendung eines Ätzprozesses, um die Kontaktelektrode 21 herzustellen. Gemäß einem Ausführungsbeispiel umfasst die Kontaktelektrode 21 Aluminium, Kupfer, eine Aluminiumlegierung, eine Kupferlegierung oder eine Aluminium-Kupfer-Legierung.
  • Bezugnehmend auf 7D werden die verbleibenden Schichten des Schichtstapels der Passivierungsschicht 30 hergestellt. D. h., die zweite Nitridschicht 34 wird auf der ersten Nitridschicht 32, der Seitenwand und Abschnitten der oberen Oberfläche der Kontaktelektrode 21 hergestellt. Optional wird die Zwischenschicht 33 auf der ersten Nitridschicht 32 vor dem Herstellen der zweiten Nitridschicht 34 hergestellt. Das Herstellen der verbleibenden Schichten des Schichtstapels kann umfassen: Das Herstellen der verbleibenden Schichten so, dass diese di erste Nitridschicht 32 und die Kontaktelektrode 31 und die Kontaktelektrode 21 vollständig überdecken, und dann das Entfernen der verbleibenden Schichten von solchen Abschnitten der oberen Oberfläche der Kontaktelektrode 21, wo die Kontaktelektrode 21 zu Anschlusszwecken freigelegt werden soll.
  • Obwohl verschiedene beispielhafte Ausführungsbeispiele der Erfindung beschrieben wurden, ist für Fachleute offensichtlich, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, die einige der Vorteile der Erfindung enthalten. Es ist für Fachleute offensichtlich, dass andere Komponenten, die dieselben Funktionen erfüllen, geeignet ersetzt werden können. Es sei erwähnt, dass Merkmale, die anhand einer speziellen Figur erläutert wurden, mit anderen Merkmalen von anderen Figuren kombiniert werden können, sogar in solchen Fällen, in denen es nicht explizit erwähnt wurde.

Claims (25)

  1. Halbleiterbauelement, das aufweist: einen Halbleiterkörper (100), der eine erste Oberfläche (101) aufweist; eine Kontaktelektrode (21), die auf der ersten Oberfläche (101) angeordnet ist; und eine Passivierungsschicht (30) auf der ersten Oberfläche benachbart zu der Kontaktelektrode (21), wobei die Passivierungsschicht (30) einen Schichtstapel mit einer amorphen semi-isolierenden Schicht (31) auf der ersten Oberfläche (101), eine erste Nitridschicht (32) auf der amorphen semi-isolierenden Schicht (31) und eine zweite Nitridschicht (34) auf der ersten Nitridschicht (32) aufweist.
  2. Halbleiterbauelement nach Anspruch 1, bei dem die amorphe semi-isolierende Schicht (31) wenigstens eines von aSiC:H und aC:H aufweist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, bei dem die Passivierungsschicht (30) weiterhin aufweist: eine Zwischenschicht (33) zwischen der ersten Nitridschicht (32) und der zweiten Nitridschicht (34).
  4. Halbleiterbauelement nach Anspruch 3, bei dem die Zwischenschicht (33) ein Härte besitzt, die niedriger ist als eine Härte eines Materials der Kontaktelektrode (31) und die höher ist als eine Härte von einer der ersten und zweiten Nitridschichten (32, 34).
  5. Halbleiterbauelement nach Anspruch 3 oder 4, bei dem die Zwischenschicht (33) ein Young-Modul zwischen 50 GPa und 70 GPa aufweist und bei dem eine Härte der Zwischenschicht (33) zwischen 7 GPa und 10 GPa ist.
  6. Halbleiterbauelement nach einem der Ansprüche 3 bis 5, bei dem die Zwischenschicht (33) ein Silikatglas aufweist.
  7. Halbleiterbauelement nach Anspruch 6, bei dem die Zwischenschicht (33) wenigstens eines von USG, PSG, BSG und BPSG aufweist.
  8. Halbleiterbauelement nach einem der Ansprüche 3 bis 7, bei dem die Kontaktelektrode (21) Seitenwände und eine obere Oberfläche aufweist, und bei dem die Zwischenschicht (33) und die zweite Nitridschicht (34) die Seitenwände und einen Abschnitt der oberen Oberfläche der Kontaktelektrode (21) überdecken.
  9. Halbleiterbauelement nach einem der vorangehenden Ansprüche, bei dem die Kontaktelektrode (31) wenigstens eines der folgenden aufweist: Aluminium, Kupfer, eine Aluminiumlegierung, eine Kupferlegierung.
  10. Halbleiterbauelement nach einem der vorangehenden Ansprüche, bei dem die Kontaktelektrode (21) die amorphe semi-isolierende Schicht (31) und die erste Nitridschicht (32) überlappt.
  11. Halbleiterbauelement nach einem der vorangehenden Ansprüche, bei dem die Kontaktelektrode (21) Seitenwände und eine obere Oberfläche aufweist und bei dem die zweite Nitridschicht (34) die Seitenwände und einen Abschnitt der oberen Oberfläche der Kontaktelektrode (21) überdeckt.
  12. Halbleiterbauelement nach einem der vorangehenden Ansprüche, das weiterhin aufweist: ein erstes dotiertes Halbleitergebiet (11) und ein zweites dotiertes Halbleitergebiet (12), wobei das erste dotierte Halbleitergebiet (11) und das zweite dotierte Halbleitergebiet (12) einen pn-Übergang bilden, wobei die Kontaktelektrode (21) an das zweite dotierte Halbleitergebiet (12) angeschlossen ist.
  13. Halbleiterbauelement nach Anspruch 12, bei dem der pn-Übergang sich zu der ersten Oberfläche (101) erstreckt, und bei dem die Passivierungsschicht (30) den pn-Übergang auf der ersten Oberfläche (101) überdeckt.
  14. Halbleiterbauelement nach Anspruch 12 oder 13, bei dem das Halbleiterbauelement als Diode ausgebildet ist und bei dem das erste dotierte Halbleitergebiet (11) ein Basisgebiet und das zweite dotierte Halbleitergebiet (12) ein Emittergebiet der Diode bildet.
  15. Halbleiterbauelement nach Anspruch 12 oder 13, bei dem das Halbleiterbauelement als MOS-Transistor ausgebildet ist und bei dem das erste dotierte Halbleitergebiet (11) ein Driftgebiet und das zweite dotierte Halbleitergebiet (12) ein Bodygebiet des MOS-Transistors bildet.
  16. Halbleiterbauelement nach einem der Ansprüche 1 bis 11, das weiterhin aufweist: ein dotiertes Halbleitergebiet, das durch die Kontaktelektrode (21) kontaktiert ist; einen Schottkyübergang zwischen der Kontaktelektrode (21) und dem dotierten Halbleitergebiet.
  17. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren aufweist: Bereitstellen eines Halbleiterkörpers (100), der eine erste Oberfläche (101) aufweist; Herstellen eines ersten Schichtstapels, der eine amorphe semi-isolierende Schicht (31) und eine erste Nitridschicht (32) aufweist, auf der ersten Oberfläche (101), wobei der erste Schichtstapel eine Öffnung aufweist; Herstellen einer Kontaktelektrode (2) in der Öffnung; und Herstellen einer zweiten Nitridschicht (34) auf dem ersten Schichtstapel.
  18. Verfahren nach Anspruch 17, bei dem die amorphe semi-isolierende Schicht (31) wenigstens eines von aSiC:H und aC:H aufweist.
  19. Verfahren nach Anspruch 17 oder 18, das weiterhin aufweist: Bereitstellen einer Zwischenschicht (33) auf dem ersten Schichtstapel vor Herstellen der zweiten Nitridschicht (34).
  20. Verfahren nach Anspruch 19, bei dem die Zwischenschicht (33) eine Härte aufweist, wobei die Härte der Zwischenschicht (33) niedriger ist als eine Härte eines Materials der Kontaktelektrode (21) und höher ist als eine Härte einer der ersten und zweiten Nitridschichten (31, 32).
  21. Verfahren nach Anspruch 19 oder 20, bei dem die Zwischenschicht (33) ein Silikatglas aufweist.
  22. Verfahren nach einem der Ansprüche 19 bis 21, bei dem die Kontaktelektrode (31) Seitenwände und eine obere Oberfläche aufweist und bei dem die Zwischenschicht (33) und die zweite Nitridschicht (34) so ausgebildet sind, dass sie die Seitenwände und einen Abschnitt der oberen Oberfläche überdecken.
  23. Verfahren nach einem der Ansprüche 17 bis 21, bei dem die Kontaktelektrode (21) wenigstens eines der folgenden aufweist: Aluminium, Kupfer, eine Aluminiumlegierung, eine Kupferlegierung.
  24. Verfahren nach einem der Ansprüche 17 bis 23, bei dem die Kontaktelektrode (21) so hergestellt ist, dass sie den ersten Schichtstapel überlappt.
  25. Verfahren nach einem der Ansprüche 17 bis 24, bei dem die Kontaktelektrode (21) Seitenwände und eine obere Oberfläche aufweist und bei dem die zweite Nitridschicht so hergestellt ist, dass sie die Seitenwände und einen Abschnitt der oberen Oberfläche überdeckt.
DE102013217225.7A 2012-08-29 2013-08-29 Halbleiterbauelement mit einer Passivierungsschicht und Verfahren zu dessen Herstellung Active DE102013217225B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/598,488 2012-08-29
US13/598,488 US8884342B2 (en) 2012-08-29 2012-08-29 Semiconductor device with a passivation layer

Publications (2)

Publication Number Publication Date
DE102013217225A1 true DE102013217225A1 (de) 2014-03-06
DE102013217225B4 DE102013217225B4 (de) 2024-03-14

Family

ID=50098710

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013217225.7A Active DE102013217225B4 (de) 2012-08-29 2013-08-29 Halbleiterbauelement mit einer Passivierungsschicht und Verfahren zu dessen Herstellung

Country Status (3)

Country Link
US (2) US8884342B2 (de)
CN (1) CN103681799B (de)
DE (1) DE102013217225B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388780B1 (en) 2018-02-19 2019-08-20 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196560B2 (en) 2013-10-31 2015-11-24 Infineon Technologies Austria Ag Semiconductor device having a locally reinforced metallization structure and method for manufacturing thereof
US20150255362A1 (en) 2014-03-07 2015-09-10 Infineon Technologies Ag Semiconductor Device with a Passivation Layer and Method for Producing Thereof
CN105097570B (zh) * 2014-05-21 2017-12-19 北大方正集团有限公司 钝化层制造方法及高压半导体功率器件
DE102015122387B4 (de) * 2015-12-21 2023-09-21 Infineon Technologies Ag Leistungshalbleiterbauelemente, Halbleiterbauelemente und ein Verfahren zum Anpassen einer Anzahl von Ladungsträgern
CN106252244A (zh) * 2016-09-22 2016-12-21 全球能源互联网研究院 一种终端钝化方法及半导体功率器件
EP3285290B1 (de) 2016-08-15 2019-03-06 ABB Schweiz AG Leistungshalbleiterbauelement und verfahren zur herstellung solch eines leistungshalbleiterbauelements
DE102016115174B3 (de) * 2016-08-16 2017-09-21 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements und damit hergestelltes Halbleiterbauelement
EP3490006A1 (de) * 2017-11-24 2019-05-29 Nexperia B.V. Halbleiterbauelement mit randabschlussesstruktur und verfahren zur herstellung
CN111785693A (zh) * 2019-04-04 2020-10-16 三垦电气株式会社 半导体装置和电子设备
EP3823034A1 (de) * 2019-11-12 2021-05-19 Infineon Technologies AG Hochspannungshalbleiterbauelement mit schritttopografie-passivierungsschichtstapel
KR20220047028A (ko) 2020-10-08 2022-04-15 삼성전자주식회사 집적회로 장치 및 그 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04133472A (ja) * 1990-09-26 1992-05-07 Toshiba Corp 化合物半導体装置及びその製造方法
US5793072A (en) * 1996-02-28 1998-08-11 International Business Machines Corporation Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor
DE19837944A1 (de) 1998-08-21 2000-02-24 Asea Brown Boveri Verfahren zur Fertigung eines Halbleiterbauelements
DE19848828C2 (de) * 1998-10-22 2001-09-13 Infineon Technologies Ag Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
DE10047152B4 (de) * 2000-09-22 2006-07-06 eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG Hochvolt-Diode und Verfahren zu deren Herstellung
JP4058327B2 (ja) 2002-10-18 2008-03-05 富士通株式会社 半導体装置の製造方法
US7109101B1 (en) * 2003-05-06 2006-09-19 Amd, Inc. Capping layer for reducing amorphous carbon contamination of photoresist in semiconductor device manufacture; and process for making same
DE10358985B3 (de) * 2003-12-16 2005-05-19 Infineon Technologies Ag Halbleiterbauelement mit einem pn-Übergang und einer auf einer Oberfläche aufgebrachten Passivierungsschicht
DE102004002908B4 (de) * 2004-01-20 2008-01-24 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements oder einer mikromechanischen Struktur
US7394158B2 (en) * 2004-10-21 2008-07-01 Siliconix Technology C.V. Solderable top metal for SiC device
US7371634B2 (en) 2005-01-31 2008-05-13 Taiwan Semiconductor Manufacturing Co., Ltd. Amorphous carbon contact film for contact hole etch process
TWI245345B (en) 2005-02-17 2005-12-11 Touch Micro System Tech Method of forming a wear-resistant dielectric layer
DE102006011697B4 (de) * 2006-03-14 2012-01-26 Infineon Technologies Austria Ag Integrierte Halbleiterbauelementeanordnung und Verfahren zu deren Herstellung
KR20070104158A (ko) * 2006-04-21 2007-10-25 삼성전자주식회사 전자소자용 보호막 및 그 제조방법
DE102007030755B3 (de) * 2007-07-02 2009-02-19 Infineon Technologies Austria Ag Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
US8039203B2 (en) * 2007-09-25 2011-10-18 Infineon Technologies Ag Integrated circuits and methods of design and manufacture thereof
KR100961203B1 (ko) * 2008-04-29 2010-06-09 주식회사 하이닉스반도체 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법
US7951676B2 (en) * 2008-08-29 2011-05-31 Infineon Technologies Ag Semiconductor device and method for the production of a semiconductor device
US8013340B2 (en) * 2008-09-30 2011-09-06 Infineon Technologies Ag Semiconductor device with semiconductor body and method for the production of a semiconductor device
KR20120092184A (ko) * 2009-12-07 2012-08-20 어플라이드 머티어리얼스, 인코포레이티드 도핑된 영역을 세정하고 도핑된 영역 위에 음으로 대전된 패시베이션 층을 형성하는 방법
US8264047B2 (en) * 2010-05-10 2012-09-11 Infineon Technologies Austria Ag Semiconductor component with a trench edge termination

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388780B1 (en) 2018-02-19 2019-08-20 Kabushiki Kaisha Toshiba Semiconductor device
EP3528292A1 (de) * 2018-02-19 2019-08-21 Kabushiki Kaisha Toshiba Halbleiterbauelement

Also Published As

Publication number Publication date
CN103681799B (zh) 2017-03-01
CN103681799A (zh) 2014-03-26
DE102013217225B4 (de) 2024-03-14
US9859395B2 (en) 2018-01-02
US8884342B2 (en) 2014-11-11
US20140061733A1 (en) 2014-03-06
US20150056788A1 (en) 2015-02-26

Similar Documents

Publication Publication Date Title
DE102013217225B4 (de) Halbleiterbauelement mit einer Passivierungsschicht und Verfahren zu dessen Herstellung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102012004084B4 (de) Graben-MOSFET mit Abschirmdielektrikum, Abschirmelektrode und Interpolydielektrikum sowie Verfahren zu seiner Herstellung
DE102006056139B4 (de) Halbleitervorrichtung mit einem verbesserten Aufbau für eine hohe Spannungsfestigkeit
DE102015103318B4 (de) Halbleiter-Bauelement mit einer Passivierungsschicht und Verfahren zum Herstellen eines solchen
DE102019115161A1 (de) Leistungsvorrichtung mit superübergang und schottky-diode
DE102012219644B4 (de) Halbleitervorrichtung
DE102009013781A1 (de) Halbleitervorrichtung aus Siliciumcarbid und Verfahren zu ihrer Herstellung
DE202012013628U1 (de) Halbleiterbauteil
DE112011100605B4 (de) Integriertes Hall-Effekt-Element mit Germanium-Hall-Platte und Verfahren zu deren Herstellung
AT505176A2 (de) Grabenfeldplattenabschluss für leistungsvorrichtungen
DE112017001821T5 (de) Super-Junction-Leistungstransistor und Herstellungsverfahren von diesem
DE102012112332A1 (de) Halbleitervorrichtung mit einer Diode
DE102009016680A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102019103422A1 (de) Verwenden von Maskenschichten zum Erleichtern der Herstellung von selbstjustierten Kontakten und Durchkontaktierungen
DE102018130927A1 (de) Halbleiterbauelement mit integriertem pn-Dioden-Temperatursensor
DE102015103211B4 (de) Verfahren zum herstellen einer halbleitervorrichtung mit ersten und zweiten feldelektrodenstrukturen
DE102020102412A1 (de) Halbleitervorrichtung mit isoliertem gate
DE102012220166A1 (de) IGBT mit vertikalen Gräben und Verfahren zu seiner Herstellung
DE112013002217T5 (de) IGBT (Insulated Gate Bipolar Transistor - Bipolartransistor mit isoliertem Gate) mit hoher Emitter-Gate-Kapazität
DE102011054784B4 (de) Integrierte Schaltungstechnologie mit verschiedenen Bauelementepitaxialschichten und Verfahren zu dessen Herstellung
DE112012001587T5 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE102017118121B4 (de) Halbleiterbauelement und Herstellungsverfahren dafür
DE102021134457A1 (de) Verfahren und strukturen zum kontaktieren des abschirmleiters in einer halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023485000

Ipc: H01L0023290000

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division