DE202012013628U1 - Halbleiterbauteil - Google Patents

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Abstract

Halbleiterbauteil mit:einer Halbleiterschicht, die aus einem Halbleiter mit breiter Bandlücke hergestellt ist und die einen Source-Graben und einen Gate-Graben aufweist, die jeweils mit einer Seitenwand und einem Boden bereitgestellt sind;einem Gate-Isolierfilm, der an der Seitenwand und dem Boden des Gate-Grabens gebildet ist; undeiner Gate-Elektrode, die in den Gate-Graben eingebettet ist, derart, dass sie der Halbleiterschicht durch den Gate-Isolierfilm hindurch gegenüberliegt, wobeidie Halbleiterschicht beinhaltet:eine Source-Region eines ersten Leitfähigkeitstyps , die so gebildet ist, dass sie an der Seite einer vorderseitigen Fläche der Halbleiterschicht freiliegt, um teilweise die Seitenwand des Gate-Grabens zu bilden;eine Körperregion von einem zweiten Leitfähigkeitstyp, die an einer Seite der Source-Region gebildet ist, und zwar näher an einer rückseitigen Fläche der Halbleiterschicht, so, dass sie in Kontakt ist mit der Source-Region, um teilweise die Seitenwand des Gate-Grabens zu bilden;eine Drift-Region von dem ersten Leitfähigkeitstyp, die an einer Seite der Körperregion gebildet ist, und zwar näher an der rückseitigen Fläche der Halbleiterschicht, so, dass sie in Kontakt ist mit der Körperregion, um den Boden des Gate-Grabens zu bilden; undeine erste Ausfallspannung-Halteregion von dem zweiten Leitfähigkeitstyp, die selektiv an einem Randabschnitt des Gate-Grabens gebildet ist, und zwar in einer Teilregion des Gate-Grabens, wo sich die Seitenwand und der Boden schneiden.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft ein Halbleiterbauteil.
  • STAND DER TECHNIK
  • Generell werden in verschiedenen Gebieten der Leistungselektronik Leistungs-Halbleiterbauteile mit Interesse beobachtet, die hauptsächlich für ein System wie ein Motorsteuersystem oder ein Leistungswandlersystem verwendet werden.
  • Für diese Art von Leistungs-Halbleiterbauteil ist bspw. ein SiC-Halbleiterbauteil mit einer Trench-Gatestruktur bzw. Graben-Gatestruktur vorgeschlagen worden.
  • Zum Beispiel offenbart 1 des Patentdokumentes 1 ein MOS-Halbleiterbauteil mit einem SiC-Substrat (1), einer Hochwiderstandsschicht (2) vom n-Typ, die an dem SiC-Substrat (1) gebildet ist, einer p-Wannenschicht (3), die an der Hochwiderstandsschicht (2) vom n-Typ gebildet ist, einer n+ -Emitter-Region (8), die an einem Oberflächenschichtabschnitt der p-Wannenschicht (3) gebildet ist, einer p+ -Kontaktregion (12), die durch die n+ -Emitter-Region (8) hindurch verläuft und die p-Wannenschicht (3) erreicht, einem Graben (5), der ausgehend von einer vorderseitigen Fläche der n+ -Emitter-Region (8) durch die p-Wannenschicht (3) hindurch verläuft und die Hochwiderstandsschicht (2) vom n-Typ erreicht, einen Gate-Oxidfilm (6), der an einer inneren Fläche des Grabens (5) gebildet ist, und einer Polysilizium-Gate-Elektrode (7), die in den Graben (5) eingebettet ist (siehe bspw.
  • Patentdokument 1).
  • STAND DER TECHNIK
  • PATENTDOKUMENT
  • Patentdokument 1: Japanische ungeprüfte Patentveröffentlichung mit der Nr. 2008-294210
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • VON DER ERFINDUNG ZU LÖSENDE PROBLEME
  • Aufgrund einer hohen Potentialdifferenz zwischen einer Gate-Elektrode und einer Drain-Elektrode, die zu einem Zeitpunkt eines Abschaltens hervorgerufen wird, konzentriert sich ein elektrisches Feld leicht an einem Bodenabschnitt eines Gate-Grabens eines MOSFET mit Graben-Gate. Die Feldkonzentration stellt einen Faktor beim Ausfall eines Gate-Isolierfilms dar und führt zu einer Reduktion der Ausfallspannung des MOSFET.
  • Gemäß Studien, die von den Erfindern durchgeführt worden sind, kann es möglich sein, diese Art von Feldkonzentration zu entspannen bzw. zu lindern, und zwar durch Implantieren einer Dotierung bzw. eines Fremdstoffes vom p-Typ in den Bodenabschnitt des Gate-Grabens.
  • Eine Region, bei der ein Kanal gebildet ist, liegt jedoch an einer inneren Fläche des Gate-Grabens frei, und demzufolge muss jedoch eine Implantation der Dotierung vomp-Typ in eine Kanalregion verhindert werden, wenn die Dotierung vom p-Typ in den Bodenabschnitt des Gate-Grabens implantiert wird. Dies liegt daran, weil es schwierig wird, Kanalcharakteristika zu steuern, wenn die Dotierung vom p-Typ in die Kanalregion implantiert ist.
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, ein Halbleiterbauteil bereitzustellen, das dazu in der Lage ist, eine Widerstandsfähigkeit („resistance“) hinsichtlich einer Ausfallspannung zu einem Ausschaltzeitpunkt zu verbessern, und das ferner dazu in der Lage ist, Kanalcharakteristika zu steuern, und besteht darin, ein Verfahren zum Herstellen eines solchen Halbleiterbauteils bereitzustellen.
  • MITTEL ZUM LÖSEN DES PROBLEMS
  • Ein Halbleiterbauteil gemäß der vorliegenden Erfindung zum Erreichen der zuvor genannten ist ausgestattet mit einer Halbleiterschicht, die aus einem Halbleiter bzw. Halbleitermaterial mit einer breiten Bandlücke hergestellt ist und die einen Gate-Graben aufweist, der mit einer Seitenwand und einem Boden bzw. einer Bodenwand bereitgestellt ist, mit einem Gate-Isolierfilm, der an der Seitenwand und dem Boden des Gate-Grabens gebildet ist, und mit einer Gate-Elektrode, die in den Gate-Graben eingebettet ist, derart, dass sie der Halbleiterschicht durch den Gate-Isolierfilm hindurch gegenüberliegt, wobei die Halbleiterschicht eine Source-Region eines ersten Leitfähigkeitstyps beinhaltet, die so gebildet ist, dass sie an der Seite einer vorderseitigen Fläche der Halbleiterschicht freiliegt, um teilweise die Seitenwand des Gate-Grabens zu bilden, eine Körperregion von einem zweiten Leitfähigkeitstyp beinhaltet, die an einer Seite der Source-Region näher an einer rückseitigen Fläche der Halbleiterschicht gebildet ist, so, dass sie in Kontakt ist mit der Source-Region, um teilweise die Seitenwand des Gate-Grabens zu bilden, eine Drift-Region von dem ersten Leitfähigkeitstyp beinhaltet, die an einer Seite der Körperregion näher an der rückseitigen Fläche der Halbleiterschicht gebildet ist, so, dass sie in Kontakt ist mit der Körperregion, und zwar zum Bilden des Bodens des Gate-Grabens, und eine erste Ausfallspannung-Halteregion des zweiten Leitfähigkeitstyps beinhaltet, die selektiv in einer Teilregion des Gate-Grabens an einem Randabschnitt des Gate-Grabens gebildet ist, und zwar dort, wo sich die Seitenwand und der Boden schneiden bzw. kreuzen.
  • Um die zuvor genannte Aufgabe zu erreichen, haben die Erfinder tiefgehende Studien hinsichtlich der Mechanismen eines dielektrischen Ausfalls eines Gate-Isolierfilms zum Zeitpunkt eines Abschaltens durchgeführt.
  • Genauer gesagt, wenn eine Spannung, die dazu führt, dass eine Drift-Region positiv (+) wird, zwischen einer Source-Region und der Drift-Region angelegt wird, die als ein Drain (zwischen einer Source und einem Drain) funktioniert, und zwar in einem Zustand, bei dem ein Halbleiterbauteil ausgeschaltet ist (d.h. ein Zustand, bei dem eine Gate-Spannung 0 V beträgt), wird ein elektrisches Feld an einen Gate-Isolierfilm angelegt, der zwischen einer Gate-Elektrode und der Drift-Region angeordnet ist. Das elektrische Feld ergibt sich aus der Potentialdifferenz zwischen der Gate-Elektrode und der Drift-Region. Oberflächen gleichen Potentials, und zwar mit einem extrem hohen Potential, werden an einem Boden eines Gate-Grabens an der Basis der Gate-Elektrode (0 V) verteilt, und der Abstand („interval“) zwischen den Oberflächen gleichen Potentials („equipotential surfaces“) ist klein, wodurch ein extrem großes elektrisches Feld hervorgerufen wird. Dies ist ein solcher Mechanismus, dass dann, wenn eine Spannung, die sich der Bauteil-Ausfallspannung nähert, kontinuierlich zwischen der Source und dem Drain angelegt wird, deshalb ein Abschnitt des Gate-Isolierfilms, der an dem Boden des Gate-Grabens vorhanden ist, einer Feldkonzentration dieser Größenordnung nicht widerstehen kann, sondern einen dielektrischen Ausfall hervorruft.
  • Gemäß dem erfindungsgemäßen Halbleiterbauteil ist daher die erste Ausfallspannung-Halteregion an dem Randabschnitt des Gate-Grabens in dem Halbleiterbauteil, bei dem der Halbleiter bzw. das Halbleitermaterial mit breiter Bandlücke (dessen Bandlücke Eg nicht geringer ist als 2 eV, und vorzugsweise 2,5 eV bis 7 eV beträgt, um ein Beispiel zu nennen) verwendet wird, gebildet, und zwar in einer solchen vertikalen Struktur, dass die Source-Region und die Drift-Region vertikal angeordnet sind, und zwar durch die Körperregion bzw. mit der Körperregion dazwischen. Demzufolge kann eine Verarmungsschicht („depletion layer“), die sich aus einem Übergang (p-n-Übergang) zwischen der ersten Ausfallspannung-Halteregion und der Drift-Region ergibt, in der Nachbarschaft des Randabschnittes des Gate-Grabens erzeugt werden. Oberflächen gleichen Potentials, und zwar mit hohem Potential, basierend auf der Gate-Elektrode, können in einem Abstand von dem Gate-Isolierfilm gehalten werden, und zwar wegen des Vorhandenseins der Verarmungsschicht. Demzufolge kann das elektrische Feld, das an den Gate-Isolierfilm angelegt wird, verringert werden bzw. verschwinden, wodurch ein dielektrischer Ausfall unterdrückt werden kann.
  • Bei dem Halbleiterbauteil gemäß der vorliegenden Erfindung ist die erste Ausfallspannung-Halteregion ferner selektiv an der Teilregion des Gate-Grabens gebildet, und zwar an dem Randabschnitt des Gate-Grabens. Demzufolge wird in die Körperregion an einem Abschnitt der Teilregion direkt oberhalb des Randabschnittes keine überschüssige Dotierung vom zweiten Leitfähigkeitstyp implantiert. Demzufolge kann die Konzentration der Dotierung vom zweiten Leitfähigkeitstyp in der Körperregion aufrechterhalten werden, wie vorgesehen („designed“). Demzufolge können Kanalcharakteristika gesteuert werden.
  • Vorzugsweise ist die Dotierungskonzentration in der ersten Ausfallspannung-Halteregion größer bzw. höher als die Dotierungskonzentration in der Drift-Region. Gemäß dieser Struktur kann verhindert werden, dass sich die Verarmungsschicht, die sich aus dem Übergang (p-n-Übergang) zwischen der ersten Ausfallspannung-Halteregion und der Drift-Region ergibt, übermäßig bzw. exzessiv in der Halbleiterschicht ausbreitet.
  • Vorzugsweise ist bei dem Halbleiterbauteil gemäß der vorliegenden Erfindung der Gate-Graben auf eine gitterartige Weise gebildet, wobei die Halbleiterschicht eine Vielzahl von Einheitszellen beinhaltet, die durch den gitterartigen Gate-Graben unterteilt sind und die in der Form von polygonalen Prismen bereitgestellt sind, die jeweils eine Vielzahl von Eckabschnitten haben, und wobei in einem Fall, bei dem jede Einheitszelle die Source-Region, die Körperregion und die Drift-Region hat, die erste Ausfallspannung-Halteregion selektiv an einem Eckrandabschnitt des Gate-Grabens gebildet ist, welcher Eckrandabschnitt an dem Eckabschnitt der Einheitszelle gebildet ist.
  • In jenem Fall, bei dem der Gate-Graben gitterartig gebildet ist und die Einheitszellen in der Form von polygonalen Prismen bereitgestellt sind, die an Fensterabschnitten des gitterartigen Gate-Grabens Array-artig angeordnet sind, findet ein dielektrischer Ausfall des Gate-Isolierfilms besonders leicht in der Nachbarschaft des Eckrandabschnittes des Gate-Grabens statt, der an dem Eckabschnitt der Einheitszelle gebildet ist. Wenn die erste Ausfallspannung-Halteregion an dem Eckrandabschnitt gebildet ist, und zwar wie bei dem Halbleiterbauteil der zuvor genannten Struktur, kann daher ein dielektrischer Ausfall des Gate-Isolierfilms in der Nachbarschaft des Eckrandabschnittes effektiv unterdrückt werden.
  • In dem Fall, bei dem die erste Ausfallspannung-Halteregion an dem Eckrandabschnitt des Gate-Grabens gebildet ist, kann die erste Ausfallspannung-Halteregion so gebildet sein, dass sie einen Abschnitt der Körperregion direkt oberhalb des Eckrandabschnittes erreicht.
  • Bei der Einheitszelle, die in der Form von einem polygonalen Prisma bereitgestellt ist, wird eine an die Gate-Elektrode angelegte Spannung so gesteuert, dass entlang einer Seitenfläche der Einheitszelle, die teilweise die Seitenwand des Gate-Grabens bildet, ein Kanal gebildet wird. Mit anderen Worten wird an dem Eckabschnitt der Einheitszelle kein Kanal gebildet, oder die Menge bzw. Größe eines Stromes, der in einem solchen Kanal fließt, ist klein, und zwar selbst dann, wenn derselbe gebildet wird. Daher kann die Ausfall-verhindernde Wirkung für den Gate-Isolierfilm weiter verbessert werden, wobei die Leistungsfähigkeit des Bauteils kaum beeinflusst wird, und zwar durch Bilden der ersten Ausfallspannung-Halteregion so, dass sie den Abschnitt der Körperregion direkt oberhalb des Eckrandabschnittes erreicht.
  • In jenem Fall, bei dem die erste Ausfallspannung-Halteregion an dem Eckrandabschnitt des Gate-Grabens gebildet ist, kann die erste Ausfallspannung-Halteregion selektiv an einem Kreuzungsabschnitt bzw. Schnittstellenabschnitt des gitterartigen Gate-Grabens gebildet werden.
  • Vorzugsweise beinhaltet die Halbleiterschicht eine zweite Ausfallspannung-Halteregion eines zweiten Leitfähigkeitstyps, die an einem Boden eines linearen Abschnittes des gitterartigen Gate-Grabens gebildet ist, und zwar mit einer Breite, die schmaler ist als die Breite des linearen Abschnittes.
  • Selbst wenn ein elektrisches Feld, das entlang des linearen Abschnittes des Gate-Grabens erzeugt wird, auf den Gate-Isolierfilm wirkt, kann das elektrische Feld durch eine Verarmungsschicht entspannt werden, die sich aus einem Übergang (p-n-Übergang) zwischen der zweiten Ausfallspannung-Halteregion und der Drift-Region ergibt, und zwar aufgrund der genannten Struktur. Demzufolge kann das elektrische Feld, das in dem Gate-Isolierfilm erzeugt wird, gleichförmig entspannt bzw. relaxiert werden.
  • Ferner wird die zweite Ausfallspannung-Halteregion nicht an einer Seitenwand des linearen Abschnittes des Gate-Grabens (d.h. ein Abschnitt, wo in der Einheitszelle der Kanal gebildet wird) gebildet, wodurch eine Verringerung der Leistungsfähigkeit des Bauteils auch verhindert werden kann.
  • Vorzugsweise ist die Dotierungskonzentration in der zweiten Ausfallspannung-Halteregion höher als die Dotierungskonzentration in der ersten Ausfallspannung-Halteregion. Vorzugsweise ist die Dicke der zweiten Ausfallspannung-Halteregion kleiner als die Dicke der ersten Ausfallspannung-Halteregion.
  • Gemäß der genannten Struktur kann ein Anstieg eines Kanalwiderstandes unterdrückt werden. Die Dicken der ersten und der zweiten Ausfallspannung-Halteregion bezeichnen Dicken entlang einer Richtung von der vorderseitigen Fläche in Richtung hin zu der Seite der rückseitigen Fläche der Halbleiterschicht, um ein Beispiel zu nennen.
  • Vorzugsweise beinhaltet bei dem Halbleiterbauteil gemäß der vorliegenden Erfindung die Halbleiterschicht ferner einen Source-Graben mit einer Seitenwand und einem Boden, wobei der Source-Graben ausgehend der vorderseitigen Fläche durch die Source-Region und die Körperregion hindurch verläuft und die Drift-Region erreicht, und eine dritte Ausfallspannung-Halteregion des zweiten Leitfähigkeitstyps, die selektiv in einer Teilregion des Source-Grabens an einem Randabschnitt des Source-Grabens gebildet ist, und zwar dort, wo sich die Seitenwand und der Boden schneiden.
  • Gemäß dieser Struktur kann eine Verarmungsschicht, die sich aus einem Übergang (p-n-Übergang) zwischen der dritten Ausfallspannung-Halteregion und der Drift-Region ergibt, in der Nachbarschaft des Randabschnittes des Source-Grabens erzeugt werden. Demzufolge kann eine Ansammlung bzw. Aggregation von Oberflächen gleichen Potentials zwischen dem Randabschnitt des Gate-Grabens und dem Randabschnitt des Source-Grabens verhindert werden . Folglich kann das elektrische Feld, das an den Gate-Isolierfilm angelegt wird, verringert oder beseitigt werden, wodurch ein dielektrischer Ausfall unterdrückt werden kann.
  • Vorzugsweise beinhaltet die Drift-Region eine erste Region einer ersten Dotierungskonzentration, wobei die erste Region den Boden des Gate-Grabens bildet, und eine zweite Region einer zweiten Dotierungskonzentration, die kleiner ist als die erste Dotierungskonzentration, wobei die zweite Region an einer Seite der ersten Region gebildet ist, welche Seite näher an der rückseitigen Fläche der Halbleiterschicht ist, und zwar so, dass die zweite Region in Kontakt ist mit der ersten Region.
  • Gemäß dieser Struktur kann ein Teil oder gesamte Abschnitt der Drift-Region, der sich in Kontakt befindet mit der ersten Ausfallspannung-Halteregion, in eine Region mit der ersten Dotierungskonzentration umgewandelt werden, die relativ gesehen höher ist verglichen mit der verbleibenden Region (der zweiten Region) der Drift-Region, und zwar durch Bilden der ersten Region an dem Boden des Gate-Grabens. Demzufolge kann ein Ausbreiten der Verarmungsschicht, die sich aus dem p-n-Übergang zwischen der Drift-Region und der ersten Ausfallspannung-Halteregion ergibt, unterdrückt werden. Folglich wird ein Pfad für Elektronen, die in einem Kanal (in der Nachbarschaft der Schnittstelle zwischen der Körperregion und dem Gate-Isolierfilm) fließen, nicht durch die Verarmungsschicht gehemmt, sondern es kann ein Pfad einer hinreichenden Größenordnung gewährleistet werden, wodurch eine Zunahme eines Einschalt-Widerstandes verhindert werden kann.
  • Ferner wird nicht die gesamte Drift-Region in die erste Region hoher Konzentration umgewandelt, sondern die zweite Region relativ niedriger Konzentration wird an der Seite der ersten Region näher an der rückseitigen Fläche der Halbleiterschicht gebildet, wodurch eine Verringerung der Ausfallspannung, die sich aus der Bildung der ersten Region ergibt, unterdrückt werden kann.
  • Die Dicke der ersten Region kann größer sein als die Dicke der ersten Ausfallspannung-Halteregion, oder kann nicht größer sein als die Dicke der ersten Ausfallspannung-Halteregion.
  • Wenn die Dicke der ersten Region > ist als die Dicke der ersten Ausfallspannung-Halteregion, folgt daraus, dass die erste Region den Übergang zwischen der Drift-Region und der ersten Ausfallspannung-Halteregion vollständig trägt bzw. hält, wodurch ein Ausbreiten der Verarmungsschicht, die sich aus dem p-n-Übergang zwischen der Drift-Region (der ersten Region) und der ersten Ausfallspannung-Halteregion ergibt, weiter unterdrückt werden kann.
  • Wenn die Dicke der ersten Region ≤ der Dicke der ersten Ausfallspannung-Halteregion ist, kann andererseits die Implantationstiefe einer Dotierung für den Fall des Bildens der ersten Region durch Ionenimplantation ausgehend von der vorderseitigen Fläche der Halbleiterschicht flach („shallow“) sein, um ein Beispiel zu nennen, wodurch die erste Region auf einfache Art und Weise mit geringer Implantationsenergie gebildet werden kann.
  • Die Dicke der ersten Region bezeichnet eine Dicke entlang der Richtung von der vorderseitigen Fläche in Richtung hin zu der Seite der rückseitigen Fläche der Halbleiterschicht, um ein Beispiel zu nennen.
  • Die Schnittstelle zwischen der ersten Region und der zweiten Region kann wellig verlaufen („undulate“), und zwar in Antwort auf eine Stufe, die durch ein teilweises Absenken der vorderseitigen Fläche der Halbleiterschicht hervorgerufen wird, was sich aus der Bildung des Gate-Grabens ergibt, oder die Schnittstelle kann sich in einem konstanten Abstand von der vorderseitigen Fläche der Halbleiterschicht befinden.
  • Vorzugsweise ist ein Abschnitt des Gate-Isolierfilms an dem Boden des Gate-Grabens dicker als ein Abschnitt des Gate-Isolierfilms an der Seitenwand des Gate-Grabens, und ein oberer bzw. oberster Abschnitt hiervon liegt unterhalb des tiefsten Abschnittes der Körperregion.
  • Vorzugsweise ist die vorderseitige Fläche der Halbleiterschicht eine C-Ebene.
  • Vorzugsweise ist die Körperregion durch Ionenimplantation gebildet.
  • Ein Verfahren zum Herstellen eines Halbleiterbauteils gemäß der vorliegenden Erfindung beinhaltet die Schritte: Bilden einer Halbleiterschicht, wobei es sich hierbei um eine Halbleiterschicht handelt, die aus einem Halbleitermaterial mit einer breiten Bandlücke hergestellt ist, mit einer Source-Region von einem ersten Leitfähigkeitstyp, die so gebildet ist, dass sie auf der Seite einer vorderseitigen Fläche hiervon freiliegt, mit einer Körperregion eines zweiten Leitfähigkeitstyps, die auf einer Seite der Source-Region näher an einer rückseitigen Fläche gebildet ist, und zwar so, dass sie sich in Kontakt befindet mit der Source-Region, und mit einer Drift-Region von dem ersten Leitfähigkeitstyp, die auf einer Seite der Körperregion näher an der rückseitigen Fläche gebildet ist, und zwar so, dass sie sich in Kontakt befindet mit der Körperregion; Bilden eines Gate-Grabens, der eine Seitenwand und einem Boden besitzt, wobei der Gate-Graben von der vorderseitigen Fläche der Halbleiterschicht durch die Source-Region und die Körperregion hindurch verläuft und die Drift-Region erreicht; und selektives Implantieren einer Dotierung eines zweiten Leitfähigkeitstyps in einen Randabschnitt des Gate-Grabens, und zwar dort, wo sich die Seitenwand und der Boden schneiden bzw. kreuzen, und zwar in einer Teilregion des Gate-Grabens.
  • Das Halbleiterbauteil gemäß der vorliegenden Erfindung kann durch das Verfahren hergestellt werden.
  • Vorzugsweise beinhaltet das Verfahren zum Herstellen eines Halbleiterbauteils gemäß der vorliegenden Erfindung ferner einen Schritt des Bildens einer ersten Region einer ersten Dotierungskonzentration, wobei die erste Region den Boden des Gate-Grabens an der Drift-Region bildet, und des gleichzeitigen Bildens eines Abschnittes der Drift-Region, der sich von der ersten Region unterscheidet, und zwar als eine zweite Region einer zweiten Dotierungskonzentration, die kleiner ist als die erste Dotierungskonzentration, wobei dies erfolgt durch Implantieren einer Dotierung eines ersten Leitfähigkeitstyps ausgehend von der vorderseitigen Fläche der Halbleiterschicht, und zwar nach der Bildung des Gate-Grabens.
  • Vorzugsweise beinhaltet der Schritt des Bildens der Halbleiterschicht einen Schritt, die Drift-Region, die Körperregion und die Source-Region in dieser Reihenfolge durch Epitaxie übereinander gestapelt anzuordnen, wobei der Schritt des Aufwachsens der Drift-Region einen Schritt beinhaltet, eine zweite Region einer zweiten Dotierungskonzentration ausgehend von der Seite der rückseitigen Fläche der Halbleiterschicht zu bilden, und eine erste Region einer ersten Dotierungskonzentration, die größer ist als die zweite Dotierungskonzentration, an der zweiten Region zu bilden, und wobei der Schritt des Bildens des Gate-Grabens einen Schritt des Bildens des Gate-Grabens derart beinhaltet, dass der tiefste Abschnitt des Gate-Grabens einen Zwischenabschnitt in der Dickenrichtung der ersten Region erreicht.
  • Vorzugsweise beinhaltet das Verfahren zum Herstellen eines Halbleiterbauteils gemäß der vorliegenden Erfindung ferner einen gleichzeitig mit dem Schritt des Bildens des Gate-Grabens ausgeführten Schritt des Bildens eines Source-Grabens mit einer Seitenwand und einem Boden, wobei der Source-Graben ausgehend von der vorderseitigen Fläche der Halbleiterschicht durch die Source-Region und die Körper-Region hindurch verläuft und die Drift-Region erreicht, und beinhaltet einen gleichzeitig mit dem Schritt des Implantierens der Dotierung in den Randabschnitt des Gate-Grabens durchgeführten Schritt, selektiv in einer Teilregion des Source-Grabens eine Dotierung eines zweiten Leitfähigkeitstyps in einen Randabschnitt des Source-Grabens zu implantieren, und zwar dort, wo sich die Seitenwand und der Boden schneiden bzw. einander kreuzen.
  • Gemäß dem Verfahren können die Dotierungsregionen vom zweiten Leitfähigkeitstyp gleichzeitig an dem Randabschnitt des Gate-Grabens und dem Randabschnitt des Source-Grabens gebildet werden, und zwar als die zuvor genannte erste Ausfallspannung-Halteregion bzw. die zuvor genannte dritte Ausfallspannung-Halteregion. Demzufolge kann eine Struktur zum Verhindern eines dielektrischen Ausfalls des Gate-Isolierfilms auf einfache Art und Weise bereitgestellt werden.
  • Der Randabschnitt des Source-Grabens kann ein Abschnitt sein, bei dem sich die Seitenwand und der Boden einander schneiden bzw. zueinander kreuzen, und zwar an der gesamten Region des Source-Grabens.
  • Der Schritt des Bildens der Halbleiterschicht kann einen Schritt beinhalten, die Körperregion zu bilden durch Ausführen einer Ionenimplantation ausgehend von der vorderseitigen Fläche der Halbleiterschicht, und zwar nach dem Bilden der Halbleiterschicht durch Epitaxie.
  • Figurenliste
    • 1(a) und 1(b) sind schematische Draufsichten auf einen MIS-Transistor mit Graben-Gate gemäß einer ersten Ausführungsform der vorliegenden Erfindung, wobei 1(a) eine allgemeine Ansicht zeigt und wobei 1(b) eine vergrößerte Innenansicht zeigt.
    • 2 stellt Schnittansichten des MIS-Transistors mit Graben-Gate dar, der in den 1(a) und 1(b) gezeigt ist, und zwar entlang von Schnittebenenlinien A-A bzw. B-B in 1(b).
    • 3A ist eine schematische Schnittansicht, die einen Teil von Herstellungsschritten für den in 2 gezeigten MIS-Transistor mit Graben-Gate zeigt, und zeigt Schnittebenen an gleichen Positionen wie 2.
    • 3B ist ein Diagramm, das einen Schritt nach dem Schritt der 3A zeigt.
    • 3C ist ein Diagramm, das einen Schritt nach dem Schritt der 3B zeigt.
    • 3D ist ein Diagramm, das einen Schritt nach dem Schritt der 3C zeigt.
    • 3E ist ein Diagramm, das einen Schritt nach dem Schritt der 3D zeigt.
    • 3F ist ein Diagramm, das einen Schritt nach dem Schritt der 3E zeigt.
    • 3G ist ein Diagramm, das einen Schritt nach dem Schritt der 3F zeigt.
    • 3H ist ein Diagramm, das einen Schritt nach dem Schritt der 3G zeigt.
    • 4 ist eine schematische Schnittansicht einer ersten Modifikation des in 2 gezeigten MIS-Transistors mit Graben-Gate.
    • 5 (a) und 5 (b) sind schematische Draufsichten auf eine zweite Modifikation des in 2 gezeigten MIS-Transistors mit Graben-Gate, wobei 5 (a) eine allgemeine Ansicht zeigt und wobei 5(b) eine vergrößerte Innenansicht zeigt.
    • 6 ist eine Schnittansicht des MIS-Transistors mit Graben-Gate, der in den 5(a) und 5(b) gezeigt ist, und zeigt eine Schnittebene entlang einer Schnittebenenlinie C-C in 5(b).
    • 7 zeigt Schnittansichten eines MIS-Transistors mit Graben-Gate gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, und zeigt Schnittebenen an denselben Positionen wie 2.
    • 8A ist eine schematische Schnittansicht und zeigt einen Teil von Herstellungsschritten für den in 7 gezeigten MIS-Transistor mit Graben-Gate, und zeigt Schnittebenen an den gleichen Positionen wie 7.
    • 8B ist ein Diagramm, das einen Schritt nach dem Schritt der 8A zeigt.
    • 8C ist ein Diagramm, das einen Schritt nach dem Schritt der 8B zeigt.
    • 8D ist ein Diagramm, das einen Schritt nach dem Schritt der 8C zeigt.
    • 8E ist ein Diagramm, das einen Schritt nach dem Schritt der 8D zeigt.
    • 8F ist ein Diagramm, das einen Schritt nach dem Schritt der 8E zeigt.
    • 8G ist ein Diagramm, das einen Schritt nach dem Schritt der 8F zeigt.
    • 8H ist ein Diagramm, das einen Schritt nach dem Schritt der 8G zeigt.
    • 8I ist ein Diagramm, das einen Schritt nach dem Schritt der 8H zeigt.
    • 9 zeigt schematische Schnittansichten einer Modifikation des in 7 gezeigten MIS-Transistors mit Graben-Gate.
    • 10 zeigt Schnittansichten eines MIS-Transistors mit Graben-Gate gemäß einer dritten Ausführungsform der vorliegenden Erfindung, und zeigt Schnittebenen an den gleichen Positionen wie 2.
    • 11A ist eine schematische Schnittansicht eines Teils von Herstellungsschritten für den in 10 gezeigten MIS-Transistor mit Graben-Gate, und zeigt Schnittebenen an gleichen Positionen wie 10.
    • 11B ist ein Diagramm, das einen Schritt nach dem Schritt der 11A zeigt.
    • 11C ist ein Diagramm, das einen Schritt nach dem Schritt der 11B zeigt.
    • 11D ist ein Diagramm, das einen Schritt nach dem Schritt der 11C zeigt.
    • 11E ist ein Diagramm, das einen Schritt nach dem Schritt der 11D zeigt.
    • 11F ist ein Diagramm, das einen Schritt nach dem Schritt der 11E zeigt.
    • 11G ist ein Diagramm, das einen Schritt nach dem Schritt der 11F zeigt.
    • 11H ist ein Diagramm, das einen Schritt nach dem Schritt der 11G zeigt.
    • 12 ist eine schematische Schnittansicht und zeigt eine Modifikation des in 10 gezeigten MIS-Transistors mit Graben-Gate.
  • AUSFÜHRUNGSFORMEN ZUM AUSFÜHREN DER ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung werden nachstehend im Detail unter Bezugnahme auf die beigefügte Zeichnungen beschrieben.
  • Die 1(a) und 1(b) sind schematische Draufsichten auf einen MIS-Transistor mit Graben-Gate gemäß einer ersten Ausführungsform der vorliegenden Erfindung, wobei 1(a) eine allgemeine Ansicht zeigt und wobei 1(b) eine vergrößerte Innenansicht zeigt. 2 stellt Schnittansichten des in 1(a) und Fig.(b) gezeigten MIS-Transistors mit Graben-Gate dar, und zwar Schnittebenen entlang von Schnittebenenlinien A-A bzw. B-B in 1(b).
  • Ein MIS-Transistor 1 ist ein DMISFET mit Graben-Gate (Double diffused Metal Insulator Semiconductor Field Effect Transistor), wobei der MIS-Transistor 1 bspw. eine viereckige Chipform in Draufsicht hat, wie es in 1(a) gezeigt ist. Die Längen des Chip-förmigen MIS-Transistors 1 in vertikaler und horizontaler Richtung in der Ebene der 1(a) betragen jeweils einige Millimeter.
  • An einer vorderseitigen Fläche des MIS-Transistors 1 ist ein Source-Pad 2 gebildet. Das Source-Pad 2 ist generell in der Form eines Vierecks mit nach außen gebogenen vier Ecken in Draufsicht, wobei das Source-Pad 2 dazu ausgebildet ist, generell den gesamtem Flächenbereich der vorderseitigen Fläche des MIS-Transistors 1 zu bedecken. In dem Source-Pad 2 ist in der Nachbarschaft von der Mitte von einer Seite hiervon eine Entfernungsregion 3 („removal region“) gebildet. Die Entfernungsregion 3 ist eine Region, an der kein Source-Pad 2 gebildet ist.
  • An der Entfernungsregion 3 ist ein Gate-Pad 4 angeordnet. Zwischen dem Gate-Pad 4 und dem Source-Pad 2 ist ein Abstand vorgesehen, durch den diese voneinander isoliert sind.
  • Die innere Struktur des MIS-Transistors 1 wird nunmehr beschrieben.
  • Der MIS-Transistor 1 beinhaltet ein SiC-Substrat 5 vom n+--Typ (dessen Konzentration bspw. 1 × 1018 bis 1 × 1021 cm-3 beträgt). Das SiC-Substrat 5 funktioniert als ein Drain des MIS-Transistors 1 gemäß der vorliegenden Ausführungsform, wohingegen eine vorderseitige Fläche 6 (die obere Fläche) hiervon eine Si-Ebene ist, und wobei eine rückseitige Fläche 7 (die untere Fläche) hiervon eine C-Ebene ist.
  • Eine SiC-Epitaxieschicht 8 vom n--Typ (deren Konzentration bspw. 1 × 1015 bis 1 × 1017 cm-3 beträgt), deren Konzentration geringer ist als jene des SiC-Substrates 5, ist auf die vorderseitige Fläche 6 des SiC-Substrates 5 gestapelt. Die Dicke der SiC-Epitaxieschicht 8 als eine Halbleiterschicht beträgt bspw. 1 µm bis 100 µm. Die SiC-Epitaxieschicht 8 ist durch sog. Epitaxie auf das SiC-Substrat 5 gestapelt. Die SiC-Epitaxieschicht 8, die an der vorderseitigen Fläche 6 gebildet ist, bei der es sich um die Si-Ebene handelt, ist auf die Si-Ebene aufgewachsen, die als eine Hauptwachstumsfläche dient. Demzufolge ist eine vorderseitige Fläche 9 der SiC-Epitaxieschicht 8, die durch Wachstum gebildet ist, ähnlich wie die vorderseitige Fläche 6 des SiC-Substrates 5 eine Si-Ebene . Alternativ hierzu kann die vorderseitige Fläche 9 der SiC-Epitaxieschicht 8 eine C-Ebene sein. Wenn die vorderseitige Fläche 9 eine C-Ebene ist, können Böden bzw. Bodenwände 19 (nachstehend beschrieben) von Gate-Gräben 15 parallel zu der vorderseitigen Fläche 9 als C-Ebenen gebildet werden. Folglich lässt sich die Oxidationsrate der Böden 19 in Bezug auf Seitenwände 18 der Gate-Gräben 15 vergrößern, wodurch Abschnitte eines Gate-Isolierfilms 22, der an den Boden 19 vorhanden ist, dicker ausgeführt werden kann. Demzufolge kann ein elektrisches Feld, das an dem Gate-Isolierfilm 22 angelegt ist, und zwar an Böden der Gate-Gräben 15, entspannt bzw. relaxiert werden, wodurch ein dielektrischer Ausfall an den Böden der Gate-Gräben 15 verhindert werden kann.
  • Der MIS-Transistor 1 ist mit einer aktiven Region 10 versehen, die an einem zentralen Abschnitt der SiC-Epitaxieschicht 8 in Draufsicht angeordnet ist, um als der MIS-Transistor 1 zu funktionieren, und ist mit einer Transistorumfangsregion 11 versehen, die die aktive Region 10 umgibt, wie es in 1(a) gezeigt ist.
  • In der aktiven Region 10 sind eine große Anzahl von Körperregionen 12 von einem p-Typ (deren Konzentration bspw. 1,0 × 1016 cm-3 bis 1,0 × 1019 cm-3 beträgt) Array-artig an einem Oberflächenschichtabschnitt der SiC-Epitaxieschicht 8 angeordnet, und zwar in der Form einer Matrix mit einer konstanten Teilung in einer Zeilenrichtung und einer Spaltenrichtung. Jede Körperregion 12 liegt in der Form eines Vierecks in Draufsicht vor, und Längen hiervon in vertikaler und horizontaler Richtung in der Ebene der 1(b) betragen bspw. jeweils etwa 7,2 µm. Die Körperregionen 12 können durch Ionenimplantation gebildet werden, wie in einem Schritt, der in 3A später beschrieben wird, oder können durch Epitaxie gebildet werden. In einem Fall, wobei diese durch Ionenimplantation gebildet werden, können eine Kanallänge oder die Konzentration in den Körperregionen 12 mit exzellenter Gleichförmigkeit innerhalb der Ebene gesteuert werden, wodurch eine Stabilisierung der Charakteristika und eine Verbesserung einer Ausbeute erreicht werden können.
  • Andererseits ist eine Region auf einer Seite der SiC-Epitaxieschicht 8 näher an dem SiC-Substrat 5 als die Körperregionen 12 eine Drift-Region 13 vom n--Typ, wobei der Zustand nach der Epitaxie aufrechterhalten wird.
  • In den jeweiligen Körperregionen 12 sind Source-Regionen 14 von einem n+-Typ (deren Konzentration bspw. 1 × 1018 bis 1 × 1021 cm-3 beträgt) gebildet, und zwar generell an den gesamten Flächenbereichen hiervon auf der Seite der vorderseitigen Fläche 9.
  • Die Gate-Gräben 15, die ausgehend von der vorderseitigen Fläche 9 der SiC-Epitaxieschicht 8 durch die jeweiligen Source-Regionen 14 und die Körperregionen 12 hindurch verlaufen und die Drift-Region 13 erreichen, sind gitterartig ausgebildet, um die jeweiligen Körperregionen 12 zu umgeben.
  • Genauer gesagt beinhaltet jeder Gate-Graben 15 lineare Abschnitte 16, die sich linear zwischen benachbarten Körperregionen 12 in den jeweiligen Richtungen der Zeilenrichtung und der Spaltenrichtung erstrecken, und zwar entlang von vier Seitenflächen von jeder Körperregion 12, und beinhaltet Schnitt- bzw. Kreuzungsabschnitte 17, bei denen sich die linearen Abschnitte 16, die sich in der Zeilenrichtung erstrecken und die linearen Abschnitte 16, die sich in der Spaltenrichtung erstrecken, kreuzen bzw. miteinander schneiden. Wenn man sieht, dass die Körperregionen 12 in zwei Zeilen und in zwei Spalten Array-artig angeordnet sind, und zwar in Draufsicht, sind die Kreuzungsabschnitte 17 Abschnitte in der Form von Vierecken in Draufsicht, die umgeben sind von inneren Ecken der vier Array-artig angeordneten Körperregionen 12, und zwar unterteilt durch Erstreckungslinien von vier Seiten von jeder Körperregion 12. Die Gate-Gräben 15 haben U-förmige Schnitte bzw. sind im Schnitt U-förmig, wobei die Seitenwände 18 und die Böden 19, die einander gegenüberliegen, kontinuierlich miteinander bzw. ununterbrochen ausgebildet sind, und zwar über gebogene Flächen.
  • Folglich sind eine große Anzahl von Einheitszellen 21 in der Form von rechteckförmigen Parallelepipeden (Vierecke in Draufsicht), die jeweils vier Eckabschnitte 20 haben, auf der SiC-Epitaxieschicht 8 gebildet, und zwar in jeweiligen Fensterabschnitten, die von den gitterartigen Gate-Gräben 15 umgeben sind. In den Einheitszellen 21 ist die Tiefenrichtung der Gate-Gräben 15 eine Gate-Längenrichtung, und eine Umfangsrichtung der jeweiligen Einheitszellen 21 orthogonal zu der Gate-Längenrichtung ist eine Gate-Breitenrichtung.
  • Der Gate-Isolierfilm 22, der aus SiO2 hergestellt ist, ist an inneren Flächen der Gate-Gräben 15 gebildet, um deren gesamte Flächenbereiche abzudecken.
  • In dem Gate-Isolierfilm 22, sind Abschnitte des Gate-Isolierfilms 22 an den Böden 19 dicker als Abschnitte des Gate-Isolierfilms 22 an den Seitenwänden 18, und eine oberste Fläche hiervon („top service“) ist nicht mehr bzw. liegt nicht höher als die tiefsten Abschnitte der Körperregionen 12 (die Schnittstellen zwischen den Körperregionen 12 und der Drift-Region 13), obgleich dies in 2 nicht genau zu erkennen ist. Genauer gesagt beträgt die Dicke der Abschnitte an den Seitenwänden 18 etwa 1000 Ä, wohingegen die Dicke der Abschnitte der Böden 19 1500 bis 3000 Ä beträgt. Demzufolge kann das elektrische Feld, das an den Gate-Isolierfilm 22 angelegt wird, an den Böden der Gate-Gräben 15 relaxiert bzw. entspannt werden, wodurch ein dielektrischer Ausfall an den Böden der Gate-Gräben 15 verhindert werden kann.
  • In die Gate-Gräben 15 sind Gate-Elektroden 23 eingebettet, und zwar durch Auffüllen der Innenseite des Gate-Isolierfilms 22 mit einem Polysiliziummaterial, das mit einer Dotierung vom n-Typ in hoher Konzentration dotiert ist. Folglich wird eine solche vertikale MIS-Transistorstruktur aufgebaut, bei der die Source-Regionen 14 und die Drift-Region 13 in vertikaler Richtung separat voneinander angeordnet sind, und zwar durch die Körperregionen 12, wobei die vertikale Richtung senkrecht verläuft zu der vorderseitigen Fläche 9 der SiC-Epitaxieschicht 8.
  • An zentralen Abschnitten der jeweiligen Einheitszellen 21 sind Source-Gräben 24 gebildet, die jeweils viereckige Formen in Draufsicht haben, die ausgehend von der vorderseitigen Fläche 9 der SiC-Epitaxieschicht 8 durch die jeweiligen Source-Regionen 14 und die Körperregionen 12 hindurch verlaufen und die die Drift-Region 13 erreichen. Die Tiefe der Source-Gräben 24 ist identisch zu jener der Gate-Gräben 15, und zwar gemäß der vorliegenden Ausführungsform. Die Source-Gräben 24 haben ebenfalls U-förmige Schnitte bzw. sind im Schnitt U-förmig, wobei Seitenwände 25 und Böden 26, die einander gegenüberliegen, kontinuierlich miteinander ausgebildet sind, und zwar über gebogene Flächen, ähnlich zu den Gate-Gräben 15.
  • Die SiC-Epitaxieschicht 8 ist mit Gate-Ausfallspannung-Halteregionen 27 vom p-Typ und mit Source-Ausfallspannung-Halteregionen 28 als dritte Ausfallspannung-Halteregionen ausgestattet, die gebildet sind durch Implantieren einer Dotierung vom p-Typ in die SiC-Epitaxieschicht 8.
  • Die Gate-Ausfallspannung-Halteregionen 27 sind entlang der gitterartigen Gate-Gräben 15 gebildet und beinhalten integral erste Regionen 29 als erste Ausfallspannung-Halteregionen, die an den Kreuzungsabschnitten bzw. Schnittstellenabschnitten 17 der Gate-Gräben 15 gebildet sind, und beinhalten integral zweite Regionen 30 als zweite Ausfallspannung-Halteregionen, die an den linearen Abschnitten 16 der Gate-Gräben 15 gebildet sind.
  • Die ersten Regionen 29 sind so ausgebildet, dass sie ausgehend von den entsprechenden Böden 19 die Körperregionen 12 direkt oberhalb von Eckrandabschnitten 31 erreichen, und zwar durch die Böden 19 der Gate-Gräben 15 an den Kreuzungsabschnitten 17 und die Eckrandabschnitte 31 der Gate-Gräben 15, die gebildet sind unterhalb von jeweiligen Eckabschnitten 20 der vier Einheitszellen 21, die jedem Kreuzungsabschnitt 17 gegenüberliegen. Mit anderen Worten sind die ersten Regionen 29 in der Form von Vierecken bereitgestellt, die etwas größer sind als die Kreuzungsabschnitte 17 der Gate-Gräben 15 in Draufsicht, und jeweilige Ecken hiervon treten in die jeweiligen Eckabschnitte 20 der vier Einheitszellen 21 ein, die jedem Kreuzungsabschnitt 17 gegenüberliegen. Die Konzentration in den ersten Regionen 29 ist höher als die Konzentration in den Körperregionen 12, ist höher als die Konzentration in der Drift-Region 13 und beträgt bspw. 1 × 1017 bis 9 × 1019 cm-3. Eine Dicke T1 der ersten Regionen 29 entlang der Richtung ausgehend von den Böden der Gate-Gräben 15 in Richtung hin zu dem SiC-Substrat 5 beträgt bspw. etwa 0,8 µm.
  • Die zweiten Regionen 30 sind in der Form von geraden Linien einer konstanten Breite bereitgestellt, die die Mitten der jeweiligen Seiten der Kreuzungsabschnitte 17 benachbart zueinander in Draufsicht verbinden, und haben eine Breite (bspw. 1,8 µm), die schmaler ist als die Breite der linearen Abschnitte 16 (die Distanz (bspw. 1 µm) zwischen Seitenflächen der Gate-Gräben 15, die einander gegenüberliegen). Die Konzentration in den zweiten Regionen 30 ist höher als die Konzentration in den Körperregionen 12, ist höher als jene in den ersten Regionen 29 und beträgt bspw. 2 × 1017 bis 1 × 1020 cm-3. Eine Dicke T2 der zweiten Regionen 30 entlang der Richtung ausgehend von den Böden der Gate-Gräben 15 in Richtung hin zu dem SiC-Substrat 5 ist kleiner als die Dicke T1 der ersten Regionen 29 (d.h. T1 > T2), und beträgt bspw. etwa 0,7 µm.
  • Die Source-Ausfallspannung-Halteregionen 28 sind so ausgebildet, dass sie die Körperregionen 12 erreichen, und zwar unter teilweiser Bildung der Seitenwände 25 der Source-Gräben 24 durch die Böden 26 der Source-Gräben 24 und Randabschnitte 32 der Source-Gräben 24, dort wo die Böden 26 und die Seitenwände 25 einander schneiden bzw. kreuzen. Die Konzentration in den Source-Ausfallspannung-Halteregionen 28 ist identisch zu jener in den ersten Regionen 29 der Gate-Ausfallspannung-Halteregionen 27 (bspw. 1 × 1017 bis 9 × 1019 cm-3). Eine Dicke T3 der Source-Ausfallspannung-Halteregionen 28 in der Richtung ausgehend von den Böden der Source-Gräben 24 in Richtung hin zu dem SiC-Substrat 5 ist identisch zu der Dicke T1 der ersten Regionen 29 der Gate-Ausfallspannung-Halteregionen 27 (bspw. etwa 0,8 µm).
  • An zentralen Abschnitten der Böden 26 der jeweiligen Source-Gräben 24, sind Körperkontaktregionen 33 vom p+-Typ (deren Konzentration bspw. 1,0 × 1018 cm-3 bis 2,0 × 1021 cm-3 beträgt) gebildet, und zwar an Oberflächenschichtabschnitten der Source-Ausfallspannung-Halteregionen 28.
  • In der Transistorumfangsregion 11 sind eine Vielzahl von (gemäß dieser Ausführungsform vier) Schutzringen 34 vom p-Typ gebildet, und zwar an dem Oberflächenschichtabschnitt der SiC-Epitaxieschicht 8 in einem Abstand von der aktiven Region 10, um die Einheitszellen 21 (die aktive Region 10) zu umgeben, die Array-artig in der Form einer Matrix angeordnet ist. Die Schutzringe 34 können durch den gleichen bzw. denselben Ionenimplantationsschritt gebildet werden wie ein Schritt zum Bilden der Körperregionen 12 vom p-Typ.
  • Die jeweiligen Schutzringe 34 sind in der Form von viereckigen Ringen in Draufsicht bereitgestellt, und zwar entlang des äußeren Umfanges des MIS-Transistors 1 in Draufsicht.
  • Ein dielektrischer Zwischenschichtfilm 35, der aus SiO2 hergestellt ist, ist auf der SiC-Epitaxieschicht 8 stapelförmig abgelegt bzw. ausgebildet, um die Gate-Elektroden 23 zu bedecken.
  • In dem dielektrischen Zwischenschichtfilm 35 und dem Gate-Isolierfilm 22 sind Kontaktlöcher 36 gebildet, deren Durchmesser größer ist als jener der Source-Gräben 24. Demzufolge ist die Gesamtheit der Source-Gräben 24 (d.h. die Seitenwände 25 und die Böden 26 der Source-Gräben 24) der jeweiligen Einheitszellen 21 und Umfangsrandabschnitte der Source-Gräben 24 an der vorderseitigen Fläche 9 der SiC-Epitaxieschicht 8 in den Kontaktlöchern 36 freigelegt, und in Antwort auf bzw. aufgrund der vertikalen Differenz zwischen der vorderseitigen Fläche 9 und den Böden 26 werden Stufen gebildet.
  • Eine Source-Elektrode 37 ist an dem dielektrischen Zwischenschichtfilm 35 gebildet. Die Source-Elektrode 37 tritt kollektiv in die Source-Gräben 24 von sämtlichen Einheitszellen 21 ein bzw. füllt diese aus, und zwar durch die jeweiligen Kontaktlöcher 36 hindurch, und steht in Kontakt mit den Körperkontaktregionen 33, den Source-Ausfallspannung-Halteregionen 28, den Körperregionen 12 und den Source-Regionen 14, ausgehend von der Seite der Böden der Source-Gräben 24 aufeinanderfolgend in den jeweiligen Einheitszellen 21. Mit anderen Worten dient die Source-Elektrode 37 als eine gemeinsame Verdrahtung für alle Einheitszellen 21.
  • An der Source-Elektrode 37 ist ein (nicht gezeigter) dielektrischer Zwischenschichtfilm gebildet, und die Source-Elektrode 37 ist elektrisch mit dem Source-Pad 2 (siehe 1(a)) über den dielektrischen Zwischenschichtfilm (nicht gezeigt) verbunden. Andererseits ist das Gate-Pad 4 (siehe 1(a)) elektrisch mit den Gate-Elektroden 23 über eine Gate-Verdrahtung (nicht gezeigt) verbunden, die auf dem dielektrischen Zwischenschichtfilm (nicht gezeigt) gezeichnet bzw. verzeichnet bzw. angeordnet ist.
  • Die Source-Elektrode 37 weist eine solche Struktur auf, dass ausgehend von der Seite in Kontakt mit der SiC-Epitaxieschicht 8 bspw. eine Ti/TiN-Schicht und eine Al-Schicht aufeinanderfolgend übereinander gestapelt sind.
  • An der rückseitigen Fläche 7 des SiC-Substrates 5 ist eine Drain-Elektrode 38 gebildet, und zwar derart, dass dessen gesamter Flächenbereich bedeckt ist. Die Drain-Elektrode 38 dient als eine Elektrode, die sämtlichen Einheitszellen 21 gemein ist bzw. dient als gemeinschaftliche Elektrode hierfür. Auf die Drain-Elektrode 38 kann bspw. ausgehend von der Seite des SiC-Substrates 5 eine derartige Mehrschichtstruktur (Ti/Ni/Au/Ag) aufgebracht werden, bei der Ti, Ni, Au und Ag nacheinander ausgehend von der Seite des SiC-Substrates 5 stapelartig übereinanderliegen.
  • Die 3A bis 3H sind schematische Schnittansichten von Teilen von Herstellungsschritten für den MIS-Transistor mit Graben-Gate, der in 2 gezeigt ist, und es werden Schnittebenen an den gleichen Positionen wie in 2 gezeigt.
  • Um den MIS-Transistor 1 herzustellen, wird auf die vorderseitige Fläche 6 (die Si-Ebene) des SiC-Substrates 5 ein SiC-Kristall aufgewachsen, und zwar durch Epitaxie wie CVD, LPE oder MEB, wobei dasselbe mit einer Dotierung vom n-Typ (bspw. N (Stickstoff), P (Phosphor), As (Arsen) oder dergleichen) dotiert wird, wie es in 3A gezeigt ist. Demzufolge wird an dem SiC-Substrat 5 eine SiC-Epitaxieschicht 8 vom n--Typ gebildet.
  • Anschließend wird ausgehend von der vorderseitigen Fläche 9 der SiC-Epitaxieschicht 8 eine Dotierung vom p-Typ (bspw. Al (Aluminium), B (Bor) oder dergleichen) implantiert.
  • Als Nächstes wird ausgehend von der vorderseitigen Fläche 9 der SiC-Epitaxieschicht 8 eine Dotierung vom n-Typ implantiert.
  • Anschließend wird die SiC-Epitaxieschicht 8 einer Wärmebehandlung unterzogen und zwar bspw. bei 1400°C bis 2000°C. Demzufolge werden Ionen der Dotierung vom p-Typ und der Dotierung vom n-Typ, die in den Oberflächenschichtabschnitt der SiC-Epitaxieschicht 8 implantiert sind, aktiviert, und in Antwort auf die implantierten Abschnitte werden die Körperregionen 12, die Source-Regionen 14 und die Schutzringe 34 gleichzeitig gebildet. Ferner wird auf einem Basisschichtabschnitt der SiC-Epitaxieschicht 8 die Drift-Region 13 gebildet, die nach der Epitaxie ihren Zustand behält.
  • Im Anschluss hieran wird die SiC-Epitaxieschicht 8 geätzt, und zwar durch Verwenden einer Maske mit Öffnungen an Regionen zum Bilden der Gate-Gräben 15 und der Source-Gräben 24, wie es in 3B gezeigt ist. Somit wird die SiC-Epitaxieschicht 8 ausgehend von der Fläche 9 (der Si-Ebene) trockengeätzt, und die Gate-Gräben 15 und die Source-Gräben 24 werden gleichzeitig geformt. Zusammen hiermit wird die große Anzahl von Einheitszellen 21 an der SiC-Epitaxieschicht 8 gebildet. Als ein ätzendes Gas kann bspw. ein Mischgas (SF6/O2-Gas), das SF6 (Schwefelhexafluorid) und O2 (Sauerstoff) anhält, oder ein Mischgas (SF6/O2/HBr-Gas) verwendet werden, das SF6, O2 und HBr (Bromwasserstoff) enthält.
  • Dann wird an der SiC-Epitaxieschicht 8, wie es in 3C gezeigt ist, ein erster Abdeckfilm bzw. Resist 39 mit Öffnungen gebildet, die die Kreuzungsabschnitte 17 der Gate-Gräben 15 und der Source-Gräben 24 freilegen.
  • Anschließend wird in Richtung auf die Kreuzungsabschnitte 17 der Gate-Gräben 15 und der Source-Gräben 24, die gegenüber den Öffnungen des ersten Resists 39 freiliegen, eine Dotierung vom p-Typ implantiert, wie es in 3D gezeigt ist. Zu diesem Zeitpunkt sind weder die Seitenwände 18 der Gate-Gräben 15 (die Kreuzungsabschnitte 17) noch die Seitenwände 25 der Source-Gräben 24 mit dem ersten Resist 39 bedeckt, woraus folgt, dass die Dotierung vom p-Typ auch in die Seitenwände 18 und 25 implantiert wird. Hiernach wird die SiC-Epitaxieschicht 8 einer Wärmebehandlung unterzogen, und zwar bspw. bei 1400°C bis 2000°C. Demzufolge werden Ionen der Dotierung vom p-Typ, die in die Drift-Region 13 implantiert worden sind, aktiviert, und die ersten Regionen 29 der Gate-Ausfallspannung-Halteregionen 27 und die Source-Ausfallspannung-Halteregionen 28 werden gleichzeitig gebildet.
  • Im Anschluss hieran wird ein zweiter Resist 40 mit Öffnungen an Regionen zum Bilden der zweiten Regionen 30 der Gate-Ausfallspannung-Halteregionen 27 und der Körperkontaktregionen 33 an der SiC-Epitaxieschicht 8 gebildet, wie es in 3E gezeigt ist. Es folgt hieraus, dass die Seitenwände 18 und die Böden 19 der Kreuzungsabschnitte 17 der Gate-Gräben 15 als auch Umfangsrandabschnitte der Seitenwände 25 und der Böden 26 der Source-Gräben 24 mit dem zweiten Resist 40 bedeckt werden.
  • Im Anschluss hieran wird in Richtung auf die linearen Abschnitte 16 der Gate-Gräben 15 und zentrale Abschnitte der Böden 26 der Source-Gräben 24, die gegenüber den Öffnungen des zweiten Resists 40 freiliegen, eine Dotierung vom p-Typ implantiert, wie es in 3F gezeigt ist. Zu diesem Zeitpunkt werden die Seitenwände 18 und die Böden 19 als auch die Umfangsrandabschnitte der Seitenwände 25 und der Böden 25 durch den zweiten Resist 40 geschützt, wodurch eine Implantation der Dotierung vom p-Typ in diese Abschnitte hinein verhindert werden. Anschließend wird die SiC-Epitaxieschicht 8 einer Wärmebehandlung unterzogen, und zwar bspw. 1400°C bis 2000°C. Folglich werden Ionen der Dotierung vom p-Typ, die in die Drift-Region 13 implantiert worden sind, aktiviert, und die zweiten Regionen 30 der Gate-Ausfallspannung-Halteregionen 27 und die Körperkontaktregionen 33 werden gleichzeitig gebildet.
  • Anschließend wird ein SiO2-Material von oben auf die SiC-Epitaxieschicht 8 abgeschieden, und zwar durch CVD-Verfahren, wie es in 3G gezeigt ist. Folglich wird der Gate-Isolierfilm 22 gebildet.
  • Anschließend wird ein dotiertes Polysiliziummaterial von oben auf die SiC-Epitaxieschicht 8 abgeschieden, und zwar durch ein CVD-Verfahren. Die Abscheidung des Polysiliziummaterials wird fortgesetzt, bis wenigstens die Gate-Gräben 15 und die Source-Gräben 24 aufgefüllt sind. Hiernach wird das abgeschiedene Polysiliziummaterial zurückgeätzt, bis die zurückgesetzte Fläche bündig ist mit der vorderseitigen Fläche 9 der SiC-Epitaxieschicht 8. Erst dann wird das in den Source-Gräben 24 verbleibende Polysiliziummaterial durch Trockenätzen entfernt. Demzufolge werden die Gate-Elektroden 23 gebildet, die aus dem Polysiliziummaterial hergestellt sind, das in den Gate-Gräben 15 verbleibt.
  • Anschließend wird ein SiO2-Material von oben auf die SiC-Epitaxieschicht 8 abgeschieden, und zwar durch ein CVD-Verfahren, wie es in 3H gezeigt ist. Demzufolge wird der dielektrische Zwischenschichtfilm 35 gebildet. Anschließend werden der dielektrische Zwischenschichtfilm 35 und der Gate-Isolierfilm 22 kontinuierlich mit einem Muster versehen, und zwar durch eine bekannte Musterbildungstechnik. Folglich werden in dem dielektrischen Zwischenschichtfilm 35 und dem Gate-Isolierfilm 22 Kontaktlöcher 36 gebildet.
  • Anschließend werden die Source-Elektroden 37, die Drain-Elektroden 38 etc. gebildet, wodurch der in 2 gezeigte MIS-Transistor 1 erhalten wird.
  • Bei dem MIS-Transistor 1 wird zwischen das Source-Pad 2 (die Source-Elektrode 37) und die Drain-Elektrode 38 (zwischen eine Source und einem Drain) eine Drain-Spannung angelegt, und zwar in einem Zustand, bei dem das Source-Pad 2 auf Masse liegt (d.h. die Source-Elektrode 37 liegt auf 0 V) . Wenn eine Spannung von nicht weniger als einer Gate-Schwellenspannung an das Gate-Pad 4 (die Gate-Elektrode 23) in diesem Zustand angelegt wird, werden entlang der Körperregionen 12, die die Seitenwände der jeweiligen Einheitszellen 21 bilden, Kanäle gebildet. Folglich fließt ein Strom von der Drain-Elektrode 38 zu der Source-Elektrode 37, und die jeweiligen Einheitszellen 21 kommen in eingeschaltete Zustände („ON states“).
  • Wenn die jeweiligen Einheitszellen 21 in ihre ausgeschalteten Zustände gebracht werden (d.h. ein Zustand, bei dem eine Gate-Spannung 0 V beträgt), während zwischen der Source und dem Drain nach wie vor die Spannung angelegt wird, wird andererseits ein elektrisches Feld an den Gate-Isolierfilm 22 angelegt, der zwischen der Gate-Elektrode 23 und der SiC-Epitaxieschicht 8 angeordnet ist.
  • Das elektrische Feld ergibt sich aus der Potentialdifferenz zwischen der Gate-Elektrode 23 und der SiC-Epitaxieschicht 8. Oberflächen gleichen Potentials, und zwar mit einem extrem hohen Potential, werden an den Böden 19 der Gate-Gräben 15 auf der Basis (0 V) der Gate-Elektrode 23 verteilt, und der Abstand zwischen den Oberflächen gleichen Potentials ist klein, wodurch ein extrem hohes elektrisches Feld hervorgerufen wird. Wenn die Drain-Spannung 900 V beträgt, um ein Beispiel zu nennen, werden Oberflächen gleichen Potentials (“equipotential surfaces) von 900 V in der Nachbarschaft der rückseitigen Fläche 7 des SiC-Substrates 5 in Kontakt mit der Drain-Elektrode 38 verteilt, und es findet ein Spannungsabfall statt, der von der rückseitigen Fläche 7 des SiC-Substrates 5 in Richtung hin zu der Seite der vorderseitigen Fläche 9 der SiC-Epitaxieschicht 8 verläuft, wohingegen Oberflächen gleichen Potentials von etwa einigen 10 V in der Nachbarschaft der Böden 19 der Gate-Gräben 15 verteilt werden. Demzufolge wird ein extrem hohes bzw. großes elektrisches Feld, das auf die Seite der Gate-Elektrode 23 gerichtet ist, an den Böden 19 der Gate-Gräben 15 hervorgerufen. Insbesondere in jenem Fall, bei dem die Gate-Gräben 15 gitterartig gebildet sind und die Einheitszellen 21 in der Form von vierkantigen bzw. viereckigen Prismen Array-artig an den Fensterabschnitten der gitterartigen Gate-Gräben 15 angeordnet sind, wie bei der vorliegenden Ausführungsform, kann ein dielektrischer Ausfall des Gate-Isolierfilms 22 besonders einfach in der Nachbarschaft der Eckrandabschnitte 31 der Gate-Gräben 15 auftreten, die an den jeweiligen Eckabschnitten 20 der Einheitszellen 21 gebildet sind.
  • Genauer gesagt ist der Abstand bzw. die Distanz D1 (siehe Schnitt A-A in 2) zwischen den Source-Gräben 24 benachbart zueinander an diagonalen Linien der Kreuzungsabschnitte 17 der Gate-Gräben 15 größer verglichen mit dem Abstand D2 (siehe Schnitt B-B in 2) zwischen den Source-Gräben 24, die benachbart zueinander sind durch die linearen Abschnitte 16 der Gate-Gräben 15 (bspw. beträgt D1 das 1,4-fache von D2 gemäß der vorliegenden Ausführungsform) . Demzufolge nehmen Oberflächen gleichen Potentials Räume direkt unterhalb der Eckrandabschnitte 31 der Gate-Gräben 15 ein, die relativ große Räume haben, was zu einer Aggregation der Oberflächen gleichen Potentials führt. Demzufolge findet ein dielektrischer Ausfall des Gate-Isolierfilms 22 insbesondere leicht in der Nachbarschaft der Eckrandabschnitte 31 der Gate-Gräben 15 statt.
  • Bei dem MIS-Transistor 1 gemäß der vorliegenden Ausführungsform werden daher Gate-Ausfallspannung-Halteregionen27 (die ersten Regionen29) an den Eckrandabschnitten 31 der Gate-Gräben 15 gebildet. Folglich können Verarmungsschichten, die sich aus dem Übergang (p-n-Übergang) zwischen den ersten Regionen 29 und der Drift-Region 13 ergeben, in der Nachbarschaft der Eckrandabschnitte 31 der Gate-Gräben 15 erzeugt werden. Ferner werden bei dem MIS-Transistor 1 die Source-Ausfallspannung-Halteregionen 28 an den Rand- bzw. Kantenabschnitten 32 der Source-Gräben 24 gebildet, die an den zentralen Abschnitten der jeweiligen Einheitszellen 21 gebildet sind. Folglich können sich Verarmungsschichten, die sich aus dem Übergang (p-n-Übergang) zwischen den Source-Ausfallspannung-Halteregionen 28 und der Drift-Region 13 ergeben, in Richtung hin zu den Eckrandabschnitten 31 der Gate-Gräben 15 ausbreiten, die die Source-Gräben 24 umgeben.
  • Es kann verhindert werden, dass die Oberflächen gleichen Potentials in die Räume zwischen den Eckrandabschnitten 31 der Gate-Gräben 15 und die Randabschnitte 32 der Source-Gräben 24 eintreten, und können daher aufgrund des Vorhandenseins der Verarmungsschichten von dem Gate-Isolierfilm 22 getrennt werden. Demzufolge kann eine Aggregation der Oberflächen gleichen Potentials in der Nachbarschaft der Eckrandabschnitte 31 der Gate-Gräben 15 verhindert werden. Folglich kann das elektrische Feld, das an den Gate-Isolierfilm 22 angelegt wird, verringert bzw. abgeschwächt werden, wodurch ein dielektrischer Ausfall unterdrückt werden kann. Ferner ist die Konzentration in den ersten Regionen 29 höher als die Konzentration in der Drift-Region 13, wodurch verhindert werden kann, dass sich die Verarmungsschichten, die sich aus dem Übergang (den p-n-Übergang) zwischen den ersten Regionen 29 und der Drift-Region 13 ergeben, exzessiv in die SiC-Epitaxieschicht 8 ausbreiten.
  • Während die ersten Regionen 29 gebildet sind, so dass sie die Körperregionen 12 direkt oberhalb der Eckrandabschnitte 31 erreichen, und zwar durch die Eckrandabschnitte 31 in dem MIS-Transistor 1, werden an den Eckabschnitten 20 der Einheitszellen 21 keine Kanäle gebildet, oder die Menge bzw. der Betrag des Stromes, der durch derartige Kanäle fließt, ist klein, selbst wenn solche Kanäle gebildet werden. Daher kann die den Ausfall verhindernde Wirkung für den Gate-Isolierfilm 22 weiter verbessert werden, während die Leistungsfähigkeit des Bauteils durch Bilden der Gate-Ausfallspannung-Halteregionen27 (der ersten Regionen29) so, dass diese die Abschnitte der Körperregionen 12 unmittelbar oberhalb der Eckrandabschnitte 31 erreichen, kaum beeinflusst wird.
  • Andererseits werden an den linearen Abschnitten 16 der Gate-Gräben 15 die Gate-Ausfallspannung-Halteregionen 27 (die zweiten Regionen 30) mit der Breite kleiner als die Breite der linearen Abschnitte 16 gebildet. Demzufolge können die Verarmungsschichten, die sich aus dem Übergang (p-n-Übergang) zwischen den zweiten Regionen 30 und der Drift-Region 13 ergeben, entlang der linearen Abschnitte 16 der Gate-Gräben 15 erzeugt werden. Daher können elektrische Felder, die direkt unterhalb der linearen Abschnitte 16 der Gate-Gräben 15 gebildet werden, durch die Verarmungsschichten relaxiert werden. Folglich kann ein elektrisches Feld, das an dem Gate-Isolierfilm 22 erzeugt wird, gleichförmig über dessen Gesamtheit relaxiert bzw. geschwächt werden.
  • Ferner werden die Gate-Ausfallspannung-Halteregionen 27 (der zweiten Regionen 30) an den Seitenwänden 18 der linearen Abschnitte 16 der Gate-Gräben 15 (d.h., Abschnitten der Einheitszellen 21, wo Kanäle gebildet werden) nicht gebildet. Daher ist es auchmöglich, Kanalkanalcharakteristika genau zu steuern.
  • Zusätzlich hierzu ist die Konzentration in den zweiten Regionen 30 höher als die Konzentration in den ersten Regionen 29, und die Dicke T2 der zweiten Regionen 30 ist kleiner als die Dicke T1 der ersten Regionen 29 (T1 > T2), wodurch ein Anstieg des Kanalwiderstandes auch verhindert werden kann.
  • Gemäß dem zuvor genannten Herstellungsverfahren können die Gate-Ausfallspannung-Halteregionen 27 und die Source-Ausfallspannung-Halteregionen 28 gleichzeitig gebildet werden. Demzufolge lässt sich die Struktur des MIS-Transistors 1 zum Verhindern eines dielektrischen Ausfalls des Gate-Isolierfilms 22 leicht bereitstellen.
  • 7 stellt Schnittansichten eines MIS-Transistors mit Graben-Gate gemäß einer zweiten Ausführungsform der vorliegenden Erfindung dar und zeigt Schnittebenen an den gleichen Positionen wie 2. In 7 sind Abschnitte, die jeweiligen in 2 gezeigten Abschnitten entsprechen, mit identischen Bezugszeichen versehen, und eine Beschreibung dieser Abschnitte wird weggelassen.
  • Während die Drift-Region 13 bei der zuvor erwähnten ersten Ausführungsform lediglich durch die Region des n--Typs niedriger Konzentration (deren Konzentration bspw. 1 × 1015 bis 1 × 1017 cm-3 beträgt) gebildet worden ist, hat eine Drift-Region 72 eines MIS-Transistors 71 gemäß der zweiten Ausführungsform eine solche Struktur, bei der zwei Schichten, deren Dotierungskonzentrationen sich voneinander unterscheiden, entlang der Dickenrichtung einer SiC-Epitaxieschicht 8 übereinander gestapelt, und die Drift-Region 72 beinhaltet eine Region 73 niedriger Konzentration vom n--Typ als ein Beispiel einer zweiten Region auf einer Seite einer unteren Schicht in Kontakt mit einer vorderseitigen Fläche 6 eines SiC-Substrates 5, und beinhaltet eine Region 74 vom n-Typ mit hoher Konzentration als ein Beispiel einer ersten Region auf einer Seite einer oberen Schicht, wobei die erste Region auf der Region 73 niedriger Konzentration gebildet ist. Die Konzentration in der Region 73 niedriger Konzentration beträgt bspw. 1 × 1015 bis 1 × 1017 cm-3, und die Konzentration in der Region 74 hoher Konzentration beträgt bspw. 2 × 1015 bis 1 × 1018 cm-3.
  • Eine Schnittstelle 75 (ein oberes Ende der Region 73 niedriger Konzentration) zwischen der Region 73 niedriger Konzentration und der Region 74 hoher Konzentration verläuft wellenförmig, und zwar in Antwort auf Stufen, die durch teilweises Verringern bzw. Absenken einer vorderseitigen Fläche der SiC-Epitaxieschicht 8 hervorgerufen werden, was sich aus der Bildung der Gate-Gräben 15 und der Source-Gräben 24 ergibt. Demzufolge wird die Region 74 hoher Konzentration auf der Seite einer vorderseitigen Fläche 9 so gebildet, dass sie die vorderseitige Fläche 9 der SiC-Epitaxieschicht 8, Seitenwände 18 und Böden 19 der Gate-Gräben 15 und Seitenwände 25 und Böden 26 der Source-Gräben 24 bildet. Andererseits hat die Region 73 niedriger Konzentration niedrige Stufenabschnitte 76 auf Abschnitten gegenüberliegend den Böden 19 der Gate-Gräben 15 und der Böden 26 der Gate-Gräben 24, und weist hohe Stufenabschnitte 77 an Abschnitten gegenüberliegend oberen Abschnitten (der vorderseitigen Fläche 9) von Einheitszellen 21 auf, um ein Beispiel zu nennen, und zwar in den jeweiligen Einheitszellen 21.
  • Die Schnittstelle 75 verläuft auf eine derartige Art und Weise wellenförmig, dass Dicken T4, T5 und T6 der Region 74 hoher Konzentration entlang einer Richtung von jeweiligen oberen Abschnitten (der vorderseitigen Fläche 9) der Einheitszellen 21, von bodenseitigen Flächen der Gate-Gräben 15 und von bodenseitigen Flächen der Source-Gräben 24, jeweils in Richtung hin zu dem SiC-Substrat 5, gleich groß sind. Die Dicken T4, T5 und T6 sind größer als die Dicken T1 und T2 der Gate-Ausfallspannung-Halteregionen 27 und größer als eine Dicke T3 von Source-Ausfallspannung-Halteregionen 28. Demzufolge sind die Gate-Ausfallspannung-Halteregionen 27 (die ersten Regionen 29 und die zweiten Regionen 30) und die Source-Ausfallspannung-Halteregionen 28 mit der Region 74 hoher Konzentration bedeckt.
  • 8A bis 8I sind schematische Schnittansichten von Teilen von Herstellungsschritten für den in 7 gezeigten MIS-Transistor mit Graben-Gate, und zeigen jeweils Schnittebenen an den gleichen Positionen wie 7.
  • Um den MIS-Transistor 71 herzustellen, werden Schritte ähnlich jenen der 3A und 3B ausgeführt, wie es in den 8A und 8B gezeigt ist, wobei die SiC-Epitaxieschicht 8 vom n--Typ auf dem SiC-Substrat 5 gebildet wird, und wobei Körperregionen 12, Source-Regionen 14, Schutzringe 34 und die Drift-Region 72 gleichzeitig an der SiC-Epitaxieschicht 8 gebildet werden. Hiernach wird die SiC-Epitaxieschicht 8 ausgehend von der vorderseitigen Fläche 9 (einer Si-Ebene) trockengeätzt, und die Gate-Gräben 15 und die Source-Gräben 24 werden gleichzeitig gebildet.
  • Anschließend wird eine Dotierung vom n-Typ in die SiC-Epitaxieschicht 8 implantiert, und zwar über den gesamten Flächenbereich der vorderseitigen Fläche (einschließlich jeweiliger bodenseitiger Flächen der Gate-Gräben 15 und der Source-Gräben 24) hiervon, ohne eine Maske an der vorderseitigen Fläche 9 der SiC-Epitaxieschicht 8 zu bilden, wie es in 8C gezeigt ist. Anschließend wird die SiC-Epitaxieschicht 8 einer Wärmebehandlung unterzogen, und zwar bspw. bei 1400°C bis 2000°C. Folglich werden Ionen der Dotierung vom n-Typ, die in die SiC-Epitaxieschicht 8 implantiert worden sind, aktiviert, und an der oberen Seite der Drift-Region 72 wird die Region 74 hoher Konzentration gebildet. Ferner wird an der unteren Seite der Drift-Region 72 die Region 73 niedriger Konzentration gebildet, wobei die Dotierungskonzentration in der Drift-Region 72 aufrechterhalten wird.
  • Hiernach werden Schritte ähnlich jenen der 3C bis 3H ausgeführt, wie es in den 8D bis 8I gezeigt ist, wodurch der MIS-Transistor 71 erhalten wird, der in 7 gezeigt ist.
  • Wie es nachstehend beschrieben ist, lassen sich Funktionen/Wirkungen ähnlich jenen des zuvor genannten MIS-Transistors 1 entwickeln bzw. erzielen, und zwar auch bei dem MIS-Transistor 71.
  • Bei dem MIS-Transistor 71 ist ferner die Region 74 hoher Konzentration so gebildet, dass sie die Böden 19 der Gate-Gräben 15 bildet, wo die Gate-Ausfallspannung-Halteregionen 27 vom p-Typ gebildet sind, und die Böden 26 der Source-Gräben 24 bildet, wo die Source-Ausfallspannung-Halteregionen 28 vom p-Typ gebildet sind, und die Region 74 hoher Konzentration bedeckt die Gate-Ausfallspannung-Halteregionen 27 und die Source-Ausfallspannung-Halteregionen 28.
  • Die Region 74 hoher Konzentration kann so ausgebildet werden, dass sie den p-n-Übergang zwischen den Gate-Ausfallspannung-Halteregionen 27 und den Source-Ausfallspannung-Halteregionen 28 in der Drift-Region 72 abstützt bzw. trägt bzw. bildet („bear“). Demzufolge kann eine Ausbreitung von Verarmungsschichten, die aus dem p-n-Übergang erzeugt werden, unterdrückt werden. Demzufolge werden Pfade von Elektronen, die durch Kanäle fließen, nicht durch die Verarmungsschichten gehemmt bzw. unterdrückt, sondern es können Pfade hinreichender Größen gewährleistet werden, wodurch eine Zunahme eines Einschalt-Widerstandes bzw. eines Widerstandswert im eingeschalteten Zustand verhindert werden kann.
  • Die Dicken T4, T5 und T6 der Region 74 hoher Konzentration können so gewählt sein, dass sie nicht größer sind als Dicken T1 und T2 der Gate-Ausfallspannung-Halteregionen 27 und als eine Dicke T3 der Source-Ausfallspannung-Halteregionen 28, um ein Beispiel zu nennen, und zwar wie bei einem MIS-Transistor 78 der 9. In diesem Fall stehen jeweilige Bodenabschnitte der Gate-Ausfallspannung-Halteregionen 27 und der Source-Ausfallspannung-Halteregionen 28 gegenüber Schnittstellen 75 in Richtung hin zu der Seite einer Region 73 niedriger Konzentration vor, und sind mit der Region 73 niedriger Konzentration bedeckt. Eine derartige Struktur kann gebildet werden durch Durchführen einer Ionenimplantation zu einem Zeitpunkt des Bildens der Region 74 hoher Konzentration mit geringerer Energie als in dem Fall des MIS-Transistors 71. Demzufolge lässt sich die Region 74 hoher Konzentration mittels niedriger Energie auf leichte Art und Weise bilden.
  • 10 zeigt Schnittansichten eines MIS-Transistors mit Graben-Gate gemäß einer dritten Ausführungsform der vorliegenden Erfindung, und zeigt Schnittebenen an den gleichen Positionen wie 2. In 10 sind Abschnitte, die jeweiligen in 2 gezeigten Abschnitten entsprechen, durch identische Bezugszeichen bezeichnet, und die Beschreibung der Abschnitte wird vorliegend weggelassen.
  • Während bei der zuvor genannten ersten Ausführungsform die Drift-Region 13 nur durch die Region niedriger Konzentration des n--Typs (deren Konzentration bspw. 1 × 1015 bis 1 × 1017 cm-3 beträgt) gebildet worden ist, hat eine Drift-Region 82 eines MIS-Transistors 81 gemäß der dritten Ausführungsform eine solche Struktur, dass zwei Schichten, deren Dotierungskonzentrationen sich voneinander unterscheiden, entlang der Dickenrichtung einer SiC-Epitaxieschicht 8 stapelartig übereinander angeordnet sind, wobei die Drift-Region 82 eine Region 83 vom n--Typ niedriger Konzentration als ein Beispiel einer zweiten Region auf einer Seite einer unteren Schicht in Kontakt mit einer vorderseitigen Fläche 6 eines SiC-Substrates 5 enthält, und eine Region 84 vom n-Typ hoher Konzentration als ein Beispiel einer ersten Region auf einer Seite einer oberen Schicht enthält, die auf der Region 83 niedriger Konzentration gebildet ist, ähnlich wie bei der zweiten Ausführungsform. Die Konzentration in der Region 83 niedriger Konzentration beträgt bspw. 1 × 1015 bis 1 × 1017 cm-3, und die Konzentration in der Region 84 hoher Konzentration beträgt bspw. 2 × 1015 bis 1 × 1018 cm-3.
  • Die Region 84 hoher Konzentration ist so gebildet, dass sie eine vorderseitige Fläche 9 der SiC-Epitaxieschicht 8, Seitenwände 18 und Böden 19 der Gate-Gräben 15 sowie Seitenwände 25 und Böden 26 der Source-Gräben 24 bildet.
  • Eine Schnittstelle 85 (ein oberes Ende der Region 83 niedriger Konzentration) zwischen der Region 83 niedriger Konzentration und der Region 84 hoher Konzentration hat eine konstante Höhe entlang von oberen Abschnitten (der vorderseitigen Fläche 9) von Einheitszellen 21, und zwar unabhängig von Stufen, die hervorgerufen werden durch teilweises Absenken der vorderseitigen Fläche der SiC-Epitaxieschicht 8, was sich aus der Bildung der Gate-Gräben 15 und der Source-Gräben 24 ergibt.
  • Die Schnittstelle 75 hat eine konstante Höhe, wodurch Dicken T7, T8 und T9 der Region 84 hoher Konzentration entlang einer Richtung ausgehend von jeweiligen oberen Abschnitten (der vorderseitigen Fläche 9) der Einheitszellen 21, der bodenseitigen Fläche der Gate-Gräben 15 und der bodenseitigen Flächen der Source-Gräben 24 in Richtung hin zu dem SiC-Substrat 5 so eingestellt sind, dass T7 größer ist als T8 und T9 (T7 > T8 = T9). Dies ergibt sich aus den Stufen, die hervorgerufen werden durch das teilweise Absenken der vorderseitigen Fläche der SiC-Epitaxieschicht 8.
  • Ferner sind die Dicken T8 und T9 der Region 84 hoher Konzentration größer als die Dicken T1 und T2 der Gate-Ausfallspannung-Halteregionen 27 und einer Dicke T3 der Source-Ausfallspannung-Halteregionen 28. Demzufolge sind die Gate-Ausfallspannung-Halteregionen 27 (erste Regionen 29 und zweite Regionen 30) und die Source-Ausfallspannung-Halteregionen 28 mit der Region 84 hoher Konzentration bedeckt.
  • Die 11A bis 11H sind schematische Schnittansichten von Teilen von Herstellungsschritten für den MIS-Transistor mit Graben-Gate, der in 10 gezeigt ist, und zeigen Schnittebenen an den gleichen Positionen wie 10.
  • Um den MIS-Transistor 81 herzustellen, wird an der vorderseitigen Fläche 6 (einer Si-Ebene) des SiC-Substrates 5 ein SiC-Kristall aufgewachsen (dessen Konzentration bspw. 2 × 1015 bis 1 × 1018 cm-3 beträgt), und zwar durch Epitaxie wie CVD, LPE oder MEB bzw. MBE, während derselbe mit einer Dotierung vom n-Typ dotiert wird, wie es in 11A gezeigt ist. Demzufolge wird an dem SiC-Substrat 5 die Region 83 vom n--Typ niedriger Konzentration gebildet. Anschließend wird die Dosis erhöht (2 × 1015 bis 1 × 1019 cm-3, um ein Beispiel zu nennen), und das SiC-Kristall wird weiter aufgewachsen, während die vorderseitige Fläche 6 mit der Dotierung vom n-Typ dotiert wird. Demzufolge wird die Region 84 hoher Konzentration gebildet, und die SiC-Epitaxieschicht 8 wird gebildet.
  • Anschließend wird in die SiC-Epitaxieschicht 8 ausgehend von der vorderseitigen Fläche 9 der SiC-Epitaxieschicht 8 eine Dotierung vom p-Typ implantiert, und hiernach wird in die SiC-Epitaxieschicht 8 ausgehend von der vorderseitigen Fläche 9 der SiC-Epitaxieschicht 8 eine Dotierung vom n-Typ implantiert. Anschließend wird die SiC-Epitaxieschicht 8 einer Wärmebehandlung unterzogen, bspw. bei 1400°C bis 2000°C. Demzufolge werden Ionen der Dotierung vom p-Typ und der Dotierung vom n-Typ, die in einen Oberflächenschichtabschnitt der SiC-Epitaxieschicht 8 implantiert worden sind, aktiviert, und die Körperregionen 12, die Source-Regionen 14 und die Schutzringe 34 werden als Folge der implantierten Abschnitte gleichzeitig gebildet.
  • Dann wird ein Schritt ähnlich jenem der 3B ausgeführt, wie es in 11B gezeigt ist, wodurch die Gate-Gräben 15 und die Source-Gräben 24 jeweils gleichzeitig gebildet werden, deren tiefste Abschnitte Zwischenabschnitte in Dickenrichtung der Region 84 hoher Konzentration erreichen.
  • Anschließend wird ein Schritt ähnlich jenem der 3C ausgeführt, wie es in 11C gezeigt ist, wodurch ein erster Resist 39 mit Öffnungen, die Kreuzungsabschnitte 17 der Gate-Gräben 15 und der Source-Gräben 24 freilegen, an der SiC-Epitaxieschicht 8 gebildet wird.
  • Dann werden Schritte ähnlich jenen der 3D bis 3F ausgeführt, wie es in 11D bis 11F gezeigt ist, wodurch die ersten Regionen 29 der Gate-Ausfallspannung-Halteregionen 27, die Source-Ausfallspannung-Halteregionen 28, die zweiten Regionen 30 der Gate-Ausfallspannung-Halteregionen 27 und die Körperkontaktregionen 33 gebildet werden, deren tiefste Abschnitte Zwischenabschnitte in Dickenrichtung der Region 84 hoher Konzentration erreichen.
  • Hiernach werden Schritte ähnlich jenen der 3G bis 3H ausgeführt, wie es in den 11G bis 11H gezeigt ist, wodurch der MIS-Transistor 81 erhalten wird, der in 10 gezeigt ist .
  • Wie es oben beschrieben worden ist, lassen sich auch bei dem MIS-Transistor 1 Funktionen/Wirkungen ähnlich jenen erhalten bzw. entwickeln, wie bei dem zuvor genannten MIS-Transistor 81.
  • Bei dem MIS-Transistor 81 wird ferner die Region 84 hoher Konzentration so gebildet, dass sie die Böden 19 der Gate-Gräben 15 bildet, und zwar dort, wo die Gate-Ausfallspannung-Halteregionen 27 vom p-Typ gebildet sind, und die Böden 26 der Source-Gräben 24 bildet, wo die Source-Ausfallspannung-Halteregionen 28 vom p-Typ gebildet sind, wobei die Region 84 hoher Konzentration die Gate-Ausfallspannung-Halteregionen 27 und die Source-Ausfallspannung-Halteregionen 28 abdeckt.
  • Folglich kann die Region 84 hoher Konzentration so hergestellt werden, dass sie einen p-n-Übergang zwischen den Gate-Ausfallspannung-Halteregionen 27 und den Source-Ausfallspannung-Halteregionen 28 in der Drift-Region 82 trägt bzw. aushält bzw. bildet („bear“). Demzufolge kann ein Ausbreiten der Verarmungsschichten, die aus dem p-n-Übergang erzeugt werden, unterdrückt werden. Folglich werden Pfade von Elektronen, die durch Kanäle fließen, durch die Verarmungsschichten nicht gehemmt, sondern es können Pfade hinreichender Größen gewährleistet werden, wodurch eine Zunahme eines Einschalt-Widerstandes verhindert werden kann.
  • Die Dicken T8 und T9 der Region 84 hoher Konzentration können so ausgebildet sein, dass sie nicht größer sind als Dicken T1 und T2 der Gate-Ausfallspannung-Halteregionen 27 und einer Dicke T3 von Source-Ausfallspannung-Halteregionen 28, und zwar wie in einem MIS-Transistor 86 der 12, um ein Beispiel zu nennen. In diesem Fall stehen jeweilige Bodenabschnitte der Gate-Ausfallspannung-Halteregionen 27 und der Source-Ausfallspannung-Halteregionen 28 gegenüber Schnittstellen 85 in Richtung hin zu der Seite einer Region 83 niedriger Konzentration vor, und sind von der Region 83 niedriger Konzentration abgedeckt bzw. bedeckt.
  • Während Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, kann die vorliegende Erfindung auch auf andere Art und Weise ausgeführt werden.
  • Beispielsweise können Strukturen verwendet werden, die die Leitfähigkeitstypen der jeweiligen Halbleiterabschnitte der MIS-Transistoren 1, 41, 51, 71, 78, 81 und 86 invertieren. Beispielsweise können im MIS-Transistor 1 Abschnitte vom p-Typ solche vom n-Typ sein, und die Abschnitte vom n-Typ können vom p-Typ sein.
  • Ferner sind die Schichten, die die Halbleiterschichten der MIS-Transistoren 1, 41, 51, 71, 78, 81 und 86 bilden, nicht auf die Epitaxieschichten beschränkt, die aus SiC hergestellt sind, sondern es kann sich um Schichten handeln, die aus einem anderen Halbleiter breiter Bandlücke als SiC hergestellt sind, wie GaN (Bandlücke EgGaN = etwa 3, 4 eV) oder Diamant (Bandlücke Egdia = etwa 5,5 eV), um Beispiele zu nennen.
  • Die Source-Gräben 24 können weggelassen werden, wie in einem MIS-Transistor 41, der in 4 gezeigt ist. In diesem Fall können Körperkontaktregionen 33 so gebildet werden, dass sie ausgehend von einer vorderseitigen Fläche 9 einer SiC-Epitaxieschicht 8 durch Source-Regionen 14 und Körperregionen 12 hindurch verlaufen und eine Drift-Region 13 erreichen.
  • Die Art und Weise der Anordnung der Körperregionen 12 ist nicht auf die Matrixform beschränkt, die in 1 (b) gezeigt ist, sondern die Anordnung kann bspw. eine Streifenform sein, wie bei einem MIS-Transistor 51, der in den 5(a), 5(b) und 6 gezeigt ist. In diesem Fall können Körperkontaktregionen 33 mehrfach („plurally“) in Intervallen bzw. Abständen voneinander entlang der Längsrichtung der Source-Gräben 24 gebildet werden.
  • Bei dem MIS-Transistor 51, der in den 5(a), 5(b) und 6 gezeigt ist, sind Gate-Ausfallspannung-Halteregionen 27 entlang von linearen Gate-Gräben 15 gebildet, die sich zwischen entsprechenden Regionen der streifenförmigen Körperregionen 12 erstrecken. Erste Regionen 29 der Gate-Ausfallspannung-Halteregionen 27 sind an Endabschnitten 52 der Gate-Gräben 15 gebildet. Andererseits sind zweite Regionen 30 der Gate-Ausfallspannung-Halteregionen 27 an linearen Abschnitten 53 der Gate-Gräben 15 gebildet.
  • Die jeweiligen Einheitszellen 21 sind nicht auf die Form von rechteckförmigen Parallelepiped-Formen (vierseitige bzw. vierwinklige Prismen) eingeschränkt, sondern können in der Form anderer polygonaler Prismen vorliegen, bspw. als dreieckförmige Prismen, pentagonale Prismen oder hexagonale Prismen, um Beispiele zu nennen.
  • Ein Leistungs-Halbleiterbauteil gemäß der vorliegenden Erfindung kann in einem Leistungsmodul eingebaut werden, das für eine Inverterschaltung zum Bilden einer Antriebs- bzw. Ansteuerschaltung zum Ansteuern eines elektrischen Motors verwendet wird, der als eine Leistungsquelle für ein elektrisches Fahrzeug (einschließlich eines Hybridfahrzeugs) eingesetzt wird, für ein Schienenfahrzeug bzw. einen Zug oder einen Industrieroboter, um Beispiele zu nennen. Gleichermaßen kann das Bauteil auch in ein Leistungsmodul eingebaut werden, das für eine Inverterschaltung verwendet wird, und zwar zum Wandeln von Leistung, die durch eine Solarzelle, einen Windturbinengenerator oder noch einen anderen Leistungsgenerator (insbesondere einen privaten Leistungsgenerator) erzeugt wird, und zwar so, dass er an die Leistung einer kommerziellen Leistungsquelle angepasst wird.
  • Die Ausführungsformen der vorliegenden Erfindung sind lediglich spezielle Beispiele, die verwendet werden, um die technischen Inhalte der vorliegenden Erfindung zu klären bzw. klarzustellen, und die vorliegende Erfindung soll nicht so interpretiert werden, dass sie auf die speziellen Beispiele beschränkt ist, sondern der Grundgedanke und Schutzbereich der vorliegenden Erfindung wird lediglich durch die beigefügten Ansprüche begrenzt.
  • Ferner können die in den jeweiligen bzw. unterschiedlichen Ausführungsformen der vorliegenden Erfindung gezeigten Elemente im Rahmen der vorliegenden Erfindung miteinander kombiniert werden.
  • Die vorliegende Anmeldung entspricht der japanischen Patentanmeldung mit der Nr. 2011-20730 , die am 2. Februar 2011 beim Japanischen Patentamt eingereicht wurde, und der japanischen Patentanmeldung mit der Nr. 2011-101786 , die am 28. April 2011 beim Japanischen Patentamt eingereicht wurde, wobei deren Offenbarungsinhalte vorliegend durch Bezugnahme enthalten sind.
  • Bezugszeichenliste
  • 1 ... MIS-Transistor, 8 ... SiC-Epitaxieschicht, 9 ... vorderseitige Fläche (von SiC-Epitaxieschicht), 12 ... Körperregion, 13 ... Drift-Region, 14 ... Source-Region, 15 ... Gate-Graben, 16 ... linearer Abschnitt (von Gate-Graben), 17 ...Kreuzungsabschnitt (von Gate-Graben), 18 ... Seitenwand (von Gate-Graben), 19 ... Boden (von Gate-Graben), 20 ... Eckabschnitt (von Einheitszelle), 21...Einheitszelle, 22... Gate-Isolierfilm, 23 ... Gate-Elektrode, 24 ... Source-Graben, 25 ... Seitenwand (von Source-Graben), 26 ... Boden (von Source-Graben), 27 ... Gate-Ausfallspannung-Halteregion, 28 ... Source-Ausfallspannung-Halteregion, 29 ... erste Region, 30 ... zweite Region, 31 ... Eckrandabschnitt (von Gate-Graben), 32 ...Randabschnitt (von Source-Graben), 37 ... Source-Elektrode, 38 ... Drain-Elektrode, 41 ... MIS-Transistor, 51... MIS-Transistor, 52 ... Endabschnitt (von Gate-Graben), 53 ... linearer Abschnitt (von Gate-Graben), 71 ... MIS-Transistor, 72 ... Drift-Region, 73 ... Region niedriger Konzentration, 74 ... Region hoher Konzentration, 75 ... Schnittstelle, 78 ... MIS-Transistor, 81 ... MIS-Transistor, 82 ... Drift-Region, 83 ... Region niedriger Konzentration, 84 ... Region hoher Konzentration, 85 ... Schnittstelle, 86 ... MIS-Transistor
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 201120730 [0145]
    • JP 2011101786 [0145]

Claims (25)

  1. Halbleiterbauteil mit: einer Halbleiterschicht, die aus einem Halbleiter mit breiter Bandlücke hergestellt ist und die einen Source-Graben und einen Gate-Graben aufweist, die jeweils mit einer Seitenwand und einem Boden bereitgestellt sind; einem Gate-Isolierfilm, der an der Seitenwand und dem Boden des Gate-Grabens gebildet ist; und einer Gate-Elektrode, die in den Gate-Graben eingebettet ist, derart, dass sie der Halbleiterschicht durch den Gate-Isolierfilm hindurch gegenüberliegt, wobei die Halbleiterschicht beinhaltet: eine Source-Region eines ersten Leitfähigkeitstyps , die so gebildet ist, dass sie an der Seite einer vorderseitigen Fläche der Halbleiterschicht freiliegt, um teilweise die Seitenwand des Gate-Grabens zu bilden; eine Körperregion von einem zweiten Leitfähigkeitstyp, die an einer Seite der Source-Region gebildet ist, und zwar näher an einer rückseitigen Fläche der Halbleiterschicht, so, dass sie in Kontakt ist mit der Source-Region, um teilweise die Seitenwand des Gate-Grabens zu bilden; eine Drift-Region von dem ersten Leitfähigkeitstyp, die an einer Seite der Körperregion gebildet ist, und zwar näher an der rückseitigen Fläche der Halbleiterschicht, so, dass sie in Kontakt ist mit der Körperregion, um den Boden des Gate-Grabens zu bilden; und eine erste Ausfallspannung-Halteregion von dem zweiten Leitfähigkeitstyp, die selektiv an einem Randabschnitt des Gate-Grabens gebildet ist, und zwar in einer Teilregion des Gate-Grabens, wo sich die Seitenwand und der Boden schneiden.
  2. Halbleiterbauteil nach Anspruch 1, wobei ein Abschnitt des Gate-Isolierfilms an dem Boden dicker ist als ein Abschnitt des Gate-Isolierfilms an der Seitenwand.
  3. Halbleiterbauteil nach Anspruch 1 oder 2, ferner mit einer Vielzahl von Schutzringen, die entlang eines äußeren Umfanges der Halbleiterschicht bereitgestellt sind.
  4. Halbleiterbauteil nach einem der Ansprüche 1 bis 3, wobei der Gate-Graben im Schnitt U-förmig ist, wobei die Seitenwand und der Boden über eine gebogene Fläche kontinuierlich ineinander übergehen.
  5. Halbleiterbauteil nach einem der Ansprüche 1 bis 4, wobei eine Tiefe des Source-Grabens identisch ist zu jener des Gate-Grabens.
  6. Halbleiterbauteil nach einem der Ansprüche 1 bis 5, ferner mit einer Körperkontaktregion, die an einem zentralen Abschnitt eines Bodens des Source-Grabens gebildet ist.
  7. Halbleiterbauteil nach einem der Ansprüche 1 bis 6, wobei der Source-Graben ausgehend von der vorderseitigen Fläche der Halbleiterschicht durch die Source-Region und die Körper-Region hindurch verläuft.
  8. Halbleiterbauteil nach einem der Ansprüche 1 bis 7, wobei der erste Leitfähigkeitstyp ein n-Typ ist und wobei der zweite Leitfähigkeitstyp ein p-Typ ist.
  9. Halbleiterbauteil mit: einer Halbleiterschicht, die aus einem Halbleiter mit breiter Bandlücke hergestellt ist und die einen Source-Graben und einen Gate-Graben aufweist, die jeweils mit einer Seitenwand und einem Boden bereitgestellt sind; einem Gate-Isolierfilm, der an der Seitenwand und dem Boden des Gate-Grabens gebildet ist; und einer Gate-Elektrode, die in den Gate-Graben eingebettet ist, derart, dass sie der Halbleiterschicht durch den Gate-Isolierfilm hindurch gegenüberliegt, wobei die Halbleiterschicht beinhaltet: eine Source-Region eines ersten Leitfähigkeitstyps, die so gebildet ist, dass sie an der Seite einer vorderseitigen Fläche der Halbleiterschicht freiliegt, um teilweise die Seitenwand des Gate-Grabens zu bilden; eine Köper-Region von einem zweiten Leitfähigkeitstyp, die an einer Seite der Source-Region gebildet ist, und zwar näher an einer rückseitigen Fläche der Halbleiterschicht, so, dass sie in Kontakt ist mit der Source-Region, um teilweise die Seitenwand des Gate-Grabens zu bilden; eine Drift-Region von dem ersten Leitfähigkeitstyp, die an einer Seite der Körper-Region gebildet ist, und zwar näher an der rückseitigen Fläche der Halbleiterschicht, so, dass sie in Kontakt ist mit der Körper-Region, um den Boden des Gate-Grabens zu bilden; und wobei eine Tiefe des Source-Grabens identisch ist zu jener des Gate-Grabens.
  10. Halbleiterbauteil nach Anspruch 9, wobei ein Abschnitt des Gate-Isolierfilms an dem Boden dicker ist als ein Abschnitt des Gate-Isolierfilms an der Seitenwand.
  11. Halbleiterbauteil nach Anspruch 9 oder 10, ferner mit einer Vielzahl von Schutzringen, die entlang des äußeren Umfanges der Halbleiterschicht bereitgestellt sind.
  12. Halbleiterbauteil nach einem der Ansprüche 9 bis 11, wobei der Gate-Graben im Schnitt U-förmig ist, wobei die Seitenwand und der Boden über eine gebogene Fläche kontinuierlich ineinander übergehen.
  13. Halbleiterbauteil nach einem der Ansprüche 9 bis 12, ferner mit einer Körperkontaktregion, die an einem zentralen Abschnitt eines Bodens des Source-Grabens gebildet ist.
  14. Halbleiterbauteil nach einem der Ansprüche 9 bis 13, wobei der Source-Graben ausgehend von der vorderseitigen Fläche der Halbleiterschicht durch die Source-Region und die Körper-Region hindurch verläuft.
  15. Halbleiterbauteil nach einem der Ansprüche 9 bis 14, wobei eine Vielzahl der Körper-Regionen in der Form einer Matrix vorliegen.
  16. Halbleiterbauteil nach einem der Ansprüche 9 bis 15, wobei der erste Leitfähigkeitstyp ein n-Typ ist und wobei der zweite Leitfähigkeitstyp ein p-Typ ist.
  17. Halbleiterbauteil nach einem der Ansprüche 1 bis 16, wobei eine Breite zwischen der Körper-Region einander gegenüberliegend über den Source-Graben in einer Querschnittsansicht etwa 7,2 µm beträgt.
  18. Halbleiterbauteil mit: einer Halbleiterschicht, die aus einem Halbleiter mit breiter Bandlücke hergestellt ist und die einen Gate-Graben aufweist, der mit einer Seitenwand und einem Boden bereitgestellt ist; einem Gate-Isolierfilm, der an der Seitenwand und dem Boden des Gate-Grabens gebildet ist; und einer Gate-Elektrode, die in den Gate-Graben eingebettet ist, derart, dass sie der Halbleiterschicht durch den Gate-Isolierfilm hindurch gegenüberliegt, wobei die Halbleiterschicht beinhaltet: eine Source-Region eines ersten Leitfähigkeitstyps, die so gebildet ist, dass sie an der Seite einer vorderseitigen Fläche der Halbleiterschicht freiliegt, um teilweise die Seitenwand des Gate-Grabens zu bilden; eine Gate-Ausfallspannung-Halteregion von einem zweiten Leitfähigkeitstyp, die an einer Seite der Source-Region gebildet ist, und zwar näher an einer rückseitigen Fläche der Halbleiterschicht, so, dass sie in Kontakt ist mit der Source-Region, um teilweise die Seitenwand des Gate-Grabens zu bilden, und die selektiv an einem Randabschnitt des Gate-Grabens gebildet ist, und zwar dort, wo sich in einer Teil-Region des Gate-Grabens die Seitenwand und der Boden kreuzen bzw. schneiden; und eine Drift-Region von dem ersten Leitfähigkeitstyp, die an einer Seite der Gate-Ausfallspannung-Halteregion gebildet ist, und zwar näher an der rückseitigen Fläche der Halbleiterschicht, so, dass sie in Kontakt ist mit der Gate-Ausfallspannung-Halteregion, um die Bodenwand des Gate-Grabens zu bilden.
  19. Halbleiterbauteil nach Anspruch 18, wobei die Dotierungskonzentration in der Gate-Ausfallspannung-Halteregion höher ist als die Dotierungskonzentration in der Drift-Region.
  20. Halbleiterbauteil nach Anspruch 19, wobei ein Abschnitt des Gate-Isolierfilms an dem Boden dicker ist als ein Abschnitt des Gate-Isolierfilms an der Seitenwand.
  21. Halbleiterbauteil nach Anspruch 20, ferner mit einer Vielzahl von Schutzringen, die entlang des äußeren Umfanges der Halbleiterschicht bereitgestellt sind.
  22. Halbleiterbauteil nach Anspruch 21, wobei der Gate-Graben im Schnitt U-förmig ist, wobei die Seitenwand und der Boden über eine gebogene Fläche kontinuierlich ineinander übergehen.
  23. Halbleiterbauteil nach Anspruch 21 oder 22, wobei eine Vielzahl der Source-Regionen streifenförmig sind.
  24. Halbleiterbauteil nach einem der Ansprüche 1 bis 23, wobei die erste Ausfallspannung-Halteregion oder die Gate-Ausfallspannung-Halteregion entlang der Richtung von dem Boden des Gate-Grabens hin zu der rückseitigen Fläche der Halbleiterschicht etwa 0,8 µm beträgt.
  25. Halbleiterbauteil nach einem der Ansprüche 1 bis 24, wobei eine Breite zwischen der Seitenwand des Gate-Grabens einander gegenüberliegend etwa 1 µm beträgt.
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