KR101786668B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 n+ 형 탄화 규소 기판의 제1면에 위치하는 n- 형 에피층, 상기 n- 형 에피층에 위치하며 서로 이격되어 있는 제1 트렌치 및 제2 트렌치, 상기 제1 트렌치의 측면 및 코너를 감싸는 p형 영역, 상기 p형 영역과 상기 제1 트렌치 및 상기 제2 트렌치 사이의 상기 n- 형 에피층 위에 위치하는 n+ 영역, 상기 제2 트렌치 내에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 산화막, 상기 산화막 위, 상기 n+ 영역 위 및 상기 제1 트렌치 내에 위치하는 소스 전극, 그리고 상기 n+ 형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 소스 전극은 상기 제1 트렌치의 하부에 위치하는 상기 n- 형 에피층과 접촉한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.
기본적인 전기적 조건 및 물성적 조건을 만족하는 다중의 전력 반도체 소자를 하나의 패키지로 모듈화하는데, 전력 반도체 모듈 내부에 전력 반도체 소자의 개수 및 전기적 사양은 시스템에서 요구하는 조건에 따라 바뀔 수 있다.
일반적으로 모터를 구동하기 위한 로런츠 힘(Lorentz force)을 형성하기 위하여 3상(three-phase) 전력 반도체 모듈이 이용된다. 즉, 3상 전력 반도체 모듈이 모터로 주입되는 전류 및 전력을 제어함으로써 모터의 구동상태가 결정되는 것이다.
이러한 3상 전력 반도체 모듈 내부에 기존 실리콘(Silicon) 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)와 실리콘 다이오드(Diode)를 적용하였지만, 최근 3상 모듈에서 발생하는 전력 소모의 최소화 및 모듈의 스위칭 속도 증가를 목표로 탄화 규소(SiC) 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor)과 탄화 규소 다이오드를 적용하는 것이 추세이다.
실리콘 IGBT 또는 탄화규소 MOSFET을 별개의 다이오드와 연결할 경우 다수의 배선 결합이 이루어지며, 이러한 배선으로 인한 기생 커패시턴스(capacitance) 및 인턱턴스(inductance)의 존재는 모듈의 스위칭 속도를 저감시킨다.
본 발명이 해결하고자 하는 과제는 MOSFET 영역 및 다이오드 영역을 포함하는 탄화 규소 반도체 소자에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 n+ 형 탄화 규소 기판의 제1면에 위치하는 n- 형 에피층, 상기 n- 형 에피층에 위치하며 서로 이격되어 있는 제1 트렌치 및 제2 트렌치, 상기 제1 트렌치의 측면 및 코너를 감싸는 p형 영역, 상기 p형 영역과 상기 제1 트렌치 및 상기 제2 트렌치 사이의 상기 n- 형 에피층 위에 위치하는 n+ 영역, 상기 제2 트렌치 내에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 산화막, 상기 산화막 위, 상기 n+ 영역 위 및 상기 제1 트렌치 내에 위치하는 소스 전극, 그리고 상기 n+ 형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 소스 전극은 상기 제1 트렌치의 하부에 위치하는 상기 n- 형 에피층과 접촉한다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 n- 형 에피층과 상기 n+ 형 영역 사이에 위치하는 저농도 n- 형 에피층을 더 포함할 수 있다.
상기 저농도 n- 형 에피층의 도핑 농도는 상기 n- 형 에피층의 도핑 농도보다 작을 수 있다.
상기 저농도 n- 형 에피층은 상기 제2 트렌치 및 상기 p형 영역 사이에 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 p형 영역과 상기 제1 트렌치 사이에 위치하는 p+ 형 영역을 더 포함할 수 있다.
상기 p+ 형 영역은 상기 제1 트렌치의 측면 및 코너는 감쌀 수 있다.
상기 소스 전극은 쇼트키 전극 및 상기 쇼트기 전극 위에 위치하는 오믹 전극을 포함할 수 있다.
상기 쇼트키 전극은 상기 제1 트렌치의 하부에 위치하는 상기 n- 형 에피층과 접촉할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층 및 저농도 n- 형 에피층을 차례로 형성하는 단계, 상기 저농도 n-형 에피층 위에 n+ 영역을 형성하는 단계, 상기 n+ 영역 및 상기 저농도 n-형 에피층을 식각하여 서로 이격되어 있는 제1 트렌치 및 제2 트렌치를 형성하는 단계, 상기 제1 트렌치의 측면 및 코너를 감싸도록 p형 영역을 형성하는 단계, 상기 제2 트렌치 내에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 산화막을 형성하는 단계, 상기 산화막 위, 상기 n+ 영역 위 및 상기 제1 트렌치에 소스 전극을 형성하는 단계, 그리고 상기 n+ 형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고, 상기 복수의 제2 p형 영역을 서로 이격되어 있고, 상기 소스 전극은 상기 제1 트렌치의 하부에 위치하는 상기 n- 형 에피층과 접촉된다.
상기 p형 영역을 형성하는 단계에서, p 이온은 틸트 이온 주입 방법으로 주입할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 상기 p형 영역과 상기 제1 트렌치 사이에 p+ 형 영역을 형성하는 단계를 더 포함할 수 있다.
상기 p+ 형 영역을 형성하는 단계에서, p+ 이온은 틸트 이온 주입 방법으로 주입할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 본 실시예에 따른 반도체 소자는 MOSFET 영역과 다이오드 영역을 포함함에 따라, 종래의 MOSFET 소자와 다이오드 소자를 연결하는 배선이 필요 없게 된다. 이에 따라, 소자의 면적을 줄일 수 있다.
또한, 이러한 배선 없이 하나의 반도체 소자에 MOSFET 영역과 다이오드 영역을 포함됨에 따라, 반도체 소자의 스위칭 속도가 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 3 내지 도 7은 도 2에 따른 반도체 소자 제조 방법의 일 예를 간략하게 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 1을 참고하면, 본 실시예에 따른 반도체 소자는 서로 인접한 MOSFET(Metal Oxide Silicon Field Effect Transistor) 영역(A)과 다이오드 영역(B)을 포함한다.
아래에서는 본 실시예에 따른 반도체 소자의 구체적인 구조에 대해 설명한다.
본 실시예에 따른 반도체 소자는 n+ 형 탄화 규소 기판(100), n- 형 에피층(200), p형 영역(300), p+ 형 영역(400), n+ 형 영역(500), 게이트 전극(800), 소스 전극(900) 및 드레인 전극(950)을 포함한다.
n- 형 에피층(200)은 n+ 형 탄화 규소 기판(100)의 제1면에 위치하고, n- 형 에피층(200)에는 서로 이격되어 있는 제1 트렌치(610) 및 제2 트렌치(620)가 위치한다.
p형 영역(300)은 제1 트렌치(610)의 측면에 위치하며 제1 트렌치(610)의 코너를 감싸고 있다. p+ 형 영역(400)은 p형 영역(300)과 제1 트렌치(610) 사이에 위치한다. 즉, p+ 형 영역(400) 또한, 제1 트렌치(610)의 측면에 위치하며 제1 트렌치(610)의 코너를 감싸고 있다.
n+ 형 영역(500)은 p형 영역(300), p+ 형 영역(400) 및 제1 트렌치(610) 및 제2 트렌치(620) 사이의 n- 형 에피층(200) 위에 위치한다.
제2 트렌치(620) 내에 게이트 절연막(700)이 위치한다. 게이트 전극(800)은 게이트 절연막(700) 위에 위치한다. 게이트 전극(800) 위에 산화막(710)이 위치한다. 산화막(710)은 게이트 전극(800)을 측면을 덮고 있다.
n+ 형 영역(500) 위, 산화막(710) 위 및 제1 트렌치(610) 내에 소스 전극(900)이 위치한다. 소스 전극(900)은 쇼트키(Schottky) 금속 및 쇼트키 금속 위에 위치하는 오믹(Ohmic) 금속을 포함할 수 있다. 또한, 쇼트키 금속은 제1 트렌치(610) 내에만 위치할 수 있다.
드레인 전극(950)은 n+ 형 탄화 규소 기판(100)의 제2면에 배치되어 있다. 드레인 전극(950)은 오믹 금속을 포함할 수 있다. 여기서, n+ 형 탄화 규소 기판(100)의 제2면은 n+ 형 탄화 규소 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다.
n- 형 에피층(200), p형 영역(300), n+ 형 영역(500), 게이트 전극(800), 소스 전극(900) 및 드레인 전극(950)이 MOSFET 영역(A)을 이루고, n- 형 에피층(200), p형 영역(300), p+ 형 영역(400), 소스 전극(900) 및 드레인 전극(950)은 소스 전극(900)은 다이오드 영역(B)을 형성한다. 다이오드 영역(B)에서 소스 전극(900)은 제1 트렌치(610) 하부의 n- 형 에피층(200)과 접촉한다. 즉, 다이오드 영역(B)에서 소스 전극(900)의 쇼트키 금속이 제1 트렌치(610) 하부의 n- 형 에피층(200)과 접촉한다.
본 실시예에 따른 반도체 소자는 전압 인가 상태에 따라 MOSFET 영역(A)과 다이오드 영역(B)의 동작은 개별적으로 이루어진다.
게이트 전극에 전압이 0V 또는 MOSFET의 문턱 전압이 이하로 인가되고, 소스 전극에 (+) 전압이 인가되고, 드레인 전극에 0V가 인가되면 다이오드 영역(B)이 동작한다. 다이오드 영역(B)의 동작 시, 제1 트렌치(610) 아래의 n- 형 에피층(200)에서 전자 전류의 흐름이 발생한다.
게이트 전극에 MOSFET의 문턱 전압 이상으로 인가되고, 소스 전극에 OV가 인가되고, 드레인 전극에 (+) 전압이 인가되면 MOSFET 영역(A)이 동작한다. MOSFET 영역(A)이 동작 시, 제2 트렌치(620) 아래의 n- 형 에피층(200)에서 전자 전류의 흐름이 발생한다.
이와 같이, 본 실시예에 따른 반도체 소자는 MOSFET 영역(A)과 다이오드 영역(B)을 포함함에 따라, 종래의 MOSFET 소자와 다이오드 소자를 연결하는 배선이 필요 없게 된다. 이에 따라, 소자의 면적을 줄일 수 있다.
또한, 이러한 배선 없이 하나의 반도체 소자에 MOSFET 영역(A)과 다이오드 영역(B)을 포함됨에 따라, 반도체 소자의 스위칭 속도가 향상될 수 있다.
한편, 반도체 소자는 n- 형 에피층보다 농도가 작은 저농도의 n- 형 에피층을 포함할 수도 있다. 이러한 구조의 반도체 소자를 도 2를 참고하여 설명한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2를 참고하면, 도 1에 따른 반도체 소자와 비교할 때, 저농도 n- 형 에피층(250)의 구성이 다를 뿐, 나머지 구조는 동일하다. 이에, 동일한 구조의 설명은 생략한다.
저농도 n- 형 에피층(250)은 n- 형 에피층(200)과 n+ 형 영역(500) 사이에 위치한다. 또한, 저농도 n- 형 에피층(250)은 제2 트렌치(620)와 p형 영역(300) 사이에 위치한다. 이러한 저농도 n- 형 에피층(250)의 도핑 농도는 n- 형 에피층(200)의 도핑 농도보다 작다.
그러면, 표 1을 참고하여 본 실시예에 따른 반도체 소자와 일반적인 다이오드 소자 및 일반적인 MOSFET 소자의 특성을 비교하여 설명한다.
표 1은 본 실시예에 따른 반도체 소자와 일반적인 다이오드 소자 및 일반적인 MOSFET 소자의 시뮬레이션 결과를 나타낸 것이다.
비교예 1은 일반적인 다이오드 소자이고, 비교예 2는 일반적인 MOSFET 소자이다.
실시예 1은 단일층의 n- 에피층이 존재하는 반도체 소자이고, 실시예 2는 이중층의 n- 에피층, 즉, n- 에피층과 저농도 n- 에피층이 존재하는 반도체 소자이다.
표 1에서는 실시예 1, 실시예 2, 비교예 1 및 비교예 2에 따른 반도체 소자의 항복 전압을 거의 동일하게 하여 전류 밀도를 비교하였다.

항복전압
(V)
전류밀도
(A/cm2)
통전부 면적(cm2)
@100A

비교예 1
1541
305
0.33

비교예 2
1538
502
0.20

실시예 1
다이오드
동작
1549
300
0.33

MOSFET 동작
762

실시예 2
다이오드
동작
1539
434
0.24

MOSFET 동작
1004
표 1을 참고하면, 전류량 100A에 대한 통전부 면적은 비교예 1에 따른 다이오드 소자는 0.33cm2으로 나타났고, 비교예 2에 따른 MOSFET 소자는 0.20cm2으로 나타났다. 비교예 1 및 비교예 2에 반도체 소자의 전류량이 100A에 대한 통전부 면적의 합은 0.53cm2으로 나타났다.
실시예 1에 따른 반도체 소자의 경우 전류량 100A에 대한 통전부 면적은 다이오드 동작 시, 0.33cm2으로 나타났고, MOSFET 동작 시, 0.13cm2으로 나타났다. 실시예 1에 따른 반도체 소자의 경우, 반도체 소자의 면적이 0.33cm2일 경우, 다이오드 동작 시, 전류량은 100A이고, MOSFET 동작 시, 전류량은 251A인 것을 알 수 있다.
실시예 2에 따른 반도체 소자의 경우 전류량 100A에 대한 통전부 면적은 다이오드 동작 시, 0.23cm2으로 나타났고, MOSFET 동작 시, 0.1cm2으로 나타났다. 실시예 2에 따른 반도체 소자의 경우, 반도체 소자의 면적이 0.23cm2일 경우, 다이오드 동작 시, 전류량은 100A이고, MOSFET 동작 시, 전류량은 231A인 것을 알 수 있다.
즉, 다이오드 동작 및 MOSFET 동작 시 전류량 100A에 대한 통전부 면적은 실시예 1에 따른 반도체 소자의 면적이 비교예 1 및 2에 따른 반도체 소자를 합친 면적에 대해 37% 축소됨을 알 수 있다. 또한, 실시예 2에 따른 반도체 소자의 면적이 비교예 1 및 2에 따른 반도체 소자를 합친 면적에 대해 57% 축소됨을 알 수 있다.
그러면, 도 3 내지 도 7 및 도 2를 참고하여 도 2에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 3 내지 도 7은 도 2에 따른 반도체 소자의 제조 방법의 일 예를 도시한 도면이다.
도 3을 참고하면, n+ 형 탄화 규소 기판(100)을 준비하고, n+ 형 탄화 규소 기판(100)의 제1면에 에피택셜 성장으로 n- 형 에피층(200)을 형성한 후, n- 형 에피층(200) 위에 에피택셜 성장으로 저농도 n- 형 에피층(250)을 형성한다. 한편, 도 1에 도시한 바와 같이, 저농도 n- 형 에피층(250)은 생략할 수도 있다.
도 4를 참고하면, 저농도 n- 형 에피층(250) 위에 n+ 형 영역(500)을 형성한다. n+ 형 영역(500)은 저농도 n- 형 에피층(250) 위에 n+ 이온을 주입하여 형성하거나, 저농도 n- 형 에피층(250) 위에 에피택셜 성장으로 형성할 수 있다.
도 5를 참고하면, n+ 형 영역(500) 및 저농도 n- 형 에피층(250)을 식각하여 제1 트렌치(610) 및 제2 트렌치(620)를 형성한다. 이 때, 제1 트렌치(610) 및 제2 트렌치(620)는 동시에 형성된다.
도 6을 참고하면, 제1 트렌치(610)의 측면과 코너에 p 이온을 주입하여 p형 영역(300)을 형성한 후, 제1 트렌치(610)의 측면과 코너에 p+ 이온을 주입하여 p+ 형 영역(400)을 형성한다. 이에, p형 영역(300) 및 p+ 형 영역(400)은 제1 트렌치(610)의 측면 및 코너를 감싸도록 형성된다. 또한, p+ 형 영역(400)은 p형 영역(300)과 제1 트렌치(610) 사이에 형성된다. 여기서, p 이온 및 p+ 이온은 틸트(tilt) 이온 주입 방법으로 주입한다. 틸트 이온 주입 방법은 수평면에 대해 이온 주입 각도가 직각보다 작은 각도를 가지는 이온 주입 방법이다.
도 7을 참고하면, 제2 트렌치(620)에 게이트 절연막(700)을 형성한 후, 게이트 절연막(700) 위에 게이트 전극(800)을 형성한 다음, 게이트 전극(800) 위에 산화막을 형성한다.
도 2를 참고하면, 산화막(710) 위, n+ 형 영역(500) 위 및 제1 트렌치(610)에 소스 전극(900)을 형성하고, n+ 형 탄화 규소 기판(100)의 제2면에 드레인 전극(950)을 형성한다.
한편, 본 실시예에 따른 반도체 소자의 제조 방법에서는 제1 트렌치(610) 및 제2 트렌치(620)를 동시에 형성한 후, p형 영역(300) 및 p+ 형 영역(400)을 형성하였지만, 이에 한정하지 않고, 제1 트렌치(610)를 먼저 형성한 후, p형 영역(300) 및 p+ 형 영역(400)을 형성한 다음, 제2 트렌치(620)를 형성할 수도 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+ 형 탄화 규소 기판 200: n- 형 에피층
250: 저농도 n- 형 에피층 300: p형 영역
400: p+ 형 영역 500: n+ 형 영역
610: 제1 트렌치 620: 제2 트렌치
700: 게이트 절연막 800: 게이트 전극
900: 소스 전극 950: 드레인 전극

Claims (13)

  1. MOSFET 영역과 다이오드 영역을 포함하는 반도체 소자에 있어서,
    n+ 형 탄화 규소 기판의 제1면에 위치하는 n- 형 에피층,
    상기 n- 형 에피층에 위치하며 서로 이격되어 있는 제1 트렌치 및 제2 트렌치,
    상기 제1 트렌치의 측면 및 코너를 감싸는 p형 영역,
    상기 p형 영역과 상기 제1 트렌치 및 상기 제2 트렌치 사이의 상기 n- 형 에피층 위에 위치하는 n+ 영역,
    상기 제2 트렌치 내에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 산화막,
    상기 산화막 위, 상기 n+ 영역 위 및 상기 제1 트렌치 내에 위치하는 소스 전극, 그리고
    상기 n+ 형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고,
    상기 소스 전극은 상기 제1 트렌치의 측면 및 하부면과 접촉하고,
    상기 다이오드 영역에서 상기 소스 전극은 상기 제1 트렌치의 하부면 아래에 위치하는 상기 n- 형 에피층과 접촉하는 반도체 소자.
  2. 제1항에서,
    상기 n- 형 에피층과 상기 n+ 형 영역 사이에 위치하는 저농도 n- 형 에피층을 더 포함하고,
    상기 저농도 n- 형 에피층의 도핑 농도는 상기 n- 형 에피층의 도핑 농도보다 작은 반도체 소자.
  3. 삭제
  4. 제2항에서,
    상기 저농도 n- 형 에피층은 상기 제2 트렌치 및 상기 p형 영역 사이에 위치하는 반도체 소자.
  5. 제4항에서,
    상기 p형 영역과 상기 제1 트렌치 사이에 위치하는 p+ 형 영역을 더 포함하는 반도체 소자.
  6. 제5항에서,
    상기 p+ 형 영역은 상기 제1 트렌치의 측면 및 코너는 감싸는 반도체 소자.
  7. 제1항에서,
    상기 소스 전극은 쇼트키 전극 및 상기 쇼트키 전극 위에 위치하는 오믹 전극을 포함하는 반도체 소자.
  8. 제7항에서,
    상기 쇼트키 전극은 상기 제1 트렌치의 하부에 위치하는 상기 n- 형 에피층과 접촉하는 반도체 소자.
  9. MOSFET 영역과 다이오드 영역을 포함하는 반도체 소자의 제조 방법에 있어서,
    n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층 및 상기 n- 형 에피층의 도핑 농도보다 도핑 농도가 작은 저농도 n- 형 에피층을 차례로 형성하는 단계,
    상기 저농도 n-형 에피층 위에 n+ 영역을 형성하는 단계,
    상기 n+ 영역 및 상기 저농도 n-형 에피층을 식각하여 서로 이격되어 있는 제1 트렌치 및 제2 트렌치를 형성하는 단계,
    상기 제1 트렌치의 측면 및 코너를 감싸도록 p형 영역을 형성하는 단계,
    상기 제2 트렌치 내에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 산화막을 형성하는 단계,
    상기 산화막 위, 상기 n+ 영역 위 및 상기 제1 트렌치에 소스 전극을 형성하는 단계, 그리고
    상기 n+ 형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고,
    상기 소스 전극은 상기 제1 트렌치의 측면 및 하부면과 접촉하고,
    상기 다이오드 영역에서 상기 소스 전극은 상기 제1 트렌치의 하부면 아래에 위치하는 상기 n- 형 에피층과 접촉되는 반도체 소자의 제조 방법.
  10. 삭제
  11. 제9항에서,
    상기 p형 영역을 형성하는 단계에서,
    p 이온은 틸트 이온 주입 방법으로 주입하는 반도체 소자의 제조 방법.
  12. 제11항에서,
    상기 p형 영역과 상기 제1 트렌치 사이에 p+ 형 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  13. 제12항에서,
    상기 p+ 형 영역을 형성하는 단계에서,
    p+ 이온은 틸트 이온 주입 방법으로 주입하는 반도체 소자의 제조 방법.
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