KR20210009005A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

일 실시예에 따른 반도체 소자는 기판; 상기 기판의 제1 면에 위치하는 n-형 층; 상기 n-형 층 위에 위치하는 p형 층; 상기 p형 층 위에 위치하고, 서로 인접하는 p+ 영역 및 n+ 영역; 상기 n-형 층 및 상기 p형 층에 형성된 제1 트렌치 및 제2 트렌치; 상기 제1 트렌치 내에 위치하는 게이트 전극; 및 상기 제2 트렌치 내에 위치하는 소스 절연막을 포함하고, 상기 소스 절연막은 이산화 규소를 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 트렌치(trench)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이에 따라 종래의 실리콘(Silicon)을 이용한 MOSFET(metal oxide semiconductor field effect transistor, 금속 산화막 반도체 전계 트랜지스터) 대신에 탄화 규소(SiC, 실리콘 카바이드)를 이용한 MOSFET에 대한 연구 및 개발이 많이 이루어지고 있다. 특히, 수직형 트렌치(trench) MOSFET에 대한 개발이 많이 이루어지고 있다.
수직형 트렌치(trench) MOSFET 중 트렌치 게이트 구조의 경우, 게이트 하단에 전계가 집중되고, 이에 따라 게이트 전극이 지속적인 응력(stress)을 받아 게이트 전극의 기능이 저하될 수 있다. 이에 따라 반도체 소자의 항복 전압이 저하되는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 소자의 항복 전압을 향상시키기 위한 것이다.
일 실시예에 따른 반도체 소자는 기판; 상기 기판의 제1 면에 위치하는 n-형 층; 상기 n-형 층 위에 위치하는 p형 층; 상기 p형 층 위에 위치하고, 서로 인접하는 p+ 영역 및 n+ 영역; 상기 n-형 층 및 상기 p형 층에 형성된 제1 트렌치 및 제2 트렌치; 상기 제1 트렌치 내에 위치하는 게이트 전극; 및 상기 제2 트렌치 내에 위치하는 소스 절연막을 포함하고, 상기 소스 절연막은 이산화 규소를 포함한다.
상기 제1 트렌치는 상기 n-형 층, 상기 p형 층 및 상기 n+ 영역에 형성되고, 상기 제2 트렌치는 상기 n-형 층, 상기 p형 층 및 상기 p+ 영역에 형성될 수 있다.
상기 제2 트렌치의 하부면은 상기 p형 층의 하부면보다 아래에 위치할 수 있다.
상기 제2 트렌치의 하부면은 상기 제1 트렌치의 하부면과 같거나 아래에 위치할 수 있다.
상기 제1 트렌치 내부에 제1 게이트 절연막이 위치하고, 상기 제1 게이트 절연막 위에 상기 게이트 전극이 위치하고, 상기 게이트 전극 위에 상기 제1 게이트 절연막과 연결되는 제2 게이트 절연막이 위치할 수 있다.
상기 소스 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 크거나 같을 수 있다.
상기 제1 트렌치의 하부면 아래에 p 쉴드 영역을 포함할 수 있다.
일 실시예에 따른 반도체 소자의 제조 방법은 기판의 제1 면 위에 n-형 층 및 p형 층을 차례로 형성하는 단계; 상기 p형 층 상에 서로 다른 이온을 주입하여 p+ 영역 및 n+ 영역을 형성하는 단계; 상기 n-형 층, 상기 p형 층 및 상기 n+ 영역을 식각하여 제1 트렌치를 형성하는 단계; 상기 n-형 층, 상기 p형 층 및 상기 p+ 영역을 식각하여 제2 트렌치를 형성하는 단계; 상기 제2 트렌치의 내부에 소스 절연막을 형성하는 단계; 상기 제1 트렌치의 내부에 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막 위에 게이트 전극을 형성하는 단계; 상기 게이트 전극 위에 상기 제1 게이트 절연막과 연결되는 제2 게이트 절연막을 형성하는 단계; 상기 p+ 영역, 상기 n+ 영역, 상기 소스 절연막 및 상기 제2 게이트 절연막 위에 소스 전극을 형성하는 단계; 및 상기 기판의 제2 면에 드레인 전극을 형성하는 단계를 포함하고, 상기 소스 절연막은 이산화 규소를 포함한다.
상기 제2 트렌치의 하부면은 상기 p형 층의 하부면보다 아래에 위치하도록 형성할 수 있다.
상기 제2 트렌치의 하부면은 상기 제1 트렌치의 하부면과 같거나 아래에 위치하도록 형성할 수 있다.
상기 소스 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 크거나 같게 형성할 수 있다.
상기 제1 트렌치를 형성하는 단계 이후에, 상기 제1 트렌치의 하부면 아래에 p형 이온을 주입하여 p 쉴드 영역을 형성하는 단계를 포함할 수 있다.
상기 제2 트렌치를 형성하는 단계 이후, 그리고 상기 소스 절연막을 형성하는 단계 이전에, 상기 제1 트렌치의 내부, 그리고 상기 p+ 영역 및 상기 n+ 영역 위에 감광성 도전층을 형성하는 단계를 더 포함할 수 있다.
상기 소스 절연막을 형성하는 단계 이후에, 상기 소스 절연막 및 상기 감광성 도전층 위에 무기막을 형성하는 단계를 더 포함할 수 있다.
상기 무기막을 형성하는 단계 이후, 그리고 상기 제1 게이트 절연막 및 상기 게이트 전극을 형성하는 단계 이전에, 상기 감광성 도전층 및 상기 무기막의 상기 감광성 도전층 위에 위치하는 부분을 제거하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 트렌치 게이트 MOSFET(UMOSFET)에서 소스 트렌치를 더 포함하고, 소스 트렌치는 이산화규소를 포함함으로써, 반도체 소자의 항복 전압을 향상시키고, 이에 따라 반도체 소자의 성능과 효율성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 일 실시예에 따른 반도체 소자의 일 방향으로의 위치에 따른 전계를 나타낸 그래프이다.
도 3은 일 실시예에 따른 반도체 소자가 오프 상태일 때의 전계 분포의 시뮬레이션 결과를 나타낸 도면이다.
도 4 내지 도 14는 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타내는 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 다른 층이 개재될 수도 있다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 일 실시예에 따른 반도체 소자의 단면도이고, 도 2는 일 실시예에 따른 반도체 소자의 일 방향으로의 위치에 따른 전계를 나타낸 그래프이며, 도 3은 일 실시예에 따른 반도체 소자가 오프 상태일 때의 전계 분포의 시뮬레이션 결과를 나타낸 도면이다.
도 1을 참고하면, 일 실시예에 따른 반도체 소자는 기판(100), 기판(100)의 제1 면에 위치하는 n-형 층(200), n-형 층(200) 위에 위치하는 p형 층(300) 및 p형 층(300) 위에 위치하는 p+ 영역(310) 및 n+ 영역(400)을 포함한다. p+ 영역(310) 및 n+ 영역(400)은 p형 층(300) 위에서 서로 인접할 수 있다.
기판(100)은 n+ 탄화 규소(SiC) 기판일 수 있다.
n-형 층(200), p형 층(300) 및 n+ 영역(400)에는 제1 트렌치(430)가 형성되어 있다. 제1 트렌치(430)는 후술하는 게이트 전극(600)이 위치하는 게이트 트렌치일 수 있다. 제1 트렌치(430)는 깊이 방향인 제2 방향(D2)으로 p형 층(300) 및 n+ 영역(400)을 관통하고, 제1 트렌치(430)의 하부면은 n-형 층(200)에 위치할 수 있다.
제1 트렌치(430)의 하부면의 아래에는 p 쉴드 영역(320)이 위치할 수 있다. p 쉴드 영역(320)은 제1 트렌치(430)의 코너부(A)를 감싸고 있으므로, 제1 트렌치(430)에 전계가 집증되는 것을 완화시킬 수 있다. 이에 따라, 반도체 소자의 항복 전압이 증가하고, 누설 전류가 감소할 수 있다.
n-형 층(200), p형 층(300) 및 p+ 영역(310)에는 제2 트렌치(450)가 형성되어 있다. 제2 트렌치(450)는 후술하는 소스 전극(700)이 위치하는 소스 트렌치일 수 있다. 제2 트렌치(450)는 깊이 방향인 제2 방향(D2)으로 p형 층(300) 및 p+ 영역(310)을 관통하고, 제2 트렌치(450)의 하부면은 n-형 층(200)에 위치할 수 있다.
이때, p+ 영역(310) 및 n+ 영역(400)의 상부면을 기준점(P0)이라 한다. 상기 기준점(P0)으로부터 제2 트렌치(450)의 하부면까지의 거리를 제1 거리(d1)라 하고, 상기 기준점(P0)으로부터 p형 층(300)의 하부면까지의 거리를 제2 거리(d2)라 한다. 상기 제1 거리(d1) 및 제2 거리(d2)는 제2 방향(D2)으로의 거리이다. 제1 거리(d1)는 제2 거리(d2)보다 크다. 즉, 일 실시예에 따른 반도체 소자에서, 일 기준점으로부터 제2 트렌치(450)가 p형 층(300)보다 깊이 위치한다. 다시 말해, 제2 트렌치(450)의 하부면은 p형 층(300)의 하부면보다 아래에 위치한다.
상기 기준점(P0)으로부터 제1 트렌치(430)의 하부면까지의 거리를 제3 거리(d3)라 한다. 제3 거리(d3)는 제2 방향(D2)으로의 거리이다. 제1 거리(d1)는 제3 거리(d3)보다 크거나 같다. 즉, 일 실시예에 따른 반도체 소자에서, 일 기준점으로부터 제2 트렌치(450)의 하부면은 제1 트렌치(430)의 하부면과 같거나 아래에 위치할 수 있다.
이와 같이, 일 실시예에 따른 반도체 소자는 제1 트렌치(430) 및 제2 트렌치(450)를 포함하는 더블 트렌치 구조일 수 있다. 일 실시예에 따른 반도체 소자는 소스 트렌치인 제2 트렌치(450)를 포함함으로써, 제1 트렌치(430)의 코너부(A)에 집중되는 전계를 제2 트렌치(450)로 분산시키고, 이에 따라 반도체 소자의 항복 전압을 향상시킬 수 있다.
제2 트렌치(450) 내에 소스 절연막(500)이 위치한다. 소스 절연막(500)은 탄화 규소(SiC)보다 한계 전계가 높은 이산화 규소(SiO-2)를 포함할 수 있다. 이와 같이, 제2 트랜치 내에 한계 전계가 높은 이산화 규소(SiO-2)를 배치함으로써, 제1 트렌치(430)의 코너부(A)에 집중되는 전계를 제2 트렌치(450)로 더 분산시킬 수 있다. 이에 따라, 일 실시예에 따른 반도체 소자의 항복 전압을 더 향상시킬 수 있다.
제1 트렌치(430) 내에 제1 게이트 절연막(510)이 위치한다. 제1 게이트 절연막(510) 위에 게이트 전극(600)이 위치한다. 게이트 전극(600)은 제1 트렌치(430)를 채우도록 위치할 수 있다. 게이트 전극(600) 위에 제2 게이트 절연막(520)이 위치할 수 있다. 제2 게이트 절연막(520)은 게이트 전극(600)의 측면의 적어도 일부를 덮을 수 있다. 제1 게이트 절연막(510) 및 제2 게이트 절연막(520)은 서로 연결될 수 있다.
제1 게이트 절연막(510) 및 제2 게이트 절연막(520)은 일체로 형성되어 게이트 전극(600)을 둘러싸는 게이트 절연막(530)을 이룰 수 있다. 다시 말해, 게이트 절연막(530)은 제1 게이트 절연막(510) 및 제2 게이트 절연막(520)을 포함할 수 있다.
소스 절연막(500), p+ 영역(310), n+ 영역(400) 및 제2 게이트 절연막(520) 위에 소스 전극(700)이 위치한다. 소스 전극(700)은 n+ 영역(400) 및 p+ 영역(310) 각각과 접촉하여 쇼트키(Schottky) 접합 및 오믹(Ohmic) 접합을 형성할 수 있다.
기판(100)의 제2 면에 드레인 전극(800)이 위치한다. 드레인 전극(800)은 오믹(Ohmic) 접합을 형성할 수 있다.
소스 절연막(500)은 제1 두께(w1)를 가지며, 게이트 절연막(530) 중 제1 게이트 절연막(510)은 제2 두께(w2)를 가진다. 제1 두께(w1)는 제2 두께(w2)와 같거나 제2 두께(w2)보다 클 수 있다. 즉, 소스 절연막(500)의 두께는 제1 게이트 절연막(510)의 두께보다 크거나 같을 수 있다.
도 2를 도 1과 함께 참고하면, 게이트 하단부(LP)에서 제1 방향(D1)으로의 셀 피치(cell pitch)에 따른 전계가 도시되어 있다. 셀 피치(cell pitch)란 단위 셀의 전체 폭을 의미할 수 있다. 게이트 하단부(LP)는 게이트 전극(600)의 아래에 위치하는 부분으로, 제1 트렌치(430)의 하부면일 수 있다. 도 2에는 비교예 1, 비교예 2 및 실시예 각각의 전계가 도시되어 있다. 이하, 비교예 1은 제1 트렌치(430)만을 포함하는 반도체 소자이고, 비교예 2는 제1 트렌치(430) 및 제2 트렌치(450)를 포함하되, 제2 트렌치(450) 내에 소스 절연막(500)이 위치하지 않고, 제2 트렌치(450) 아래에서 제2 트렌치(450)를 감싸는 p형 층(300)이 위치하는 반도체 소자이다. 실시예는 도 1에 관한 설명에서 상술한 반도체 소자이다.
일 실시예에 따른 반도체 소자는, 셀 피치(cell pitch)에 따른 전 영역에서 전계가 0 이상 약 700 ㎸/㎝ 이하일 수 있고, 일 예로 0 이상 약 630 ㎸/㎝ 이하일 수 있다. 이와 대비하여, 비교예 1 및 비교예 2에 따른 반도체 소자는, 셀 피치(cell pitch)에 따른 전 영역에서 전계가 약 500 ㎸/㎝ 이상 약 2 ㎹/㎝ 이하일 수 있다.
전체 셀 피치(cell pitch) 구간 중 약 -3.5 ㎛ 내지 약 -2 ㎛인 구간은 도 1의 제1 트렌치(430)가 위치하는 영역에 대응할 수 있다. 셀 피치 구간 중 약 -3.5 ㎛ 내지 약 -2 ㎛인 구간에서, 실시예에 따른 반도체 소자는 비교예 1 및 비교예 2에 따른 반도체 소자에 비해 전계가 현저히 감소한 것을 확인할 수 있다. 나머지 구간에서도, 실시예의 전계는 약 500 ㎸/㎝ 이하로, 비교예 1 및 비교예 2의 전계인 약 500 ㎸/㎝ 이상보다 낮은 것을 확인할 수 있다. 즉, 실시예에 따른 반도체 소자의 전계는 전 구간에서 전체적으로 감소할 수 있다.
도 3을 도 1과 함께 참고하면, 일 실시예에 따른 반도체 소자가 오프 상태일 때 반도체 소자의 일부분에서의 전계 분포의 시뮬레이션 결과가 도시되어 있다. 일 실시예에 따른 반도체 소자는 제1 트렌치(430)의 코너부(A)에서 약 1 ㎹/㎝ 이하, 일 예로 약 0.7 ㎹/㎝의 전계를 가질 수 있다.
아래 [표 1]을 함께 참고하면, 제1 트렌치(430)의 코너부(A)에서 비교예 1 및 비교예 2 각각에 따른 반도체 소자는 약 1.9 ㎹/㎝, 약 1.4 ㎹/㎝의 전계를 가질 수 있다. 일 실시예에 따른 반도체 소자는 제1 트렌치(430)의 코너부(A)에서 비교예 1 및 비교예 2 각각에 비하여 약 63 % 이상, 약 50 % 이상의 비율로 전계가 감소할 수 있다.
비교예 1 비교예 2 실시예
전계(electric field)(㎹/㎝) 1.9 1.4 0.7
항복 전압(V) 1693 1813 1924
상기 [표 1]을 참고하면, 비교예 1, 비교예 2 및 실시예 각각에 따른 반도체 소자의 항복 전압이 나타나 있다. 항복 전압(breakdown voltage)이란 드레인 전극(800)에 인가하는 드레인 전압이 어느 이상이 되면, 드레인 전류가 급격히 증가하여 소자가 정상적으로 작동할 수 없게 되는 전압을 나타낸다. 일 실시예에 따른 반도체 소자는 항복 전압이 약 1924 V로, 비교예 1 및 비교예 2 각각에 따른 반도체 소자의 항복 전압인 약 1693 V, 약 1813 V에 비해 높은 것을 확인할 수 있다. 이는 비교예 1의 항복 전압과 대비하여 약 14 %, 비교예 2의 항복 전압과 대비하여 약 6 % 증가한 수치이다.
이와 같이, 일 실시예에 따른 반도체 소자는 제1 트렌치(430)(게이트 트렌치)의 코너부(A)에 인가되는 전계가 감소하고, 이에 따라 항복 전압이 향상되어 소자의 성능 및 신뢰성을 향상시킬 수 있다. 또한, 동일한 항복 전압을 가지는 반도체 소자에 있어서, 일 실시예에 따른 반도체 소자가 더 낮은 온 저항을 가질 수 있고, 이에 따라 소자의 성능 및 효율을 향상시킬 수 있다.
도 4 내지 도 14는 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타내는 단면도이다.
도 4를 참고하면, 기판(100)을 준비하고, 기판(100)의 제1 면(상면)에 제1 에피택셜 성장으로 n-형 층(200)을 형성한다. 기판(100)은 n+ 형 탄화 규소(SiC)를 포함할 수 있다.
도 5를 참고하면, n-형 층(200) 위에 p형 층(300)을 형성한다. p형 층(300)은 n-형 층(200)에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다.
도 6을 참고하면, p형 층(300) 위에 p+ 영역(310)을 형성한다. p+ 영역(310)은 p형 층(300)에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다. 이때, p+ 영역(310)의 이온 도핑 농도는 p형 층(300)의 이온 도핑 농도보다 높다. p+ 영역(310)은 p형 층(300) 위의 양 측에 서로 이격되어 위치할 수 있다.
도 7을 참고하면, p형 층(300) 위에 n+ 영역(400)을 형성한다. n+ 영역(400)은 p형 층(300)에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 형성할 수 있다. n+ 영역(400)은 p+ 영역(310)과 인접할 수 있고, 서로 이격된 두 p+ 영역(310) 사이에 위치할 수 있다.
도 8을 참고하면, n-형 층(200), p형 층(300) 및 n+ 영역(400)을 식각하여 제1 트렌치(430)를 형성한다. 제1 트렌치(430)는 p형 층(300) 및 n+ 영역(400)을 관통하고, n-형 층(200)의 일부를 식각하여 형성될 수 있다. 이에 따라, 제1 트렌치(430)의 하부면은 n-형 층(200)에 위치할 수 있다.
도 9를 참고하면, 제1 트렌치(430)의 하부면 아래에 p 쉴드 영역(320)을 형성한다. p 쉴드 영역(320)은 절연 물질층 패턴을 마스크로 하여 제1 트렌치(430)의 하부면 및 코너부(A)의 일부에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다.
도 10을 참고하면, n-형 층(200), p형 층(300) 및 p+ 영역(310)을 식각하여 제2 트렌치(450)를 형성한다. 제2 트렌치(450)는 p형 층(300) 및 p+ 영역(310)을 관통하고, n-형 층(200)의 일부를 식각하여 형성될 수 있다. 이에 따라, 제2 트렌치(450)의 하부면은 n-형 층(200)에 위치할 수 있다. 제2 트렌치(450)는 제1 트렌치(430)의 양측에 이격되어 위치할 수 있다.
이때, p+ 영역(310) 및 n+ 영역(400)의 상부면을 기준점(P0)이라 한다. 상술한 바와 같이, 상기 기준점(P0)으로부터 제2 트렌치(450)의 하부면까지의 거리를 제1 거리(d1)라 하고, 상기 기준점(P0)으로부터 p형 층(300)의 하부면까지의 거리를 제2 거리(d2)라 한다. 제1 거리(d1)는 제2 거리(d2)보다 크다. 즉, 일 실시예에 따른 반도체 소자에서, 일 기준점으로부터 제2 트렌치(450)가 p형 층(300)보다 깊이 위치한다.
상기 기준점(P0)으로부터 제1 트렌치(430)의 하부면까지의 거리를 제3 거리(d3)라 한다. 제1 거리(d1)는 제3 거리(d3)보다 크거나 같다. 즉, 일 실시예에 따른 반도체 소자에서, 일 기준점으로부터 제2 트렌치(450)의 하부면은 제1 트렌치(430)의 하부면과 같거나 아래에 위치할 수 있다.
이와 같이, 일 실시예에 따른 반도체 소자는 제1 트렌치(430) 및 제2 트렌치(450)를 포함하는 더블 트렌치 구조의 MOSFET으로서, 제1 트렌치(430)의 코너부(A)에 집중되는 전계를 제2 트렌치(450)로 분산시킴으로써 항복 전압을 향상시킬 수 있다.
도 11을 참고하면, 제1 트렌치(430) 내에, 그리고 p+ 영역(310) 및 n+ 영역(400) 위에 감광성 도전층(photoresist)(550)을 형성한다.
이후, 제2 트렌치(450) 내에 소스 절연막(500)을 형성한다. 소스 절연막(500)은 탄화 규소(SiC)보다 한계 전계가 높은 이산화 규소(SiO2)를 포함한다. 이와 같이, 일 실시예에 따른 반도체 소자는 제2 트렌치(450) 내에 이산화 규소(SiO2)를 포함함으로써, 제1 트렌치(430)의 코너부(A)에 쏠리는 전계를 보다 많이 제2 트렌치(450)로 분산시킬 수 있다. 이때, 소스 절연막(500)은 제1 두께(w1)를 가진다.
이후, 감광성 도전층(550) 및 소스 절연막(500) 위에 무기막(570)을 형성한다. 무기막(570)은 질화규소, 일 예로 Si2N3를 포함할 수 있다.
도 12를 참고하면, 감광성 도전층(550), 그리고 무기막(570) 중 감광성 도전층(550) 위에 형성된 부분을 제거한다. 상기 제거하는 단계를 거치면, 무기막(570)은 소스 절연막(500) 위에 위치하는 부분만 남을 수 있다.
도 13을 참고하면, 제1 트렌치(430) 내에 제1 게이트 절연막(510)을 형성하고, 제1 게이트 절연막(510) 위에 게이트 전극(600)을 형성한다. 게이트 전극(600)은 다결정 실리콘(poly-crystalline silicon) 또는 금속을 포함할 수 있다. 게이트 전극(600)은 제1 트렌치(430) 내부를 채우도록 형성할 수 있다.
이때, 제1 게이트 절연막(510)은 제2 두께(w2)를 가진다. 도 11에서 상술한 바와 같이, 소스 절연막(500)은 제1 두께(w1)를 가진다. 제1 두께(w1)는 제2 두께(w2)보다 크거나 같을 수 있다.
도 14를 참고하면, n+ 영역(400) 및 게이트 전극(600) 위에 제2 게이트 절연막(520)을 형성한다. 제2 게이트 절연막(520)은 게이트 전극(600) 상부 및 측면의 일부분에서 게이트 전극(600)을 덮을 수 있다. 제2 게이트 절연막(520)은 게이트 전극(600)과 후술하는 소스 전극(700)을 전기적으로 절연시킬 수 있다. 제2 게이트 절연막(520)은 제1 게이트 절연막(510)과 연결될 수 있다. 즉, 제1 게이트 절연막(510)과 제2 게이트 절연막(520)은 일체로 형성되어 게이트 전극(600)을 둘러싸도록 형성될 수 있다. 제1 게이트 절연막(510)과 제2 게이트 절연막(520)은 게이트 절연막(530)을 이룰 수 있다.
그리고, 소스 절연막(500) 위에 남아있던 무기막(570)을 제거한다.
다시 도 1을 참고하면, 소스 절연막(500), p+ 영역(310), n+ 영역(400) 및 제2 게이트 절연막(520) 위에 소스 전극(700)을 형성하고, 기판(100)의 제2 면에 드레인 전극(800)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판 200: n-형 층
300: p형 층 310: p+ 영역
320: p 쉴드 영역 400: n+ 영역
430: 제1 트렌치 450: 제2 트렌치
500: 소스 절연막 510: 제1 게이트 절연막
520: 제2 게이트 절연막 530: 게이트 절연막
550: 감광성 도전층 570: 무기막
600: 게이트 전극 700: 소스 전극
800: 드레인 전극 P0, P1: 기준점
d1: 제1 거리 d2: 제2 거리
w1: 제1 두께 w2: 제2 두께
A: 코너부 LP: 게이트 하단부

Claims (15)

  1. 기판;
    상기 기판의 제1 면에 위치하는 n-형 층;
    상기 n-형 층 위에 위치하는 p형 층;
    상기 p형 층 위에 위치하고, 서로 인접하는 p+ 영역 및 n+ 영역;
    상기 n-형 층 및 상기 p형 층에 형성된 제1 트렌치 및 제2 트렌치;
    상기 제1 트렌치 내에 위치하는 게이트 전극; 및
    상기 제2 트렌치 내에 위치하는 소스 절연막을 포함하고,
    상기 소스 절연막은 이산화 규소를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 트렌치는 상기 n-형 층, 상기 p형 층 및 상기 n+ 영역에 형성되고,
    상기 제2 트렌치는 상기 n-형 층, 상기 p형 층 및 상기 p+ 영역에 형성되는반도체 소자.
  3. 제1 항에 있어서,
    상기 제2 트렌치의 하부면은 상기 p형 층의 하부면보다 아래에 위치하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 제2 트렌치의 하부면은 상기 제1 트렌치의 하부면과 같거나 아래에 위치하는 반도체 소자.
  5. 제2 항에 있어서,
    상기 제1 트렌치 내부에 제1 게이트 절연막이 위치하고,
    상기 제1 게이트 절연막 위에 상기 게이트 전극이 위치하고,
    상기 게이트 전극 위에 상기 제1 게이트 절연막과 연결되는 제2 게이트 절연막이 위치하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 소스 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 크거나 같은 반도체 소자.
  7. 제2 항에 있어서,
    상기 제1 트렌치의 하부면 아래에 p 쉴드 영역을 포함하는 반도체 소자.
  8. 기판의 제1 면 위에 n-형 층 및 p형 층을 차례로 형성하는 단계;
    상기 p형 층 상에 서로 다른 이온을 주입하여 p+ 영역 및 n+ 영역을 형성하는 단계;
    상기 n-형 층, 상기 p형 층 및 상기 n+ 영역을 식각하여 제1 트렌치를 형성하는 단계;
    상기 n-형 층, 상기 p형 층 및 상기 p+ 영역을 식각하여 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치의 내부에 소스 절연막을 형성하는 단계;
    상기 제1 트렌치의 내부에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 상기 제1 게이트 절연막과 연결되는 제2 게이트 절연막을 형성하는 단계;
    상기 p+ 영역, 상기 n+ 영역, 상기 소스 절연막 및 상기 제2 게이트 절연막 위에 소스 전극을 형성하는 단계; 및
    상기 기판의 제2 면에 드레인 전극을 형성하는 단계를 포함하고,
    상기 소스 절연막은 이산화 규소를 포함하는 반도체 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 제2 트렌치의 하부면은 상기 p형 층의 하부면보다 아래에 위치하도록 형성하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 트렌치의 하부면은 상기 제1 트렌치의 하부면과 같거나 아래에 위치하도록 형성하는 반도체 소자의 제조 방법.
  11. 제8 항에 있어서,
    상기 소스 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 크거나 같게 형성하는 반도체 소자의 제조 방법.
  12. 제8 항에 있어서,
    상기 제1 트렌치를 형성하는 단계 이후에,
    상기 제1 트렌치의 하부면 아래에 p형 이온을 주입하여 p 쉴드 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 제8 항에 있어서,
    상기 제2 트렌치를 형성하는 단계 이후, 그리고 상기 소스 절연막을 형성하는 단계 이전에,
    상기 제1 트렌치의 내부, 그리고 상기 p+ 영역 및 상기 n+ 영역 위에 감광성 도전층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 소스 절연막을 형성하는 단계 이후에,
    상기 소스 절연막 및 상기 감광성 도전층 위에 무기막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 무기막을 형성하는 단계 이후, 그리고 상기 제1 게이트 절연막 및 상기 게이트 전극을 형성하는 단계 이전에,
    상기 감광성 도전층 및 상기 무기막의 상기 감광성 도전층 위에 위치하는 부분을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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KR20230102543A (ko) * 2021-12-30 2023-07-07 (주)쎄미하우 이중 트렌치 메시 구조를 포함하는 반도체

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