KR20230015774A - Mosfet 소자 및 그 제조 방법 - Google Patents

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김광수
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서강대학교산학협력단
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Abstract

본 발명의 일 실시예에 따른 MOSFET 소자는 반도체 기판 상에 구비된 드리프트층과, 상기 드리프트층 상단에 구비된 트렌치 형태의 게이트 패턴과, 상기 게이트 패턴 상단 양측에 구비된 베이스 영역 및 소스 영역과, 상기 게이트 패턴 양측의 상기 베이스 영역의 하부로부터 일정 거리 이격되어 구비된 쉴딩 패턴과, 상기 베이스 영역, 소스 영역 및 쉴딩 패턴 일측의 상기 드리프트층 내에 구비된 소스 트렌치과, 상기 소스 트렌치 내벽에 구비된 일정 두께의 도전형 필라를 포함하는 것을 특징으로 한다.

Description

MOSFET 소자 및 그 제조 방법{MOSFET DEVICE AND METHOD THEREOF}
본 발명은 MOSFET 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 소스 트렌치의 하부면과 측벽에 도전형 필라가 구비되고, 게이트 하단부의 양측에 쉴딩 패턴이 구비된 Deep Source Trench MOSFET(DST-MOSFET) 구조의 MOSFET 소자 및 그 제조 방법에 관한 것이다.
전력 변환 장치로 사용되는 DC-DC 컨버터나 DC-AC 인버터의 효율을 높이기 위해서는 전력 반도체 소자인 파워 MOSFET의 정적(Static) 특성과 동적(Dynamic) 특성을 개선시켜야한다. ST-MOSFET은 기존의 Trench UMOSFET과 DT-MOSFET에 비해 정적 및 동적 특성이 개선되었지만, 전력회로의 효율을 높이기 위해서는 더 개선된 소자 구조가 필요하다.
개선된 소자의 정적 특성은 동일한 drift 두께와 농도를 가질 때, Off-state에서 항복 전압이 높고, On-state에서 온 저항이 낮아야 한다. Drift 영역의 농도에 의해 항복 전압과 온 저항은 trade-off 관계를 가지기 때문에, 통상적으로 최적화된 각 구조의 FOM (Figure of merit, BV2/Ron,sp, 항복전압의 제곱을 온 저항으로 나눈 값)을 비교한다. 이 경우 더 높은 FOM을 가진 소자가 우수한 정적 특성을 가지는 것이다. 개선된 소자의 동적 특성은 더 작은 기생 캐패시턴스와 스위칭 에너지 손실 및 스위칭 속도가 빨라야 한다. 즉, 전력 변환 장치의 효율을 높이기 위해 종래의 소자보다 정적 및 동적 특성이 개선된 소자 구조에 대한 요구가 커지고 있다. 또한 ST-MOSFET은 off-state에서 높은 드레인(drain) 전압이 가해질 때, 소스(source)영역의 산화막(oxide)에 높은 전계가 가해진다. 이 경우 산화막의 신뢰성이 문제가 될 수 있다. 이에 따라 정적 특성 및 동적 특성이 개선된 소자 구조가 계속해서 연구되고 있다.
한국등록특허 제10-1386132호는 트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법에 관한 것으로, 트렌치 게이트 구조를 갖는 SiC MOSFET의 제조방법에 있어서, 트렌치 식각을 위한 트렌치 식각 마스크를 형성하고, SiC 기판에 트렌치를 식각하는 제 1단계와; 상기 트렌치 식각 마스크를 활용하고, 트렌치 하부 방향에 SiC 기판에 수직인 방향으로 바나듐을 이온주입하는 제 2단계와; 상기 트렌치 식각마스크를 활용하고, SiC 기판의 수직방향에서 α°각도만큼 기울어지게 트렌치 측벽에 질소를 이온주입하는 제 3단계; 및, 게이트 절연막을 형성하고, 트렌치에 전도성 물질을 채워넣어 트렌치 게이트 구조를 형성시키는 제 4단계;를 포 함하여 구성된다.
한국 공개특허 제10-2021-0009005호는 반도체 소자 및 그 제조 방법에 관한 것으로, 기판; 상기 기판의 제1 면에 위치하는 n-형 층; 상기 n-형 층 위에 위치하는 p형 층; 상기 p형 층 위에 위치하고, 서로 인접하는 p+ 영역 및 n+ 영역; 상기 n-형 층 및 상기 p형 층에 형성된 제1 트렌치 및 제2 트렌치; 상기 제1 트렌치 내에 위치하는 게이트 전극; 및 상기 제2 트렌치 내에 위치하는 소스 절연막을 포함하고, 상기 소스 절연막은 이산화 규소를 포함한다.
한국등록특허 제10-1386132호(2014.04.10) 한국 공개특허 제10-2021-0009005호(2021.01.26)
본 발명의 일 실시예는 소스 트렌치의 하부면 및 측벽에 일정 두께의 P- 필라를 형성함에 따라 P-필라와 N-드리프트층 간의 슈퍼 정션(Super juction)이 형성되고, 이로 인해 소자의 정적 특성을 향상시키는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예는 게이트 양측의 소스 트렌치와 접촉하는 쉴딩 패턴을 형성함에 따라 게이트와 소스 사이의 기생 캐패시턴스가 감소되고, 이에 따라 소자의 입력 캐패시턴스가 감소된다. 동시에 게이트 드레인 캐패시턴스도 감소하므로, 소자의 스위칭 속도가 증가하고, 스위칭 에너지 손실이 감소되는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 MOSFET 소자는 반도체 기판 상에 구비된 드리프트층과, 상기 드리프트층 상단에 구비된 트렌치 형태의 게이트 패턴과, 상기 게이트 패턴 상단 양측에 구비된 베이스 영역 및 소스 영역과, 상기 게이트 패턴 양측의 상기 베이스 영역의 하부로부터 일정 거리 이격되어 구비된 쉴딩 패턴과, 상기 베이스 영역, 소스 영역 및 쉴딩 패턴 일측의 상기 드리프트층 내에 구비된 소스 트렌치과, 상기 소스 트렌치 내벽에 구비된 일정 두께의 도전형 필라를 포함하는 것을 특징으로 한다.
상기 게이트 패턴은 N형 폴리실리콘층을 포함하며, 상기 게이트 패턴의 양측면 및 하부면에 게이트 산화막을 더 포함한다.
상기 쉴딩 패턴은 상기 게이트 패턴 하부의 특정 영역에서 분리되어 상기 게이트 패턴 양측 하부에 구비되며, 상기 게이트 패턴의 측벽으로부터 연장된 연장선과 상기 쉴딩 패턴 일측면은 일정 거리 이격되어 구비된다.
상기 소스 트렌치는 상기 쉴딩 패턴 하부로부터 일정 깊이 더 식각된 형태로 형성되며, 상기 소스 트렌치는 산화막으로 매립된다.
상기 도전형 필라는 P형의 도전형으로 상기 소스 트렌치 내벽에서 상기 베이스 영역 하단까지 연장되어 구비되며, 상기 필라 상부의 상기 베이스 영역 및 소스 영역 측벽에 상기 도전형 필라보다 높은 농도의 P형 영역을 더 포함한다.
상기 반도체 기판은 하부에 드레인 메탈 라인을 더 포함하고, 상기 소스 영역을 포함하는 전체 상부에 상기 소스 영역과 접촉하는 소스 메탈 라인을 더 포함한다.
본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법은 반도체 기판 상부에 제1 드리프트층을 형성하는 단계와, 상기 제1 드리프트층에 이온 임플란트 공정을 진행하여 분리된 쉴딩 패턴을 형성하는 단계와, 상기 쉴딩 패턴 및 상기 제1 드리프트층 상부에 제2 드리프트층을 형성하는 단계와, 상기 제2 드리프트층 상단에 베이스 영역을 형성하고, 상기 베이스 영역 상단에 소스 영역을 형성하는 단계와, 소스 트렌치 예정 영역의 제2 드리프트층 및 제1 드리프트층을 식각하여 소스 트렌치를 형성하는 단계와, 상기 소스 트렌치 내벽에 일정 두께의 도전형 필라를 형성하는 단계와, 상기 소스 영역, 베이스 영역 및 제2 드리프트층을 식각하여 게이트 트렌치를 형성하는 단계와, 상기 게이트 트렌치 내에 도전물질을 매립하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 소스 트렌치를 형성하는 단계 이후, 상기 도전형 필라가 형성된 상기 소스 트렌치에 산화막을 매립하는 단계를 더 포함한다.
쉴딩 패턴을 형성하는 단계는 상기 제1 드리프트층 상부에 쉴딩 패턴 예정 영역을 오픈하는 마스크 패턴을 형성하고, 상기 제1 드리프트층 내에 P형 도전형 이온 임플란트 공정을 진행한다.
상기 베이스 영역 및 소스 영역의 양측에 P형 도전 영역을 형성하는 단계를 더 포함하고, 상기 소스 트렌치 형성 시 상기 P형 도전 영역의 일부가 남겨지도록 식각하는 것을 특징으로 한다.
상기 게이트 패턴 상부에 게이트 메탈 라인을 형성하는 단계와, 상기 게이트 메탈 라인을 포함하는 기판 전체에 소스 메탈 라인을 형성하고, 상기 반도체 기판 하부에 드레인 메탈 라인을 형성하는 단계를 더 포함한다.
상기 도전형 필라를 형성하는 단계는 상기 소스 트렌치 하단부에 수직 이온 임플란트를 통해 P형 도핑층을 형성하는 단계와,
상기 소스 트렌치 측벽에 틸트 이온 임플란트를 통해 P형 도핑층을 형성하는 단계를 더 포함한다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 소스 트렌치의 하부면 및 측벽에 일정 두께의 P-필라를 형성함에 따라 P-필라와 N-드리프트층 간의 슈퍼 정션(Super juction)이 형성되고, 이로 인해 소자의 정적 특성이 개선되는 효과가 있다.
본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 게이트 양측의 소스 트렌치와 접촉하는 쉴딩 패턴을 형성함에 따라 게이트와 소스 사이의 기생 캐패시턴스 및 소자의 입력 캐패시턴스가 감소되며, 동시에 게이트 드레인 기생 캐패시턴스가 감소되므로, 소자의 스위칭 속도를 증가시키고 스위칭 에너지 손실을 감소시키는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 MOSFET 소자의 항복 전압 특성을 나타낸 그래프이다.
도 4는 본 발명의 일 실시예에 따른 MOSFET 소자의 전계 분포를 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 MOSFET 소자의 on-state 특성을 보여주는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 MOSFET 소자의 기생 캐패시턴스 특성을 나타낸 그래프이다.
도 7은 MOSFET 소자의 스위칭 특성을 시뮬레이션하기 위한 회로 구성을 도시한 것이며, 도 8 내지 도 10은 스위칭 시 두 소자를 특성을 비교한 그래프를 도시한 것이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 발명은 컴퓨터가 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있고, 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상부에 드리프트층(105)이 구비된다. 반도체 기판(100)은 제1 도전형을 가지며, 바람직하게는 N타입으로 형성될 수 있다. 드리프트층(105)은 반도체 기판(100)과 동일한 제1 도전형을 가지며, 바람직하게는 N타입으로 형성될 수 있다. 드리프트층(105)은 반도체 기판(100)에 비해여 낮은 도핑 농도를 갖는다. 드리프트층(105)은 반도체 소자의 항복 전압을 결정짓는 역할을 한다.
드리프트층(105) 상단에 일정 깊이의 게이트 트렌치가 구비되고, 게이트 트렌치 내에 일정 두께의 게이트 산화막(110)이 구비되고, 게이트 트렌치에 도전물질이 매립되어 형성된 게이트(115)가 구비된다. 여기서, 게이트 트렌치에 매립된 도전물질은 제1 도전형 폴리실리콘층을 포함하며, 바람직하게는 N타입 폴리실리콘층으로 형성할 수 있다.
게이트(115) 상단 양측의 드리프트층(105) 내에 P- 베이스 영역(120) 및 N+ 소스 영역(125)이 구비된다. P- 베이스 영역(120)은 저농도 P형 도핑층으로, 채널이 수직하게 형성된다. N+ 소스 영역(125)은 드리프트층(105) 보다 높은 도핑 농도로 형성되며, 메탈 라인과 저항성 접촉(Ohmic Contact)을 형성한다.
P-베이스 영역(120) 및 N+ 소스 영역(125) 일측으로 소스 트렌치가 구비된다. 소스 트렌치는 기존의 ST-MOSFET 소자와 달리 딥 트렌치(Deep trench)로 형성되며 산화막(145)으로 매립되어 있다. 소스 트렌치 하부면 및 측벽에 일정 두께의 도전형 필라(130)가 구비되고, 도전형 필라(130)는 P형 이온 임플란트 공정으로 형성되며, 도전형 필라(130)는 소스 트렌치 측벽을 따라 P-베이스 영역(120) 하부의 드리프트층(105) 상부 높이까지 연장된 형태로 구비된다. P형 도전형 필라(130)는 N형 드리프트층(105)과 슈퍼 정션(Super Junction)을 형성한다. 슈퍼 정션은 2차원으로 전계가 분포되며, 반도체 기판(100)이 위치한 하부 방향으로 균등하게 전계분포를 형성한다. 이로 인해 동일한 두께의 드리프트층을 가지는 다른 구조에 비해 높은 항복 전압을 가짐에 따라 드리프트층의 도핑 농도를 증가시켜 낮은 온 저항 특성을 가질 수 있다.
그리고, 도전형 필라(130) 상부로 고동도 P형 도핑층인 P+ 영역(135)이 구비된다. P+ 영역(135)은 P- 베이스 영역(120) 및 N+ 소스 영역(125)의 측벽에 위치되며, 도전형 필라(130)보다 높은 농도로 도핑되어 형성된다. P+ 영역(135)은 메탈 라인과 저항성 접촉(Ohmic contact)을 형성하여 드레인 전압에 의한 리치 쓰로우(Reach through) 현상이 발생하는 것을 방지하는 역할을 한다.
그리고, 게이트(115) 하부의 특정 영역에서 분리되어 게이트(115) 양측 하부에 위치하는 쉴딩 패턴(140)이 구비된다. 쉴딩 패턴(140)의 일측면은 게이트(115)의 측벽에서 하부로 연장된 연장선에서 외측으로 일정 거리 이격되어 위치한다. 쉴딩 패턴(115)은 제2 도전형으로 형성되며, P형으로 형성하는 것이 바람직하다.
쉴딩 패턴(140)은 소스 트렌치 일측과 접촉하도록 형성되며, 게이트(115) 하부면보다 더 낮은 위치에 구비된다. 게이트(115) 양측으로 위치하는 쉴딩 패턴(140)은 게이트 P+ 쉴딩 영역을 대체하기 때문에 소스 영역과 연결하기 위한 콘택을 형성하기 위한 공정의 생략이 가능하고, 입력 캐패시턴스가 감소되는 효과를 얻을 수 있다. 또한, 쉴딩 패턴(140)은 게이트 산화막(110) 하단부에 높은 전계가 집중되는 것을 막아주며, 게이트(115) 하단부에 축적 영역 및 커런트 패스를 형성하여 온 저항이 감소된다. 또한, 게이트-드레인 간의 기생 캐패시턴스를 감소시키는 효과도 얻을 수 있다.
그리고, 게이트(115) 상부에 게이트 메탈 라인(150), 반도체 기판 하부에는 드레인 메탈 라인(155) 및 소스 영역 상부에는 소스 메탈 라인(160)이 구비된다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 2a를 참조하면, 반도체 기판(200) 상부에 드리프트층(205)을 형성한다. 반도체 기판(200)은 N타입인 제1 도전형 SiC 기판일 수 있으며, 일반적으로 SiC 기판은 4H-SiC를 사용한다. 제1 드리프트층(205)은 반도체 기판(200)으로부터 에피택셜 성장(Epitaxy Growth) 방법을 통해 형성된다. 제1 드리프트층(205)은 반도체 기판(200)과 동일한 제1 도전형을 가지며, 바람직하게는 N타입으로 형성될 수 있다. 제1 드리프트층(205)은 반도체 기판(200)에 비해여 낮은 도핑 농도로 형성되며, 기존의 N-드리프트층보다는 높은 도핑 농도로 형성하는 것이 바람직하다. 이러한 제1 드리프트층(205)은 반도체 소자의 항복 전압을 결정짓는 역할을 한다.
이후, 제1 드리프트층(205) 상부에 쉴딩 예정 영역을 오픈시키는 마스크 패턴(미도시)을 형성한다. 마스크 패턴(미도시)은 게이트 예정 영역 상부에 형성되며, 게이트 예정 영역을 보다 큰 선폭으로 형성하여 게이트 예정 영역이 노출되지 않도록 하는 것이 바람직하다. 이어서, 마스크 패턴(미도시)을 포함하는 전체 상부에 이온 임플란트 공정을 진행하여, 제1 드리프트층(205) 내에 쉴딩 패턴(210)을 형성한다. 쉴딩 패턴(210)은 제1 드리프트층(205)과 반대되는 제2 도전형으로 형성되며, P형으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 에피택셜 성장을 통해 쉴딩 패턴(210) 및 제1 드리프트층(205) 상부에 제2 드리프트층(215)를 형성한다.
도 2c를 참조하면, 제2 드리프트층(215) 상부에 이중 임플란트(double implantation) 공정을 진행하여 P- 베이스 영역(220)과 N+ 소스 영역(225)을 형성한다. 이중 임플란트 공정은 전체 상부에 일정 농도의 불순물을 도핑하여 진행할 수 있다. 여기에서, N형 불순물은 질소(nitrogen), 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중 적어도 어느 하나를 포함할 수 있고, P형 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나를 포함할 수 있다. N+ 소스 영역(225)은 하부의 제1 드리프트층(210) 및 제2 드리프트층(215)보다 높은 도핑 농도를 가진다.
P- 베이스 영역(220)과 N+ 소스 영역(225) 내의 소스 트렌치 예정 영역에 고농도 도핑층인 P+ 영역(230)을 형성한다. 이때, P+ 영역(230)은 소스 트렌치 예정 영역의 선폭보다 큰 선폭으로 형성하여 소스 트렌치 형성 시 일정 두께의 P+ 영역(230)이 남겨질 수 있도록 한다.
도 2d를 참조하면, N+ 소스 영역(225)과 P+ 영역(230) 상부에 소스 트렌치 영역을 오픈하는 산화막 패턴(240)을 형성한다. 산화막 패턴(240)을 마스크로 P+ 영역(230) 및 제1 및 제2 드리프트층(205, 215)을 식각하여 소스 트렌치(245)를 형성한다. 이때, 소스 트렌치(245)에 의해 쉴딩 패턴(210) 일측이 노출되며, 소스 트렌치(245)는 쉴딩 패턴(210) 하부로부터 일정 깊이 더 식각하여 깊은 트렌치가 형성되도록 한다. 바람직하게는, 쉴딩 패턴(210)을 기준으로 쉴딩 패턴(210) 상부면까지 식각된 제2 드리프트층(215) 두께만큼 쉴딩 패턴(210) 바닥면으로부터 제1 드리프트층(205)을 더 식각하여 깊은 트렌치가 형성되도록 한다.
도 2e 및 도 2f를 참조하면, 이온 임플란트 공정을 통해 소스 트렌치(245) 내벽에 일정 두께의 도전형 필라(250)를 형성한다. 도전형 필라(250)는 P형 으로 도핑되며, 소스 트렌치(245) 바닥면에 대해 수직 임플란트 공정을 진행하여 소스 트렌치(245) 바닥면에 P형 도핑층을 형성한 후 소스 트렌치(245) 측벽에 대해 틸트 임플란트 공정을 진행하여 소스 트렌치(245) 측벽에 P형 도핑층을 형성하는 방법으로 진행할 수 있다. 그러나 도전형 필라(250)를 형성하기 위한 이온 임플란트 공정은 그 순서를 변경하여 진행하여도 무방하다. 도전형 필라(250)는 제2 드리프트층(215)과 슈퍼 정션(Super Junction)를 형성하며, 기존의 멀티 에피택셜 방법을 이용한 방식보다 간단하게 슈퍼 정션을 형성할 수 있다. 슈퍼 정선은 2차원으로 전계가 분포되며, 기판과 수직한 방향으로 균등하게 전계 분포를 형성하기 때문에 동일한 드리프트 두께를 가지는 다른 구조에 비해 높은 항복 전압을 가진다. 따라서, 드리프트층의 도핑 농도를 증가시킬 수 있게 되고, 낮은 온저항 특성을 가질 수 있게 된다.
도 2g를 참조하면, 소스 트렌치(245)를 산화막(255)으로 매립한다.
도 2h를 참조하면, 게이트 예정 영역의 산화막 패턴(240), N+ 소스 영역(225) 및 P- 베이스 영역(220) 및 제2 드리프트층(215)를 순차적으로 식각하여 게이트 트렌치(260)를 형성한다. 게이트 트렌치(260) 하부면은 쉴딩 패턴(210)보다 상측에 위치되도록 한다.
도 2i를 참조하면, 게이트 트렌치(260) 내벽에 게이트 산화막(265)을 형성한다. 게이트 산화막(265)은 건식 열 산화(Dry thermal oxidation) 공정을 통해 형성할 수 있다. 이어서, 게이트 트렌치(260) 내에 도전물질을 매립하여 게이트(270)를 형성한다. 이때, 도전물질은 N타입 폴리실리콘을 포함할 수 있다.
도 2j를 참조하면, 게이트(270) 상부에 게이트 메탈 라인(275)을 형성하고, 반도체 기판(200) 하부에 드레인 메탈 라인(280) 및 게이트 메탈 라인(275)을 포함하는 기판 전체에 소스 메탈 라인(285)을 형성하고, 여기서, 도전성 필라 (250)는 소스 메탈 라인과 저항성 접촉(Ohmic Contact)을 형성하며, 드레인 전압에 의한 리치 쓰로우(Reach Through) 현상이 발생하지 않도록 막아주는 역할을 한다.
도 3은 본 발명의 일 실시예에 따른 MOSFET 소자의 항복 전압 특성을 나타낸 그래프이다.
도 3을 참조하면, 본 발명의 DST-MOSFET은 슈퍼정션(Super Junction)으로 인해 동일한 드리프트 두께에서, 드리프트 영역의 농도가 최적화된 ST-MOSFET보다 항복전압이 증가한 것을 알 수 있다. 이는 P형 도전형 필라와 드리프트 간의 슈퍼 정션 형성으로 인해, y축 방향의 전계 분포가 균일하기 때문이다. 동일한 드리프트 두께와 동일한 드리프트 농도에서 항복 전압이 매우 크게 증가하며, 항복 전압 및 온 저항 특성을 모두 고려하여 드리프트 영역의 농도를 최적화한 경우에도 항복 전압이 커지게 된다.
도 4는 본 발명의 일 실시예에 따른 MOSFET 소자의 전계 분포를 도시한 것이으로, off-state에서 (drain voltage= 1200V) 두 소자의 전계 분포를 나타낸다.
도 4를 참조하면, 기존의 ST-MOSFET소자의 경우 source oxide(A)에서 높은 전계가 걸리지만(도 4(a) 참조.), DST-MOSFET의 경우 P형 도전형 필라에 의해 source oxide(A')가 보호되기 때문에 높은 전계가 걸리지 않는 것을 알 수 있다. 즉, 본 발명의 DST-MOFSET 소자에 걸리는 최대 전계 값이 대폭 줄어드는 것을 확인할 수 있다.
도 5는 본 발명의 일 실시예에 따른 MOSFET 소자의 on-state 특성을 보여주는 그래프로, MOSFET 소자의 ID-VD 그래프를 나타낸다.
도 5를 참조하면, Linear 영역에서 DST-MOSFET의 온 저항이 크게 감소한다. 이는 P-pillar와 drift 간의 슈퍼 정션의 형성으로 인해, drift 영역의 농도를 높일 수 있으며, gate P+ shielding 영역 대신에 P+ side shielding 영역(도 1의'140' 참조. )으로 대체되면서 gate 하단부의 accumulation 형성 및 current path의 확장으로 인한 결과이다.
도 6은 본 발명의 일 실시예에 따른 MOSFET 소자의 기생 캐패시턴스 특성을 나타낸 그래프이다.
도 6을 참조하면, DST-MOSFET의 기생 캐패시턴스가 ST-MOSFET에 비해 감소된 것을 알 수 있다. DST-MOSFET은 source와 contact된 gate P+shielding 영역이 없기 때문에 입력 캐패시턴스가 크게 감소한다. 또한 deep source trench와 P형 도전형 필라로 인한 drift 영역 내의 공핍 영역의 확장으로 인해 gate-drain 간의 캐패시턴스(Crss, reverse transfer capacitance)가 감소하게 된다.
도 7은 MOSFET 소자의 스위칭 특성을 시뮬레이션하기 위한 회로 구성을 도시한 것이며, 도 8 내지 도 10은 스위칭 시 두 소자를 특성을 비교한 그래프를 도시한 것이다.
먼저, 도 8을 참조하면, 스위칭 시의 두 소자의 drain 전압과 drain 전류의 파형을 나타낸 것으로, (a)는 Turn-off 상황이며, (b)는 Turn-on 상황이다. DST-MOSFET은 입력 캐패시턴스와 gate-drain 캐패시턴스가 모두 ST-MOSFET보다 작기 때문에, 스위칭 속도가 빠르다. 또한 드레인 전압이 증가 또는 감소하는 속도가 빠르다. 결과적으로 소자의 스위칭 에너지 손실이 줄어들게 된다.
도 9를 참조하면, 스위칭 파워 손실(VI)을 보여주는 그래프를 도시한 것으로, 그래프 아래의 면적이 에너지 손실을 의미한다. (a)는 Turn-off, (b)는 Turn-on 의 경우이다. DST-MOSFET이 두 경우 모두에서 작은 면적을 차지하며, 에너지 손실이 줄어드는 것을 확인할 수 있다.
도 10을 참조하면, 두 소자의 스위칭 에너지 손실을 나타낸 막대그래프로, DST-MOSFET의 경우에 ST-MOSFET보다 약 34% 가량 스위칭 에너지 손실이 개선된 것을 알 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200 : 반도체 기판 105: 드리프트층
110 : 게이트 산화막 115, 270 : 게이트
120, 220 : P- 베이스 영역 125, 225 : N+ 소스 영역
130, 250 : 도전형 필라 140, 210 : 쉴딩 패턴
150, 275 : 게이트 메탈 라인 155, 280 : 드레인 메탈 라인
160, 285 : 소스 메탈 라인 205 : 제1 드리프트층
215 : 제2 드리프트층 245 : 소스 트렌치
255 : 산화막 260 : 게이트 트렌치

Claims (12)

  1. 반도체 기판 상에 구비된 드리프트층;
    상기 드리프트층 상단에 구비된 트렌치 형태의 게이트 패턴;
    상기 게이트 패턴 상단 양측에 구비된 베이스 영역 및 소스 영역;
    상기 게이트 패턴 양측의 상기 베이스 영역의 하부로부터 일정 거리 이격되어 구비된 쉴딩 패턴;
    상기 베이스 영역, 소스 영역 및 쉴딩 패턴 일측의 상기 드리프트층 내에 구비된 소스 트렌치; 및
    상기 소스 트렌치 내벽에 구비된 일정 두께의 도전형 필라
    를 포함하는 것을 특징으로 하는 MOSFET 소자.
  2. 제1 항에 있어서,
    상기 게이트 패턴은 N형 폴리실리콘층을 포함하며, 상기 게이트 패턴의 양측면 및 하부면에 게이트 산화막을 더 포함하는 것을 특징으로 하는 MOSFET 소자.
  3. 제1 항에 있어서,
    상기 쉴딩 패턴은 상기 게이트 패턴 하부의 특정 영역에서 분리되어 상기 게이트 패턴 양측 하부에 구비되며, 상기 게이트 패턴의 측벽으로부터 연장된 연장선과 상기 쉴딩 패턴 일측면은 일정 거리 이격된 것을 특징으로 하는 MOSFET 소자.
  4. 제1 항에 있어서,
    상기 소스 트렌치는 상기 쉴딩 패턴 하부로부터 일정 깊이 더 식각된 형태로 형성되며, 상기 소스 트렌치는 산화막으로 매립된 것을 특징으로 하는 MOSFET 소자.
  5. 제1 항에 있어서,
    상기 도전형 필라는 P형의 도전형으로 상기 소스 트렌치 내벽에서 상기 베이스 영역 하단까지 연장되어 구비되며, 상기 필라 상부의 상기 베이스 영역 및 소스 영역 측벽에 상기 도전형 필라보다 높은 농도의 P형 영역을 더 포함하는 것을 특징으로 하는 MOSFET 소자.
  6. 제1 항에 있어서,
    상기 반도체 기판은 하부에 드레인 메탈 라인을 더 포함하고, 상기 소스 영역을 포함하는 전체 상부에 상기 소스 영역과 접촉하는 소스 메탈 라인을 더 포함하는 것을 특징으로 하는 MOSFET 소자.
  7. 반도체 기판 상부에 제1 드리프트층을 형성하는 단계;
    상기 제1 드리프트층에 이온 임플란트 공정을 진행하여 분리된 쉴딩 패턴을 형성하는 단계;
    상기 쉴딩 패턴 및 상기 제1 드리프트층 상부에 제2 드리프트층을 형성하는 단계;
    상기 제2 드리프트층 상단에 베이스 영역을 형성하고, 상기 베이스 영역 상단에 소스 영역을 형성하는 단계;
    소스 트렌치 예정 영역의 제2 드리프트층 및 제1 드리프트층을 식각하여 소스 트렌치를 형성하는 단계;
    상기 소스 트렌치 내벽에 일정 두께의 도전형 필라를 형성하는 단계;
    상기 소스 영역, 베이스 영역 및 제2 드리프트층을 식각하여 게이트 트렌치를 형성하는 단계; 및
    상기 게이트 트렌치 내에 도전물질을 매립하여 게이트 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.
  8. 제7 항에 있어서, 상기 소스 트렌치를 형성하는 단계 이후,
    상기 도전형 필라가 형성된 상기 소스 트렌치에 산화막을 매립하는 단계
    를 더 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
  9. 제7 항에 있어서, 상기 쉴딩 패턴을 형성하는 단계는
    상기 제1 드리프트층 상부에 쉴딩 패턴 예정 영역을 오픈하는 마스크 패턴을 형성하고, 상기 제1 드리프트층 내에 P형 도전형 이온 임플란트 공정을 진행하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
  10. 제7 항에 있어서,
    상기 베이스 영역 및 소스 영역의 양측에 P형 도전 영역을 형성하는 단계를 더 포함하고, 상기 소스 트렌치 형성 시 상기 P형 도전 영역의 일부가 남겨지도록 식각하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
  11. 제7 항에 있어서,
    상기 게이트 패턴 상부에 게이트 메탈 라인을 형성하는 단계; 및
    상기 게이트 메탈 라인을 포함하는 기판 전체에 소스 메탈 라인을 형성하고, 상기 반도체 기판 하부에 드레인 메탈 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
  12. 제7 항에 있어서, 상기 도전형 필라를 형성하는 단계는
    상기 소스 트렌치 하단부에 수직 이온 임플란트를 통해 P형 도핑층을 형성하는 단계; 및
    상기 소스 트렌치 측벽에 틸트 이온 임플란트를 통해 P형 도핑층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.

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