CN109920854B - Mosfet器件 - Google Patents
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Abstract
一种MOSFET器件，应用于半导体技术领域，包括：该MOSFET器件有源区的原胞结构从下至上依次为漏极(1)、n+衬底(2)、n型缓冲层(3)、n‑漂移区(4)、n型JFET区(5)、P基区(6)和n+层(7)，该MOSFET器件有源区的原胞结构为非对称结构，该原胞结构内设置有一个沟槽(8)，沟槽(8)的一侧为栅介质(9)和多晶硅栅电极(10)，另一侧为P+区(11)和源极(12)，多晶硅栅电极(10)和源极(12)之间用介质层(13)隔离。该器件结构可有效的屏蔽沟槽(8)底部栅介质的电场，从而提高器件的可靠性和寿命，同时得到很低的导通电阻和栅漏电容。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种MOSFET器件。
背景技术
SiC沟槽MOSFET(TMOS)具有很多优势，如p阱(或称为P基区)可以用外延生长形成，消除了离子注入形成p阱时缺陷带来的影响，具有更好的MOS栅质量和沟道迁移率，以及更容易控制沟道长度。同时由于导电沟道在(11-20)、(1-100)或其它晶面上，沟道迁移率是平面MOSFET(0001)面上的约2倍以上，导通电阻可以进一步减少。另外，沟槽型MOSFET的原胞(组成器件有源区的基本单元)可以做到更小，更高的原胞密度可以进一步降低导通电阻。但是，由于SiC的临界电场强度约为Si的10倍，而MOS栅界面处SiO2的电场约是SiC的2.5倍，因此在SiC MOSFET中栅介质的电场要远远大于Si的MOSFET器件中。同时，TMOS中存在沟槽底部电场集中现象，导致栅介质可靠性差的问题，而这在SiC MOSFET中更加严重。
发明内容
本发明的主要目的在于提供一种MOSFET器件，能够在导通电阻和阻断电压，导通电阻和最大栅介质电场，导通电阻和栅电荷之间取得更好的折中效果，得到更好的优值因子和器件性能。
为实现上述目的，本发明实施例第一方面提供一种MOSFET器件，所述MOSFET器件有源区的原胞结构从下至上依次为漏极1、n+衬底2、n型缓冲层3、n-漂移区4、n型JFET区5、P基区6和n+层7，所述MOSFET器件有源区的原胞结构为非对称结构，所述原胞结构内设置有一个沟槽8，所述沟槽8的一侧为栅介质9和多晶硅栅电极10，另一侧为P+区11和源极12，所述多晶硅栅电极10和所述源极12之间用介质层13隔离。
进一步地，所述沟槽8的深度大于所述P基区6的深度。
进一步地，所述JFET区5的掺杂浓度大于所述n-漂移区4的掺杂浓度。
进一步地，所述沟槽8底部和侧壁的部分区域设置有P+区11，且所述沟槽8底部的P+区11与所述P基区6通过所述沟槽8侧壁的P+区11电连通。
进一步地，所述P+区11上的源极12与所述n+层7的源极12连通。
进一步地，所述沟槽8底部的P+区11距离所述栅介质9的横向间距大于等于0，小于所述多晶硅栅电极10和所述介质层13的厚度之和。
进一步地，所述沟槽8底部的栅介质厚度大于等于所述沟槽8侧壁的栅介质厚度。
进一步地，所述介质层13为二氧化硅。
进一步地，所述介质层13为的厚度大于0.5微米。
进一步地，所述沟槽8底部和侧壁的P+区11采用垂直加上倾斜方向的离子注入形成。
从上述本发明实施例可知，本发明提供的MOSFET器件，该MOSFET器件有源区的原胞结构从下至上依次为漏极、n+衬底、n型缓冲层、n-漂移区、n型JFET区、P基区和n+层，该MOSFET器件有源区的原胞结构为非对称结构，该原胞结构内设置有一个沟槽，沟槽的一侧为栅介质和多晶硅栅电极，另一侧为P+区和源极，多晶硅栅电极和源极之间用介质层隔离。所述MOSFET结构可有效的屏蔽沟槽底部栅介质的电场，从而提高器件的可靠性和寿命，同时得到很低的导通电阻和栅漏电容。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中一般沟槽型MOSFET器件的截面示意图；
图2为现有技术中双沟槽MOSFET(DTMOS)器件的截面示意图；
图3为本发明一实施例提供的非对称原胞结构倾斜注入的沟槽MOSFET(ACTI-TMOS)器件完成沟槽刻蚀、离子注入和激活退火后的结构示意图；
图4为本发明一实施例提供的ACTI-TMOS器件的原胞结构的截面示意图；
图5为本发明一实施例提供的2种结构器件的输出特性和阻断电压对比图；
图6为本发明一实施例提供的2种结构器件关断状态下的最大栅介质电场与漏极电压的关系对比图；
图7为本发明一实施例提供的2种结构器件的栅电荷的对比图。
具体实施方式
为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而非全部实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例中提到的n型掺杂与p型掺杂是相对而言的，也可称为第一掺杂与第二掺杂，亦即n型与p型互换对器件同样适用。同时，本发明实施例中器件结构不仅适用于SiC，也可同样适用于Si、GaN、Ga2O3等其他半导体材料。在本发明实施例中，MOSFET器件的结构以SiC为例，同时，SiC MOSFET也可用于其他MOS控制的晶体管结构，如IGBT。在MOS控制的结构部分具有相关的结构和原理。
以下结合图1和图2，对现有技术的缺陷进行具体说明：
如图1所示，在关断状态下，加在漏极上的高压就会作用在漂移层上，沟槽底部的A点将是电场最集中的地方，而介质中的电场强度是SiC中的2.5倍，导致沟槽底部的栅介质容易被击穿，可靠性差。
如图2所示，图2为双沟槽结构(DTMOS)，对比图1的常规结构做了改进，在栅沟槽外额外设置了源沟槽，并在源沟槽底部和侧壁设置了P+区屏蔽栅沟槽底部介质的电场，但是这种结构对栅介质电场的屏蔽效果不是很好，导通电阻和最大栅介质电场间的折中效果不是很好，并且栅漏极电荷也会偏高。
以下对本发明实施例进行具体说明：
请参见图3和图4，图3为本发明一实施例提供的非对称原胞结构倾斜注入的沟槽MOSFET(ACTI-TMOS)完成沟槽刻蚀、离子注入和激活退火后的结构示意图，图4为本发明一实施例提供的ACTI-TMOS器件的原胞结构的截面示意图，该MOSFET器件从下至上依次为漏极1、n+衬底2、n型缓冲层3、n-漂移区4、n型JFET区5、P基区6和n+层7。
MOSFET器件有源区的原胞结构为非对称的，在原胞结构中设置有一个沟槽8，沟槽8的一侧为栅介质9和多晶硅栅电极10，另一侧为P+区11和源极12。多晶硅栅电极10和源极12之间用介质层13进行隔离。
具体的，沟槽8内P+区11上的源极12与n+层7的源极12连通。沟槽8的深度大于P基区6的深度。
MOSFET器件的P基区6采用外延生长形成，因此具有非常好的材料质量和非常精确的厚度和掺杂浓度，利于制作高质量的MOS栅结构。P基区6掺杂浓度在1E15-5E17cm-3(每立方厘米，以下均以cm-3表示)之间，根据阈值电压设计。器件导通时的导电栅沟道在接近栅介质9的P基区表面，沟道长度即为P基区6厚度。P基区6厚度大于0.2μm(微米，以下均以μm表示)，优选地在0.2-1μm之间，太薄容易穿通，太厚增加沟道长度和电阻。
P基区6上面的n+层7作为源极12导电层，掺杂浓度大于1E19cm-3之间，厚度大于0.1μm，优选地在0.2-1μm之间。厚度太薄欧姆接触容易穿通，太厚会增加导通电阻和沟槽8刻蚀的深度和难度。P基区6下面的n型JFET区5的掺杂浓度大于n-漂移区4的掺杂浓度，高的JFET区5浓度主要是用于降低JFET区5的导通电阻。由于JFET区5两侧P+区11的存在，JFET区5的宽度要小于整个原胞的宽度，并且宽度越小P+区11对沟槽8底部栅介质电场的屏蔽作用越好。因此减少JFET区5的宽度可以增加对栅介质的屏蔽，增加器件的可靠性，同时提高JFET区5的掺杂可以减小JFET区5的导通电阻。本发明的JFET区5包括P基区6下方至P+区11下方一定厚度的n型半导体区，深度大于等于P+区11，优选地比P+区11深0.1-1μm之间。P+区11下方的浓度高于漂移区4，有利于载流子经过JFET区5后可以更容易地向漂移区4各方向扩散，减少导通电阻，同时也能提高器件的耐雪崩能力。
n型JFET区5下面的n-漂移区4作为器件的耐压漂移层，其掺杂浓度、厚度根据器件设计的耐压能力确定，通过在一定耐压下导通电阻最小化进行优化设计。如对于1200V器件，浓度可以为5-10E15cm-3，厚度可以为7-15μm之间。
沟槽8底部的P+区11与P基区6通过所述沟槽8侧壁P+区11进行电连通，通过垂直加倾斜方向的离子注入和激活退火形成。因此，源极12也同时与P基区6电连通，避免了寄生npn结构。沟槽8底部和侧壁的P+区11表面浓度大于1E19cm-3，利于形成好的欧姆接触，内部最高处掺杂浓度大于1E18cm-3，避免被穿通。沟槽8底部的P+区11距离栅介质9的横向间距大于等于0μm，小于多晶硅栅电极10和介质层13厚度之和，即保证沟槽8内的欧姆接触是在P+区11上。间距根据材料结构和设计器件性能而优化。如图3所示为器件完成离子注入和激活退火后的结构示意图。
由于SiC中沟槽8侧壁通常是在(11-20)、(1-100)或其它晶面上，热氧化速率是沟槽8底部(0001)面上的2倍以上，因此用一般的热氧化生长栅介质的方法结果在沟槽8底部的栅介质要小于侧壁沟道处，导致沟槽8底部的栅介质在器件工作栅电压下具有很大的电场，甚至发生击穿，降低器件的可靠性和寿命。因此，本发明首先用热氧化生长一定厚度的栅介质，再用LPCVD淀积一薄层SiO2，用NO或N2O、POCl3等气氛进行退火改善界面陷阱。侧壁沟道处的栅介质厚度达到20-100nm(纳米)之间的设计要求。由于LPCVD淀积SiO2时沟槽8底部的淀积速率大于侧壁处，因此沟槽8底部淀积的SiO2比侧壁要厚，使得最终在沟槽8底部总的SiO2厚度大于等于沟槽8侧壁的栅介质厚度。
多晶硅栅电极10上面的栅源隔离介质可以是SiO2、Si3N4。沟槽8内的源金属和多晶硅栅电极10隔离介质优选SiO2，优选厚度大于0.5μm。用热氧化多晶硅的方法生成，也可以用LPCVD淀积SiO2后再刻蚀的方法生成，也可以用两者相结合的方法，即先热氧化多晶硅，再LPCVD淀积SiO2。
有源区中原胞结构的平面形状可以为矩形、条形、六角形等各种结构。原胞结构的简单并联排列即形成一个器件的有源区，排列方式可以是简单排列，也可以为密排、原子结构排列等形式。同时，整个器件由有源区、结终端区和划片槽区组成，并且在有源区上对各原胞结构的栅极10、源极12分别进行金属引出，做上相应的压块金属，利于器件后续的封装应用。
请参阅图5至图7，图5至图7为本发明一种非对称原胞结构倾斜注入的SiC沟槽型MOSFET器件(ACTI-TMOS)与现有技术DTMOS的特性比较曲线图。使用sentaurus作为TCAD仿真工具。以1200V规格的MOSFET，外延层浓度厚度为8E15cm-3，10μm，沟槽8深度为1μm为例。
图5为2种结构器件的输出特性和阻断电压的对比图。Vds为漏源电压，Ids为漏源电流。可见，本发明的器件(ACTI-TMOS)的导通电阻比传统结构器件更低，而耐压更高。
图6为2种结构器件关断状态下的最大栅介质电场与漏极1电压的关系对比图。Emox为在关断状态下最大栅介质电场。可见，本发明的器件(ACTI-TMOS)的最大栅介质电场比当前技术DTMOS低一半左右，具有更好的屏蔽栅介质电场的功能。
图7为2种结构器件的栅电荷的对比图。Qg为栅电荷，Vgs为栅源电压。本发明的器件(ACTI-TMOS)的栅电荷和栅漏电荷都比当前技术低，其中栅漏电荷更是低一半以上，因此具有更好的开关特性。
从性能对比可以得到，本发明的一种非对称原胞结构倾斜注入的SiC沟槽型MOSFET器件(ACTI-TMOS)相比于现有的结构，导通电阻更小、阻断电压更高、最大栅介质电场更小和栅电荷、栅漏电荷更小，在导通电阻(Ron)和阻断电压(BV)，导通电阻和最大栅介质电场(Emox)，导通电阻和栅电荷(Qg)、栅漏电荷(Qgd)之间取得更好的折中效果，得到更好的BV2/Ron、Ron*Qg、Ron*Qgd优值因子。因此具有更好的导通和开关性能。这主要得益于本发明结构对沟槽底部栅介质电场和P基区有更好的屏蔽效果，可以增加JFET区的掺杂浓度降低器件的导通电阻，且依旧保持非常高的阻断电压和非常低的沟槽底部栅介质电场。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。
以上为对本发明所提供的MOSFET器件的描述，对于本领域的一般技术人员，依据本发明实施例的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。
Claims (9)
1.一种MOSFET器件，其特征在于，所述MOSFET器件有源区的原胞结构从下至上依次为漏极(1)、n+衬底(2)、n型缓冲层(3)、n-漂移区(4)、n型JFET区(5)、P基区(6)和n+层(7)，所述MOSFET器件有源区的原胞结构为非对称结构，所述原胞结构内设置有一个沟槽(8)，所述沟槽(8)的一侧为栅介质(9)和多晶硅栅电极(10)，另一侧为P+区(11)和源极(12)，所述多晶硅栅电极(10)和所述源极(12)之间用介质层(13)隔离；
所述沟槽(8)底部和侧壁的部分区域设置有P+区(11)，且所述沟槽(8)底部的P+区(11)与所述P基区(6)通过所述沟槽(8)侧壁的P+区(11)电连通。
2.根据权利要求1所述的MOSFET器件，其特征在于，所述沟槽(8)的深度大于所述P基区(6)的深度。
3.根据权利要求1或2所述的MOSFET器件，其特征在于，所述n型JFET区(5)的掺杂浓度大于所述n-漂移区(4)的掺杂浓度。
4.根据权利要求1所述的MOSFET器件，其特征在于，所述P+区(11)上的源极(12)与所述n+层(7)的源极(12)连通。
5.根据权利要求1所述的MOSFET器件，其特征在于，所述沟槽(8)底部的P+区(11)距离所述栅介质(9)的横向间距大于等于0，小于所述多晶硅栅电极(10)和所述介质层(13)的厚度之和。
6.根据权利要求1所述的MOSFET器件，其特征在于，所述沟槽(8)底部的栅介质厚度大于等于所述沟槽(8)侧壁的栅介质厚度。
7.根据权利要求1所述的MOSFET器件，其特征在于，所述介质层(13)为二氧化硅。
8.根据权利要求1所述的MOSFET器件，其特征在于，所述介质层(13)为的厚度大于0.5微米。
9.根据权利要求1所述的MOSFET器件，其特征在于，所述沟槽(8)底部和侧壁的P+区(11)采用垂直加上倾斜方向的离子注入形成。
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