CN116110957A - 一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法 - Google Patents

一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法 Download PDF

Info

Publication number
CN116110957A
CN116110957A CN202310401941.5A CN202310401941A CN116110957A CN 116110957 A CN116110957 A CN 116110957A CN 202310401941 A CN202310401941 A CN 202310401941A CN 116110957 A CN116110957 A CN 116110957A
Authority
CN
China
Prior art keywords
gate
split gate
type
type doped
sic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310401941.5A
Other languages
English (en)
Inventor
陈显平
钱靖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing Pingchuang Semiconductor Research Institute Co ltd
Shenzhen Pingchuang Semiconductor Co ltd
Original Assignee
Chongqing Pingchuang Semiconductor Research Institute Co ltd
Shenzhen Pingchuang Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chongqing Pingchuang Semiconductor Research Institute Co ltd, Shenzhen Pingchuang Semiconductor Co ltd filed Critical Chongqing Pingchuang Semiconductor Research Institute Co ltd
Priority to CN202310401941.5A priority Critical patent/CN116110957A/zh
Publication of CN116110957A publication Critical patent/CN116110957A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本申请提供了一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法。通过设置接地的分裂栅结构将栅极与漂移区和漏极隔离开来，致使Cgd和Qgd大幅降低，通过设置多级阶梯型的分裂栅结构，进一步降低器件的Cgd和Qgd，使得SiC沟槽MOSFET的高频性能发挥到极致。在器件设计上，根据栅极沟槽的宽度、深度，以及器件元胞的尺寸来确定阶梯型的具体阶数以及阶梯的高度和宽度，使得器件设计更加灵活方便。

Description

一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法
技术领域
本申请涉及半导体器件技术领域，具体涉及一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法。
背景技术
由于硅（Silicon, Si）材料的禁带宽度较窄，对高温高压等环境的承受能力较差，传统的Si功率器件已经无法满足航空航天、轨道交通、新能源等先进领域对器件性能的要求。以SiC为代表的第三代半导体材料，以其优良的材料特性成为制备高压、高温、大功率、抗辐射电力电子器件的理想材料。尤其在功率器件方面，SiC基器件展现出了远超于传统Si基器件的应用潜力。相对于传统的Si基功率器件,SiC功率器件可以有效缓解器件击穿电压和导通电阻的矛盾，相同耐压下SiC器件所需外延厚度只需Si器件的1/10，致使特征导通电阻大大降低，从而提升系统工作温度及频率，降低系统功率损耗等。这使得应用系统拥有更小体积、重量及冷却设备，并可以成功应用在诸如电动汽车，轨道交通，智能电网及空间应用等领域。
现有的SiC沟槽MOSFET米勒电容Cgd和栅极电荷Qgd较大，开关损耗高，导致器件在高频和大功率应用中功耗较大，会大大增加器件的使用成本。
发明内容
为了解决上述技术问题，本发明提出了一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法。本发明采用多级阶梯型分裂栅结构，通过改变多级阶梯分裂栅的尺寸和阶梯数目以有效降低器件的米勒电容Cgd和栅极电荷Qgd，进而降低器件的开关损耗。本发明所采用的技术方案如下：
一种SiC多级阶梯分裂栅沟槽MOSFET器件，该器件从下到上依次为漏极、N+型衬底层、N+型缓冲层、N-型漂移区、两侧源极沟槽底部和侧面的P+型掺杂区，中间的栅极沟槽内的氧化层、多阶梯型多晶硅分离栅结构和多晶硅栅极，栅极沟槽两侧的P型掺杂区以及其上方的N+型掺杂区，最后是顶部的源极。
进一步的，所述MOSFET器件的米勒电容Cgd被分裂栅结构分成了Cgs、Cds1和Cds2三个电容，其表达式为： 。
进一步的，电容Cgs、Cds1和Cds2的大小受到分裂栅顶部氧化层厚度Lu、分裂栅侧壁氧化层厚度Ls、分裂栅底部氧化层厚度Lb以及分裂栅阶梯数Ns的影响，通过改变Lu、Ls、Lb以及Ns的大小来降低米勒电容Cgd和栅极电荷Qgd。
进一步的，Lu的取值范围为0.05-10μm，Ls的取值范围为0.05-10μm，Lb的取值范围为0.05-10μm，Ns的取值范围为1-100。
进一步的，当参数Lu、Ls、Lb确定时，Ns越大，则分裂栅的阶梯数越多，米勒电容Cgd和栅极电荷Qgd越低。
进一步的，当Ns为无穷大时，多极阶梯型的分裂栅结构将成为倒三角型结构。
一种上述SiC多级阶梯分裂栅沟槽MOSFET器件的制作方法，该方法包括如下步骤：
步骤1、在选定的SiC N+型衬底上通过同质外延生长形成N+型缓冲层；
步骤2、在N+型缓冲层上依次形成N-型漂移区、P型掺杂区和N+型掺杂区；
步骤3、在器件顶部形成栅极和源极沟槽，在源极沟槽内形成P+型掺杂区，在栅极沟槽内淀积氧化层，在栅极沟槽内淀积多晶硅；
步骤4、在栅极沟槽内先后进行Ns次多晶硅刻蚀和氧化层刻蚀，以形成分裂栅的Ns级台阶；
步骤5、在栅极沟槽内淀积多晶硅形成多阶梯分裂栅结构；
步骤6、在栅极沟槽内淀积栅极氧化层，在栅极沟槽内淀积多晶硅形成栅极。
进一步的，在步骤2中，在N+型缓冲层上继续同质外延生长形成N-型漂移区，在N-型漂移区顶部通过Al离子注入形成P型掺杂区，在P型掺杂区顶部通过N离子注入形成N+型掺杂区。
进一步的，在步骤3中，在器件顶部进行干法刻蚀形成栅极和源极沟槽，在源极沟槽内进行Al离子垂直注入和侧向注入形成P+型掺杂区。
进一步的，该制作方法还包括：步骤7、在器件顶部淀积氧化层隔绝栅极和源极，在器件顶部和底部淀积Al金属形成栅极、源极和漏极。
通过本申请实施例，可以获得如下技术效果：
（1）本发明的SiC多级阶梯分裂栅沟槽MOSFET的米勒电容Cgd更低、栅极电荷Qgd更低、开关损耗更低，设计更加灵活方便。
（2）本发明的SiC基功率器件性能远胜于Si基器件，其分裂栅结构是多级阶梯型的，可以在SiC分裂栅MOSFET的基础上进一步降低其米勒电容Cgd、栅极电荷Qgd以及开关损耗；多级阶梯型分裂栅的设计灵活方便，可以根据SiC MOSFET的相关尺寸设计出性能最优的多级阶梯分裂栅的参数；当其它参数确定时，Ns越大，即分裂栅的阶梯数越多，米勒电容Cgd和栅极电荷Qgd越低，从而器件的开关损耗越低。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为SiC多级阶梯分裂栅沟槽MOSFET器件元胞结构图；
图2为SiC多级阶梯分裂栅沟槽MOSFET器件总体尺寸图；
图3为分离栅局部放大尺寸图；
图4为米勒电容Cgd分布示意图；
图5（a）至图5（q）为各制作步骤的中间产物的结构示意图；
图6（a）为米勒电容Cgd随Ns的变化曲线图；
图6（b）为栅极电荷Qgd随Ns的变化曲线图；
图6（c）为开关损耗Etot随Ns的变化曲线图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的全部其他实施例，都属于本申请保护的范围。
本发明中使用的第三代半导体材料碳化硅（Silicon Carbide, SiC）具有宽禁带、高临界电场、高电子饱和速度和高热导率等优点，使得SiC成为用于制作耐高温高压的大功率器件的理想材料。为了降低SiC沟槽MOSFET在高频和高功率应用中的功耗，必须降低其米勒电容（栅漏电容）Cgd和栅极电荷Qgd，因为开关损耗来源于每个开关周期中的电容的充电和放电。
SiC多级阶梯分裂栅沟槽MOSFET器件元胞结构如图1所示，从下到上依次漏极、N+型衬底层，N+型缓冲层，N-型漂移区，两侧源极沟槽底部和侧面的P+型掺杂区，中间的栅极沟槽内氧化层、多阶梯型多晶硅分离栅结构和多晶硅栅极，栅极沟槽两侧的P型掺杂区以及其上方的N+型掺杂区，最后是顶部的源极。其中SiC多级阶梯分裂栅沟槽MOSFET器件元胞结构的尺寸图如图2和图3所示，下表为具体的尺寸取值范围。
参数 取值范围（包括两端数值） 单位
<![CDATA[T<sub>s</sub>]]> 100 — 500 μm
<![CDATA[N<sub>s</sub>]]> <![CDATA[1×10<sup>19 </sup>— 1×10<sup>21</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[T<sub>b</sub>]]> 1 —20 μm
<![CDATA[N<sub>b</sub>]]> <![CDATA[1×10<sup>18 </sup>— 1×10<sup>20</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[T<sub>d</sub>]]> 5 —200 μm
<![CDATA[N<sub>d</sub>]]> <![CDATA[1×10<sup>13 </sup>— 1×10<sup>17</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[T<sub>p+</sub>]]> 0.1 —10 μm
<![CDATA[N<sub>p+</sub>]]> <![CDATA[1×10<sup>18 </sup>— 1×10<sup>20</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[L<sub>p+</sub>]]> 0.1 —10 μm
<![CDATA[T<sub>p</sub>]]> 0.1 —10 μm
<![CDATA[N<sub>p</sub>]]> <![CDATA[1×10<sup>16 </sup>— 1×10<sup>18</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[L<sub>p</sub>]]> 0.1 —20 μm
<![CDATA[T<sub>n</sub>]]> 0.1 —10 μm
<![CDATA[N<sub>n</sub>]]> <![CDATA[1×10<sup>18 </sup>— 1×10<sup>20</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[L<sub>n</sub>]]> 0.2 —30 μm
<![CDATA[T<sub>st</sub>]]> 0.3 — 50 μm
<![CDATA[L<sub>st</sub>]]> 0.1 — 50 μm
<![CDATA[T<sub>gt</sub>]]> 0.3 — 50 μm
<![CDATA[L<sub>gt</sub>]]> 0.2 — 50 μm
<![CDATA[T<sub>g</sub>]]> 0.2 —30 μm
<![CDATA[L<sub>g</sub>]]> 0.1 —49.5 μm
<![CDATA[T<sub>o</sub>]]> 0.05 —0.5 μm
<![CDATA[L<sub>u</sub>]]> 0.05 —10 μm
<![CDATA[L<sub>s</sub>]]> 0.05 —10 μm
<![CDATA[L<sub>b</sub>]]> 0.05 —10 μm
<![CDATA[N<sub>s</sub>]]> 1 —100 /
<![CDATA[H<sub>s</sub>]]> <![CDATA[(T<sub>gt </sub>- T<sub>g</sub> - L<sub>u</sub> - L<sub>b</sub>) / N<sub>s</sub>]]> μm
<![CDATA[W<sub>s</sub>]]> <![CDATA[(L<sub>gt </sub>- L<sub>s</sub> × 2) / N<sub>s</sub>]]> μm
如图4为SiC多级阶梯分裂栅沟槽MOSFET器件米勒电容Cgd分布示意图。其中，米勒电容Cgd被分裂栅结构分成了三个电容：Cgs、Cds1和Cds2，其表达式为： 。电容Cgs、Cds1和Cds2的大小受到分裂栅顶部氧化层厚度Lu、分裂栅侧壁氧化层厚度Ls、分裂栅底部氧化层厚度Lb以及分裂栅阶梯数Ns的影响。因此，可以通过改变Lu、Ls、Lb以及Ns的大小来降低米勒电容Cgd和栅极电荷Qgd，从而降低器件的开关损耗。当其它参数确定时，Ns越大，即分裂栅的阶梯数越多，米勒电容Cgd和栅极电荷Qgd越低，从而器件的开关损耗越低。进而可以推测出，当Ns无穷大，即多极阶梯型的分裂栅结构变成了完美的倒三角型结构，此时器件的米勒电容Cgd，栅极电荷Qgd以及开关损耗可以达到理想的最低值，但其制造的工艺难度非常大。并且，实际工艺中刻蚀出的阶梯形状不会很完美，当阶梯数目足够大后，其分裂栅结构可以近似为倒三角型。
通过TCAD仿真一个本发明的SiC多级阶梯分裂栅沟槽MOSFET器件，其具体的参数如下表所示：
参数 值 单位
<![CDATA[T<sub>s</sub>]]> 180 μm
<![CDATA[N<sub>s</sub>]]> <![CDATA[1×10<sup>19</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[T<sub>b</sub>]]> 1 μm
<![CDATA[N<sub>b</sub>]]> <![CDATA[1×10<sup>18</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[T<sub>d</sub>]]> 10 μm
<![CDATA[N<sub>d</sub>]]> <![CDATA[8×10<sup>15</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[T<sub>p+</sub>]]> 0.3 μm
<![CDATA[N<sub>p+</sub>]]> <![CDATA[1×10<sup>18</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[L<sub>p+</sub>]]> 0.3 μm
<![CDATA[T<sub>p</sub>]]> 0.5 μm
<![CDATA[N<sub>p</sub>]]> <![CDATA[1×10<sup>17</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[L<sub>p</sub>]]> 0.3 μm
<![CDATA[T<sub>n</sub>]]> 0.3 μm
<![CDATA[N<sub>n</sub>]]> <![CDATA[1×10<sup>19</sup>]]> <![CDATA[cm<sup>-3</sup>]]>
<![CDATA[L<sub>n</sub>]]> 0.6 μm
<![CDATA[T<sub>st</sub>]]> 1.5 μm
<![CDATA[L<sub>st</sub>]]> 0.3 μm
<![CDATA[T<sub>gt</sub>]]> 1.5 μm
<![CDATA[L<sub>gt</sub>]]> 1 μm
<![CDATA[T<sub>g</sub>]]> 1 μm
<![CDATA[L<sub>g</sub>]]> 0.9 μm
<![CDATA[T<sub>o</sub>]]> 0.05 μm
<![CDATA[L<sub>u</sub>]]> 0.05 μm
<![CDATA[L<sub>s</sub>]]> 0.15 μm
<![CDATA[L<sub>b</sub>]]> 0.15 μm
<![CDATA[N<sub>s</sub>]]> 1 — 10 /
<![CDATA[H<sub>s</sub>]]> <![CDATA[(T<sub>gt </sub>- T<sub>g</sub> - L<sub>u</sub> - L<sub>b</sub>) / N<sub>s</sub>]]> μm
<![CDATA[W<sub>s</sub>]]> <![CDATA[(L<sub>gt </sub>- L<sub>s</sub> × 2) / N<sub>s</sub>]]> μm
随着Ns从1增大到10，其米勒电容Cgd、栅极电荷Qgd以及开关损耗Etot如下表所示，其曲线图如图6（a）、图6（b）和图6（c）所示。
<![CDATA[阶梯数数目N<sub>s</sub>]]> <![CDATA[米勒电容C<sub>gd</sub>（pF）]]> <![CDATA[栅极电荷Q<sub>gd</sub>（nC）]]> <![CDATA[开关损耗E<sub>tot</sub>（μJ）]]>
1 183.17 88.94 876.58
2 174.79 85.03 867.66
3 168.52 82.86 866.61
4 166.04 81 864.05
5 163.78 79.69 859.54
6 162.14 78.8 855.52
7 160.88 77.69 854.72
8 159.77 77.16 849.22
9 158.83 76.18 838.6
10 158.17 75.35 835.26
该器件的制作方法如下：
选定一片SiC N+型衬底，如图5（a）；
在SiC N+型衬底上通过同质外延生长形成N+型缓冲层，如图5（b）；
在N+型缓冲层上继续同质外延生长形成N-型漂移区，如图5（c）；
在N-型漂移区顶部通过Al离子注入形成P型掺杂区，如图5（d）；
在P型掺杂区顶部通过N离子注入形成N+型掺杂区，如图5（e）；
在芯片顶部进行干法刻蚀形成栅极和源极沟槽，如图5（f）；
在源极沟槽内进行Al离子垂直注入和侧向注入形成P+型掺杂区，如图5（g）；
在栅极沟槽内淀积氧化层，如图5（h）；
栅极沟槽内淀积多晶硅，如图5（i）；
在栅极沟槽内先后进行多晶硅刻蚀和氧化层刻蚀形成分裂栅第一级台阶，如图5（j）；
重复上一步骤，在栅极沟槽内先后进行多晶硅刻蚀和氧化层刻蚀形成分裂栅第二级台阶，如图5（k）；
重复上一步骤，在栅极沟槽内先后进行多晶硅刻蚀和氧化层刻蚀形成分裂栅第三级台阶，如图5（l）；
重复上一步骤直至形成所设计需要的分裂栅的台阶数目；
在栅极沟槽内淀积多晶硅形成多阶梯分裂栅结构，如图5（m）；
在栅极沟槽内淀积栅极氧化层，如图5（n）；
在栅极沟槽内淀积多晶硅形成栅极，如图5（o）；
在芯片顶部淀积氧化层隔绝栅极和源极，如图5（p）；
在芯片顶部和底部淀积Al金属形成栅极、源极和漏极，如图5（q）。
综上所述，基于上述SiC沟槽MOSFET二极管的缺陷，本发明中的SiC多级阶梯分裂栅沟槽MOSFET，可以大幅降低器件的米勒电容Cgd和栅极电荷Qgd，大大降低了器件的开关损耗，使得器件在高频和大功率应用中广泛应用。本发明中的SiC沟槽MOSFET的设计更加灵活方便，器件的多级阶梯可以根据SiC MOSFET的电压电流等级、器件的元胞尺寸来设计，使其能在不同的器件中发挥出最佳的性能。
专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置和设备的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本发明实施例方案的目的。
另外，在本发明实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
应理解，本发明的发明内容及实施例中各步骤的序号的大小并不绝对意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

Claims (10)

1.一种SiC多级阶梯分裂栅沟槽MOSFET器件，其特征在于，该器件从下到上依次为漏极、N+型衬底层、N+型缓冲层、N-型漂移区、两侧源极沟槽底部和侧面的P+型掺杂区，中间的栅极沟槽内的氧化层、多阶梯型多晶硅分离栅结构和多晶硅栅极，栅极沟槽两侧的P型掺杂区以及其上方的N+型掺杂区，最后是顶部的源极。
2.根据权利要求1所述的器件，其特征在于，所述MOSFET器件的米勒电容Cgd被分裂栅结构分成了Cgs、Cds1和Cds2三个电容，其表达式为：
 。
3.根据权利要求2所述的器件，其特征在于，电容Cgs、Cds1和Cds2的大小受到分裂栅顶部氧化层厚度Lu、分裂栅侧壁氧化层厚度Ls、分裂栅底部氧化层厚度Lb以及分裂栅阶梯数Ns的影响，通过改变Lu、Ls、Lb以及Ns的大小来降低米勒电容Cgd和栅极电荷Qgd。
4.根据权利要求1所述的器件，其特征在于，Lu的取值范围为0.05-10μm，Ls的取值范围为0.05-10μm，Lb的取值范围为0.05-10μm，Ns的取值范围为1-100。
5.根据权利要求1所述的器件，其特征在于，当参数Lu、Ls、Lb确定时，Ns越大，则分裂栅的阶梯数越多，米勒电容Cgd和栅极电荷Qgd越低。
6.根据权利要求5所述的器件，其特征在于，当Ns为无穷大时，多极阶梯型的分裂栅结构将成为倒三角型结构。
7.一种如权利要求1至6之一所述的SiC多级阶梯分裂栅沟槽MOSFET器件的制作方法，其特征在于，该方法包括如下步骤：
步骤1、在选定的SiC N+型衬底上通过同质外延生长形成N+型缓冲层；
步骤2、在N+型缓冲层上依次形成N-型漂移区、P型掺杂区和N+型掺杂区；
步骤3、在器件顶部形成栅极和源极沟槽，在源极沟槽内形成P+型掺杂区，在栅极沟槽内淀积氧化层，在栅极沟槽内淀积多晶硅；
步骤4、在栅极沟槽内先后进行Ns次多晶硅刻蚀和氧化层刻蚀，以形成分裂栅的Ns级台阶；
步骤5、在栅极沟槽内淀积多晶硅形成多阶梯分裂栅结构；
步骤6、在栅极沟槽内淀积栅极氧化层，在栅极沟槽内淀积多晶硅形成栅极。
8.根据权利要求7所述的制作方法，其特征在于，在步骤2中，在N+型缓冲层上继续同质外延生长形成N-型漂移区，在N-型漂移区顶部通过Al离子注入形成P型掺杂区，在P型掺杂区顶部通过N离子注入形成N+型掺杂区。
9.根据权利要求7所述的制作方法，其特征在于，在步骤3中，在器件顶部进行干法刻蚀形成栅极和源极沟槽，在源极沟槽内进行Al离子垂直注入和侧向注入形成P+型掺杂区。
10.根据权利要求7所述的制作方法，其特征在于，该制作方法还包括：步骤7、在器件顶部淀积氧化层隔绝栅极和源极，在器件顶部和底部淀积Al金属形成栅极、源极和漏极。
CN202310401941.5A 2023-04-17 2023-04-17 一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法 Pending CN116110957A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310401941.5A CN116110957A (zh) 2023-04-17 2023-04-17 一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310401941.5A CN116110957A (zh) 2023-04-17 2023-04-17 一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法

Publications (1)

Publication Number Publication Date
CN116110957A true CN116110957A (zh) 2023-05-12

Family

ID=86264211

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310401941.5A Pending CN116110957A (zh) 2023-04-17 2023-04-17 一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法

Country Status (1)

Country Link
CN (1) CN116110957A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116364762A (zh) * 2023-06-01 2023-06-30 苏州华太电子技术股份有限公司 双沟槽型mosfet器件及其制造方法

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008118011A (ja) * 2006-11-07 2008-05-22 Fuji Electric Device Technology Co Ltd ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔとその製造方法。
JP2014033223A (ja) * 2013-10-15 2014-02-20 Fuji Electric Co Ltd 炭化珪素半導体装置およびその製造方法
CN105895516A (zh) * 2016-04-29 2016-08-24 深圳尚阳通科技有限公司 具有屏蔽栅的沟槽栅mosfet的制造方法
CN106449757A (zh) * 2016-09-28 2017-02-22 中国科学院半导体研究所 一种SiC基沟槽型场效应晶体管及其制备方法
US20170170259A1 (en) * 2011-02-02 2017-06-15 Rohm Co., Ltd. Semiconductor device
CN106876485A (zh) * 2017-03-06 2017-06-20 北京世纪金光半导体有限公司 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法
CN107681006A (zh) * 2017-11-01 2018-02-09 苏州凤凰芯电子科技有限公司 一种具有阶梯形氧化层的屏蔽栅mos结构
CN109920854A (zh) * 2019-03-07 2019-06-21 中国科学院半导体研究所 Mosfet器件
US20190237576A1 (en) * 2018-01-30 2019-08-01 University Of Electronic Science And Technology Of China Power semiconductor devices
CN111799322A (zh) * 2020-06-28 2020-10-20 清华大学 面向高频应用的双沟槽型SiC MOSFET结构及制造方法
CN113035945A (zh) * 2021-03-15 2021-06-25 海速芯(无锡)科技有限公司 一种改善优值的新型场效应器件结构及其制造方法
CN114267739A (zh) * 2022-01-05 2022-04-01 北京昕感科技有限责任公司 一种双沟槽型SiC MOSFET元胞结构、器件及制造方法
CN115148826A (zh) * 2022-09-06 2022-10-04 深圳平创半导体有限公司 一种深沟槽碳化硅jfet结构的制作方法
US20220367636A1 (en) * 2021-05-17 2022-11-17 Nami MOS CO., LTD. Sic trench mosfet with low on-resistance and switching loss
CN115485855A (zh) * 2022-04-08 2022-12-16 香港应用科技研究院有限公司 具有短路保护功能的碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008118011A (ja) * 2006-11-07 2008-05-22 Fuji Electric Device Technology Co Ltd ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔとその製造方法。
US20170170259A1 (en) * 2011-02-02 2017-06-15 Rohm Co., Ltd. Semiconductor device
JP2014033223A (ja) * 2013-10-15 2014-02-20 Fuji Electric Co Ltd 炭化珪素半導体装置およびその製造方法
CN105895516A (zh) * 2016-04-29 2016-08-24 深圳尚阳通科技有限公司 具有屏蔽栅的沟槽栅mosfet的制造方法
CN106449757A (zh) * 2016-09-28 2017-02-22 中国科学院半导体研究所 一种SiC基沟槽型场效应晶体管及其制备方法
CN106876485A (zh) * 2017-03-06 2017-06-20 北京世纪金光半导体有限公司 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法
CN107681006A (zh) * 2017-11-01 2018-02-09 苏州凤凰芯电子科技有限公司 一种具有阶梯形氧化层的屏蔽栅mos结构
US20190237576A1 (en) * 2018-01-30 2019-08-01 University Of Electronic Science And Technology Of China Power semiconductor devices
CN109920854A (zh) * 2019-03-07 2019-06-21 中国科学院半导体研究所 Mosfet器件
CN111799322A (zh) * 2020-06-28 2020-10-20 清华大学 面向高频应用的双沟槽型SiC MOSFET结构及制造方法
CN113035945A (zh) * 2021-03-15 2021-06-25 海速芯(无锡)科技有限公司 一种改善优值的新型场效应器件结构及其制造方法
US20220367636A1 (en) * 2021-05-17 2022-11-17 Nami MOS CO., LTD. Sic trench mosfet with low on-resistance and switching loss
CN114267739A (zh) * 2022-01-05 2022-04-01 北京昕感科技有限责任公司 一种双沟槽型SiC MOSFET元胞结构、器件及制造方法
CN115485855A (zh) * 2022-04-08 2022-12-16 香港应用科技研究院有限公司 具有短路保护功能的碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)
CN115148826A (zh) * 2022-09-06 2022-10-04 深圳平创半导体有限公司 一种深沟槽碳化硅jfet结构的制作方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
张雪璠: "屏蔽栅MOSFET的动态特性分析与优化", 《信息科技辑》, no. 01, pages 174 - 175 *
罗小梦 等: "一种100V分离栅沟槽MOSFET的优化设计", 《微电子学与计算机》, vol. 34, no. 10, pages 11 - 15 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116364762A (zh) * 2023-06-01 2023-06-30 苏州华太电子技术股份有限公司 双沟槽型mosfet器件及其制造方法

Similar Documents

Publication Publication Date Title
CN111799322B (zh) 面向高频应用的双沟槽型SiC MOSFET结构及制造方法
CN116110957A (zh) 一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法
CN103247529A (zh) 一种沟槽场效应器件及其制作方法
CN206022371U (zh) 绝缘栅双极晶体管(igbt)
CN113284954B (zh) 一种高沟道密度的碳化硅mosfet及其制备方法
CN114512535B (zh) 一种双通道SiC横向LDMOS功率器件的制造方法
CN117080269A (zh) 一种碳化硅mosfet器件及其制备方法
CN113488529A (zh) 一种基于多级场板的超结终端结构
CN209981225U (zh) 一种具有复合沟槽结构的碳化硅肖特基器件
CN218274607U (zh) 一种降低栅电荷的碳化硅mosfet
CN103022155A (zh) 一种沟槽mos结构肖特基二极管及其制备方法
CN103839802A (zh) 一种沟槽型igbt结构的制作方法
CN116364778A (zh) 一种集成HJD的SiC VDMOSFET器件及其制备方法
CN216213475U (zh) 屏蔽栅沟槽型功率mosfet器件
CN108735823A (zh) 一种二极管及其制作方法
CN115842056A (zh) 一种集成HJD的SiC DMOSFET器件及其制备方法
CN206322705U (zh) 一种GaN HEMT器件
CN115241281A (zh) 功率半导体器件终端及制造方法
JP7331720B2 (ja) 半導体装置
CN111430449B (zh) 一种mosfet器件及其制备工艺
CN114613846B (zh) 一种sgt器件及其制备方法
CN106876470A (zh) 一种沟槽栅金属氧化物场效应晶体管及其制造方法
CN112103346A (zh) 一种高击穿电压的沟槽功率器件及其制造方法
CN107799600B (zh) 一种阶梯高k介质层元素纵向双扩散金属氧化物半导体场效应管
CN217719614U (zh) 一种低速抗emi的碳化硅mosfet

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20230512