CN105895516A - 具有屏蔽栅的沟槽栅mosfet的制造方法 - Google Patents

具有屏蔽栅的沟槽栅mosfet的制造方法 Download PDF

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Abstract

本发明公开了一种具有屏蔽栅的沟槽栅MOSFET的制造方法，包括步骤：提供一半导体衬底并进行光刻刻蚀形成沟槽；进行第一绝缘层生长；对第一绝缘层进行回刻；对第一绝缘层进行带角度刻蚀形成底部绝缘层，使底部绝缘层的厚度从顶部到底部逐渐增加；进行第一多晶硅层淀积并回刻形成多晶硅屏蔽栅；形成多晶硅间隔离介质层；形成栅介质层；进行第二多晶硅层淀积并回刻形成多晶硅栅。本发明能在屏蔽栅底部形成厚度连续变化的底部绝缘层，工艺简单、成本低，能够进一步提高器件的击穿电压以及实现更优的比导通电阻。

Description

具有屏蔽栅的沟槽栅MOSFET的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种具有屏蔽栅的沟槽栅MOSFET的制造方法。
背景技术
自功率MOS技术发明以来，该技术已取得了很多重要的发展和长足的进步。近年来，功率MOS技术的新器件结构和新制造工艺不断的涌现，以达到两个最基本的目标：最大的功率处理能力，最小的功率损耗。沟槽栅MOSFET(Trench MOS)技术是实现此目标最重要的技术推动力之一。最初，Trench MOS技术的发明是为了增加平面器件的沟道密度，以提高器件的电流处理能力，然而，改进的新的Trench MOS结构不但能降低沟道密度，还能进一步降低漂移区电阻，Trench MOS技术发展的其主要目标是：(1)降低正向导通电阻以减小静态功率损耗；(2)提高开关速度以减小瞬态功率损耗。
新的Trench MOS结构中，最具代表性的是屏蔽栅(Shield-Gate)技术，可利用其第一层多晶层(Shield)作为“体内场板”来降低漂移区的电场，从而降低漂移区电阻，所以Shield-Gate技术通常具有更低的导通电阻和更高的击穿电压，并可用于较高电压(20V-250V)的Trench MOS产品。此外，由于Shield-Gate技术可具有更高的输入电容(Ciss)和米勒(Miller)电容(Cgd)比值，Ciss/Cgd，所以，Shield-Gate器件拥有更高的抗漏极电压震荡对栅极影响的能力。近年具有屏蔽栅的Trench MOS结构及工艺方面的改进层出不穷，这些新的结构及工艺极大的提高该结构器件的市场占有率，通过该技术生产的Trench MOS产品市场占有率逐年提高，得到蓬勃发展。
如图1A所示，是现有第一种具有屏蔽栅的沟槽栅MOSFET的结构示意图；以N型器件为例，现有具有屏蔽栅的沟槽栅MOSFET的单元结构包括：
N型硅衬底101，在硅衬底101的沟槽栅形成区域中形成有沟槽。硅衬底101的表面也能形成N型硅外延层，沟槽位于所述硅外延层中。
在沟槽的底部表面和侧面形成有底部绝缘层如氧化硅层102。
多晶硅屏蔽栅103a由第一多晶硅层组成。图1A中，多晶硅屏蔽栅103a位于整个沟槽的深度范围内。多晶硅屏蔽栅103a的底部部分通过底部绝缘层102和硅衬底101之间相间隔。
多晶硅屏蔽栅103a的顶部部分的宽度变小，多晶硅栅106a由填充于多晶硅屏蔽栅103a的顶部部分两侧的沟槽中的第二多晶硅层组成。在多晶硅屏蔽栅103a的顶部部分的侧面形成有多晶硅间隔离介质层如氧化硅层104a，在多晶硅屏蔽栅103a的顶部部分相对于的沟槽的侧面形成有栅介质层如栅氧化层105。多晶硅栅106a和沟槽的侧面之间通过栅氧化层105隔离，多晶硅栅106a和多晶硅屏蔽栅103a通过多晶硅间隔离介质层104a隔离。
在硅衬底101的表面形成有P阱107。
源区108形成在P阱107中。多晶硅栅106a从侧面覆盖源区108和P阱107，且被多晶硅栅106a侧面覆盖的P阱107的表面用于形成连接源区108和底部硅衬底101的沟道。
层间膜109将器件覆盖，正面金属层111通过接触孔110和源区108接触引出源极，多晶硅栅106a顶部也通过正面金属层111引出栅极。在硅衬底101的背面形成有漏区，通过背面金属层引出漏极。
图1A中只显示了2个沟槽，一个沟槽对应于一个沟槽栅MOSFET的单元结构，沟槽栅MOSFET一般具有多个交替排列的单元结构组成，所以沟槽也会交替排列。
如图1B所示，是现有第二种具有屏蔽栅的沟槽栅MOSFET的结构示意图；和图1A所示的现有第一种结构的区别之处为，现有第二种结构的区别之处为：多晶硅屏蔽栅103b的仅位于沟槽的底部，多晶硅间隔离介质层104b位于多晶硅屏蔽栅103b的表面，多晶硅栅106b填充于形成有栅氧化层105的顶部沟槽中。
图1A和图1B中都是利用多晶硅屏蔽栅来作为体内场板来降低漂移区的电场，其中漂移区由P阱107底部和漏区顶部之间的N型区域组成，能由N型硅衬底101直接组成，也能另外在外延或掺杂形成。图1A和图1B中多晶硅屏蔽栅和硅衬底之间进行隔离的底部绝缘层都具有均匀的厚度。
发明内容
本发明所要解决的技术问题是提供一种具有屏蔽栅的沟槽栅MOSFET的制造方法，能在屏蔽栅底部形成厚度连续变化的底部绝缘层，工艺简单、成本低，能够进一步提高器件的击穿电压以及实现更优的比导通电阻。
为解决上述技术问题，本发明提供的具有屏蔽栅的沟槽栅MOSFET的制造方法包括如下步骤：
步骤一、提供一半导体衬底，采用光刻刻蚀工艺在所述半导体衬底的栅极形成区域中形成沟槽。
步骤二、进行第一绝缘层生长，所述第一绝缘层将所述沟槽完全填充。
步骤三、对所述第一绝缘层进行回刻，该回刻工艺将位于所述沟槽顶部的沟槽栅形成区域露出，位于所述沟槽栅形成区域底部的所述沟槽被所述第一绝缘层完全填充。
步骤四、对所述第一绝缘层进行带角度刻蚀，由所述带角度刻蚀完成后的所述第一绝缘层作为底部绝缘层；从所述沟槽的顶部到底部方向上，位于所述沟槽侧面的所述底部绝缘层的厚度呈连续的逐渐增加结构且位于所述沟槽的底部表面的所述底部绝缘层的厚度最大。
步骤五、进行第一多晶硅层淀积并回刻，回刻后的所述第一多晶硅层完全填充所述底部绝缘层所包围的所述沟槽区域并组成多晶硅屏蔽栅。
步骤六、在所述多晶硅屏蔽栅顶部表面形成多晶硅间隔离介质层。
步骤七、在所述沟槽栅形成区域的所述沟槽侧面形成栅介质层。
步骤八、进行第二多晶硅层淀积并回刻，回刻后的所述第二多晶硅层完全填充形成有所述栅介质层和所述多晶硅间隔离介质层的所述沟槽栅形成区域的所述沟槽并组成多晶硅栅。
进一步的改进是，所述半导体衬底为形成有硅外延层的硅衬底，所述沟槽形成于所述硅外延层中。
进一步的改进是，所述第一绝缘层由氧化硅层组成，所述多晶硅间隔离介质层由氧化硅组成，所述栅介质层由氧化硅层组成。
进一步的改进是，步骤四中所述带角度刻蚀的刻蚀角度为75度～85度。
进一步的改进是，在沿所述沟槽的宽度方向的剖面上，所述底部绝缘层所包围的所述沟槽区域呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。
进一步的改进是，所述底部绝缘层所包围的所述沟槽区域的侧面倾角等于所述带角度刻蚀的刻蚀角度且为75度～85度。
进一步的改进是，步骤一中所述硅衬底具有第一导电类型重掺杂，所述硅衬底的背面用于形成漏区，所述硅外延层具有第一导电类型轻掺杂，所述硅外延层用于形成沟槽栅MOSFET的漂移区。
进一步的改进是，还包括步骤：
步骤九、在所述硅外延层中形成第二导电类型阱区，所述多晶硅栅穿过所述阱区，所述多晶硅栅从侧面覆盖所述阱区并用于在所述阱区侧面形成沟道。
步骤十、进行第一导电类型重掺杂注入在所述阱区表面形成源区。
步骤十一、形成层间膜、接触孔和正面金属层；对所述正面金属层进行图形化引出源极和栅极。
步骤十二、在所述硅衬底背面进行第一导电类型重掺杂注入形成漏区。
步骤十三、形成背面金属层引出漏极。
进一步的改进是，所述栅极通过接触孔和所述多晶硅栅连接；所述源极通过接触孔和所述源区连接。
进一步的改进是，所述多晶硅屏蔽栅也通过接触孔连接到所述源极。
本发明通过简单的刻蚀工艺就能实现屏蔽栅底部的绝缘层的厚度的连续变化，并通过厚度连续变化的底部绝缘层来改善器件比导通电阻和提高器件耐压。本发明在工艺上只需要沟槽刻蚀后淀积绝缘层如氧化硅层，然后带角度刻蚀绝缘层就能得到厚度连续变化的底部绝缘层，所以本发明的工艺简单，工艺步骤少，成本低；同时底部绝缘层厚度的变化是连续的，这更有利于发挥多晶硅屏蔽栅的体内场板效应，得到更低比导通电阻的器件。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A是现有第一种具有屏蔽栅的沟槽栅MOSFET的结构示意图；
图1B是现有第二种具有屏蔽栅的沟槽栅MOSFET的结构示意图；
图2A-2H是现有第一种屏蔽栅的底部绝缘层的厚度具有变化的沟槽栅MOSFET制造方法各步骤中的器件结构示意图；
图3A-3H是现有第二种屏蔽栅的底部绝缘层的厚度具有变化的沟槽栅MOSFET制造方法各步骤中的器件结构示意图；
图4是本发明实施例具有屏蔽栅的沟槽栅MOSFET的制造方法的流程图；
图5A-5H本发明实施例具有屏蔽栅的沟槽栅MOSFET的制造方法各步骤中的器件结构示意图；
图6本发明实施例方法中带角度刻蚀的刻蚀角度改变时漂移区的纵向深度的电场强度分布曲线；
图7本发明实施例方法形成的器件和图1B所示的现有器件的漂移区的纵向深度的电场强度分布曲线。
具体实施方式
图1A和图1B对应的多晶硅屏蔽栅底部的绝缘层都具有均匀的厚度，通过将多晶硅屏蔽栅底部的绝缘层设置为具有底部厚顶部薄的厚度变化的结构能进一步优化器件的体内场板，从而能进一步提高器件的击穿电压以及实现更优的比导通电阻。如图2A至2H所示，是现有第一种屏蔽栅的底部绝缘层的厚度具有变化的沟槽栅MOSFET制造方法各步骤中的器件结构示意图；现有第一种方法中的底部绝缘层采用底部氧化层，是通过氧化层逐步淀积(Stepped-Oxide-Deposition，SOD)实现，包括如下步骤：
如图2A所示，提供表面形成有N型硅外延层202的硅衬底201，在硅外延层202的沟槽栅形成区域形成沟槽203，图2A中仅显示了一个沟槽203，沟槽栅MOSFET一般会由多个MOSFET单元结构组成，一个沟槽203对应于一个MOSFET单元结构。之后在沟槽203的底部表面和侧面形成氧化层204a。
如图2B所示，在沟槽203中填充牺牲层205a，并对牺牲层205a进行回刻，回刻后的牺牲层205a位于沟槽203的底部。之后将位于牺牲层205a底部的沟槽203的侧面的氧化层204a去除。
如图2C所示，之后去除牺牲层205a。之后形成氧化层204b，沟槽203的底部的氧化层将会由氧化层204a和204b叠加组成，沟槽203的底部的氧化层由氧化层204b组成，所以沟槽203的底部氧化层会较厚。之后形成牺牲层205b并回刻，回刻后的牺牲层205b位于沟槽203的底部但是牺牲层205b的纵向厚度会比图2B的牺牲层205a厚。之后将牺牲层205b顶部的氧化层204b去除。
之后重复进行氧化层淀积，牺牲层淀积和回刻，将牺牲层顶部的氧化层去除。从而形成具有厚度渐变的底部氧化层204。其中，图2D中形成有氧化层204c，牺牲层205c；图2E中形成有氧化层204d，牺牲层205d；图2F中形成有氧化层204e，牺牲层205e；图2G中形成有氧化层204f。图2G形成氧化层204f之后，已经得到了氧化层204，由图2G可知，氧化层204底部的氧化层是由更多次数淀积的氧化层叠加而成，故氧化层204具有从底部到顶部厚度逐渐减小的结构。
之后如图2H所示，填充第一多晶硅层206。后续步骤中将会对第一多晶硅层206进行回刻形成多晶硅屏蔽栅。之后形成多晶硅栅，栅介质层，P阱，源区，层间膜，接触层和正面金属层等步骤不再详细介绍。
如图3A至3H所示，是现有第二种屏蔽栅的底部绝缘层的厚度具有变化的沟槽栅MOSFET制造方法各步骤中的器件结构示意图；现有第二种方法中的底部绝缘层采用底部氧化层，是通过氧化层逐步刻蚀去除(Stepped-Oxide-Etch-Off，SOE)实现，包括如下步骤：
如图3A所示，提供表面形成有N型硅外延层302的硅衬底301，在硅外延层302的沟槽栅形成区域形成沟槽303，图3A中仅显示了一个沟槽303。之后在沟槽303的底部表面和侧面形成氧化层304。
如图3B所示，在沟槽303中填充牺牲层305。之后采用刻蚀工艺将位于牺牲层305的顶部两侧的氧化层304去除，去除区域如标记306a所示。
如图3C所示，之后牺牲层305进行回刻，使牺牲层305降低一定的深度。之后对牺牲层305顶部的氧化层304进行刻蚀去除，去除区域如标记306b所示。
之后重复牺牲层305回刻，氧化层304刻蚀的工艺，从而形成具有厚度渐变的底部氧化层304。其中，图3D中氧化层304被去除的区域如标记306c所示；图3E中氧化层304被去除的区域如标记306d所示；图3F中氧化层304被去除的区域如标记306e所示。图3G中将牺牲层305完全去除，从而完成厚度渐变的氧化层304的形成工艺。由图3G可知，氧化层304底部的氧化层是由被刻蚀的次数更少从而更厚，故氧化层304具有从底部到顶部厚度逐渐减小的结构。
之后如图3H所示，填充第一多晶硅层307。后续步骤中将会对第一多晶硅层307进行回刻形成多晶硅屏蔽栅。之后形成多晶硅栅，栅介质层，P阱，源区，层间膜，接触层和正面金属层等步骤不再详细介绍。
如图4所示，是本发明实施例具有屏蔽栅的沟槽栅MOSFET的制造方法的流程图；如图5A至5H所示，本发明实施例具有屏蔽栅的沟槽栅MOSFET的制造方法各步骤中的器件结构示意图。以N型器件为例，本发明实施例具有屏蔽栅的沟槽栅MOSFET的制造方法包括如下步骤：
步骤一、如图5A所示，提供一半导体衬底，采用光刻刻蚀工艺在所述半导体衬底的栅极形成区域中形成沟槽3。
较佳为，所述半导体衬底为形成有N型硅外延层2的N型硅衬底1，所述沟槽3形成于所述硅外延层2中。本发明实施例中，所述硅衬底1具有N型重掺杂，所述硅衬底1的背面用于形成漏区；所述硅外延层2具有N型轻掺杂，所述硅外延层2用于形成沟槽栅MOSFET的漂移区。
步骤二、如图5B所示，进行第一绝缘层4生长，所述第一绝缘层4将所述沟槽3完全填充。本发明实施例中，所述第一绝缘层4由氧化硅层组成，
步骤三、如图5B所示，对所述第一绝缘层4进行回刻，该回刻工艺将位于所述沟槽3顶部的沟槽栅形成区域露出，位于所述沟槽栅形成区域底部的所述沟槽3被所述第一绝缘层4完全填充。
步骤四、如图5C所示，对所述第一绝缘层4进行带角度刻蚀，由所述带角度刻蚀完成后的所述第一绝缘层4作为底部绝缘层4；从所述沟槽3的顶部到底部方向上，位于所述沟槽3侧面的所述底部绝缘层4的厚度呈连续的逐渐增加结构且位于所述沟槽3的底部表面的所述底部绝缘层4的厚度最大。
较佳为，所述带角度刻蚀的刻蚀角度为75度～85度。
在沿所述沟槽3的宽度方向的剖面上，所述底部绝缘层4所包围的所述沟槽区域即标记5所对应的区域呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。所述底部绝缘层4所包围的所述沟槽区域5的侧面倾角等于所述带角度刻蚀的刻蚀角度且为75度～85度。
步骤五、如图5D所示，进行第一多晶硅层6淀积并回刻，回刻后的所述第一多晶硅层6完全填充所述底部绝缘层4所包围的所述沟槽区域5并组成多晶硅屏蔽栅6。
步骤六、如图5D所示，在所述多晶硅屏蔽栅6顶部表面形成多晶硅间隔离介质层7。较佳为，所述多晶硅间隔离介质层7由氧化硅组成，
步骤七、如图5E所示，在所述沟槽栅形成区域的所述沟槽3侧面形成栅介质层。较佳为，所述栅介质层由氧化硅层组成。
步骤八、如图5E所示，进行第二多晶硅层9淀积并回刻，回刻后的所述第二多晶硅层9完全填充形成有所述栅介质层和所述多晶硅间隔离介质层7的所述沟槽栅形成区域的所述沟槽3并组成多晶硅栅9；多晶硅栅9也即为沟槽栅。
步骤九、如图5F所示，在所述硅外延层2中形成P型阱区10，所述多晶硅栅9穿过所述阱区10，所述多晶硅栅9从侧面覆盖所述阱区10并用于在所述阱区10侧面形成沟道。
步骤十、如图5G所示，进行N型重掺杂注入在所述阱区10表面形成源区11。
步骤十一、如图5F所示，形成层间膜12；
如图5G所示，光刻刻蚀形成穿过层间膜12的接触孔13a；如图5H所示，在接触孔13a中填充金属形成和底部相接触的接触孔13。
之后形成正面金属层14；对所述正面金属层14进行图形化引出源极和栅极。所述栅极通过接触孔13和所述多晶硅栅9连接；所述源极通过接触孔13和所述源区11连接。所述多晶硅屏蔽栅6也通过接触孔连接到所述源极。
步骤十二、在所述硅衬底1背面进行N型重掺杂注入形成漏区。
步骤十三、形成背面金属层引出漏极。
如图6所示，本发明实施例方法中带角度刻蚀的刻蚀角度改变时漂移区的纵向深度的电场强度分布曲线；横坐标为漂移区的纵向坐标，从-6微米到0微米的方向为从沟槽的顶部到底部的方向，横坐标为电场强度，曲线401、402、403、404、405、406、407、408和409的所对应的带角度刻蚀的刻蚀角度为75度～85度之间且依次增加，其中曲线405所对应的刻蚀角度为80度。可知，通过对刻蚀角度的改变，能够对漂移区的电场强度分布进行调节：
刻蚀角度越小，阱区结即阱区10和漂移区的PN结位置处也即对应于图6中的-6微米处的电场强度越强，而刻蚀角度过小则可能会导致位于沟槽下端的漂移区不耗尽，如曲线401所示，击穿电压(BV)会较低。
刻蚀角度越大，阱区结附近的电场强度越弱，可能会导致击穿电压整体偏低。
在其它设计条件确定的条件下，也即其它工艺条件都相同时，有一个刻蚀角度将会有一个最佳匹配值，也即在该刻蚀角度下，击穿电压会达到最高值，由图6所示可知，本发明实施例中，当刻蚀角度为80度时达到最佳匹配。
如图7所示，本发明实施例方法形成的器件和图1B所示的现有器件的漂移区的纵向深度的电场强度分布曲线。横坐标为漂移区的纵向坐标，从-6微米到0微米的方向为从沟槽的顶部到底部的方向，横坐标为电场强度，曲线501本发明实施例方法形成的器件漂移区的纵向深度的电场强度分布曲线，曲线502为图1B所示的现有器件的漂移区的纵向深度的电场强度分布曲线，可知本发明实施例的电场强度分布曲线更接近矩形，所以击穿电压会增加。所以本发明实施例方法能提高器件的耐压能力从而也能得到更低的比导通电阻。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，采用光刻刻蚀工艺在所述半导体衬底的栅极形成区域中形成沟槽；
步骤二、进行第一绝缘层生长，所述第一绝缘层将所述沟槽完全填充；
步骤三、对所述第一绝缘层进行回刻，该回刻工艺将位于所述沟槽顶部的沟槽栅形成区域露出，位于所述沟槽栅形成区域底部的所述沟槽被所述第一绝缘层完全填充；
步骤四、对所述第一绝缘层进行带角度刻蚀，由所述带角度刻蚀完成后的所述第一绝缘层作为底部绝缘层；从所述沟槽的顶部到底部方向上，位于所述沟槽侧面的所述底部绝缘层的厚度呈连续的逐渐增加结构且位于所述沟槽的底部表面的所述底部绝缘层的厚度最大；
步骤五、进行第一多晶硅层淀积并回刻，回刻后的所述第一多晶硅层完全填充所述底部绝缘层所包围的所述沟槽区域并组成多晶硅屏蔽栅；
步骤六、在所述多晶硅屏蔽栅顶部表面形成多晶硅间隔离介质层；
步骤七、在所述沟槽栅形成区域的所述沟槽侧面形成栅介质层；
步骤八、进行第二多晶硅层淀积并回刻，回刻后的所述第二多晶硅层完全填充形成有所述栅介质层和所述多晶硅间隔离介质层的所述沟槽栅形成区域的所述沟槽并组成多晶硅栅。
2.如权利要求1所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：所述半导体衬底为形成有硅外延层的硅衬底，所述沟槽形成于所述硅外延层中。
3.如权利要求2所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：所述第一绝缘层由氧化硅层组成，所述多晶硅间隔离介质层由氧化硅组成，所述栅介质层由氧化硅层组成。
4.如权利要求1所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：步骤四中所述带角度刻蚀的刻蚀角度为75度～85度。
5.如权利要求1所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：在沿所述沟槽的宽度方向的剖面上，所述底部绝缘层所包围的所述沟槽区域呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。
6.如权利要求5所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：所述底部绝缘层所包围的所述沟槽区域的侧面倾角等于所述带角度刻蚀的刻蚀角度且为75度～85度。
7.如权利要求2所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：步骤一中所述硅衬底具有第一导电类型重掺杂，所述硅衬底的背面用于形成漏区，所述硅外延层具有第一导电类型轻掺杂，所述硅外延层用于形成沟槽栅MOSFET的漂移区。
8.如权利要求7所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于，还包括步骤：
步骤九、在所述硅外延层中形成第二导电类型阱区，所述多晶硅栅穿过所述阱区，所述多晶硅栅从侧面覆盖所述阱区并用于在所述阱区侧面形成沟道；
步骤十、进行第一导电类型重掺杂注入在所述阱区表面形成源区；
步骤十一、形成层间膜、接触孔和正面金属层；对所述正面金属层进行图形化引出源极和栅极；
步骤十二、在所述硅衬底背面进行第一导电类型重掺杂注入形成漏区；
步骤十三、形成背面金属层引出漏极。
9.如权利要求8所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：所述栅极通过接触孔和所述多晶硅栅连接；所述源极通过接触孔和所述源区连接。
10.如权利要求9所述的具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于：所述多晶硅屏蔽栅也通过接触孔连接到所述源极。
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