KR20200136975A - 트렌치 분리 게이트 디바이스 및 그 제조방법 - Google Patents

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KR20200136975A
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Abstract

본 발명은 트렌치 분리 게이트 디바이스의 제조방법에 관한 것으로, 상기 방법은 반도체 기판을 에칭하여 트렌치를 형성하는 단계; 트렌치 내에 산화물을 증착하여 플로팅 게이트 산화층을 형성함으로써, 플로팅 게이트 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께가 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하게 하는 단계; 트렌치 내에 다결정규소를 증착하여 플로팅 게이트 다결정층을 형성하는 단계; 플로팅 게이트 다결정층의 상면에 절연매체를 생장시켜 격리층을 형성하는 단계; 트렌치 내의 격리층 상에 컨트롤 게이트를 형성하는 단계를 포함한다.

Description

트렌치 분리 게이트 디바이스 및 그 제조방법
관련출원
본 출원은 2018년 3월 27일자, 중국특허 출원번호 2018102597833, 명칭 “트렌치 분리 게이트 디바이스 및 그 제조방법”에 기초한 우선권의 이익을 주장하며, 해당 중국 특허 출원의 문헌에 개시된 모든 내용은 본 명세서의 일부로서 포함시킨다.
기술분야
본 출원은 반도체 제조 기술분야에 관한 것으로, 특히 트렌치 분리 게이트 디바이스 및 그 제조방법에 관한 것이다.
분리 게이트 디바이스구조가 제안된 이래, 분리 게이트 구조의 낮은 저항, 낮은 게이트 캐패시턴스 등 장점으로 인하여, 중저전압 일반 트렌치형 VDMOS(Vertical Double-diffused Metal-Oxide-Semiconductor Field-Effect Transistor; 수직 이중 확산형 금속 산화물 반도체 전계효과 트랜지스터) 제품이 트렌치 분리 게이트 VDMOS디바이스로 점차 대체되는 추세를 보이고 있다.
현재, 트렌치의 하부 산화층의 구현방식은 열산화법이나 열산화를 통해 한 층의 얇은 산화층을 생장시킨 후, 퍼니스 산화방식 또는 증착방식을 이용하여 얇은 산화층 표면에 한 층의 산화층을 생장시키는 것이다. 상술한 방식으로 산화층을 생장시키면, 실제로 얻는 트렌치 밑부분 산화층의 두께가 흔히 트렌치 측벽 산화층의 두께보다 얇고, 트렌치 밑부분 산화층의 두께가 증가되고 트렌치 깊이가 증가됨에 따라, 측벽 산화층의 두께에 대한 트렌치 밑부분 산화층의 두께의 비율이 작아지는 경향이 있다. VDMOS의 소스 및 드레인 양단에 역전압이 인가될 때, 내전압에 적응하기 위하여 트렌치 밑부분은 비교적 두꺼운 산화층이 필요하다. 트렌치 밑부분 산화층의 두께가 트렌치 측벽 산화층의 두께보다 작기 때문에, 트렌치 밑부분 산화층 두께를 더 두껍게 하기 위한 산화과정의 증가는, 측벽 산화층 두께를 보다 두꺼워지게 하고, 두꺼운 트렌치 측벽 산화층으로 인해 더 넓은 트렌치 폭이 필요하므로, 칩 면적이 커지고, 특정 온 저항(Specific On Resistance)이 높아진다.
본 출원의 다양한 실시예에 따르면 트렌치 분리 게이트 디바이스 및 그 제조방법이 제공된다.
본 출원의 일 측면에 따른 트렌치 분리 게이트 디바이스의 제조방법은, 반도체 기판을 에칭하여 트렌치를 형성하는 단계; 상기 트렌치 내에 산화물을 증착하여 플로팅 게이트 산화층을 형성함으로써, 상기 플로팅 게이트 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 상기 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께가 상기 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하게 하는 단계; 상기 트렌치 내에 다결정규소를 증착하여 플로팅 게이트 다결정층을 형성하는 단계; 상기 플로팅 게이트 다결정층의 상면에 절연매체를 생장시켜 격리층을 형성하는 단계; 및 상기 트렌치 내의 상기 격리층 상에 컨트롤 게이트를 형성하는 단계를 포함한다.
본 출원의 다른 측면에 따른 트렌치 분리 게이트 디바이스는, 내부에 트렌치가 형성된 반도체 기판; 상기 트렌치 내벽에 형성된 플로팅 게이트 산화층으로서, 그 두께는 트렌치 측벽을 따라 트렌치 밑부분까지 점차 두꺼워지고, 상기 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께가 상기 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일한 플로팅 게이트 산화층; 상기 플로팅 게이트 산화층 표면에 형성된 플로팅 게이트 다결정층; 상기 플로팅 게이트 다결정층 상에 형성된 격리층; 및 상기 격리층 상에 형성되어 디바이스의 온/오프를 제어하는 컨트롤 게이트를 포함한다.
본 출원의 하나 이상의 실시예의 세부사항은 아래의 도면과 설명에서 설명된다. 본 출원의 다른 특징, 목적과 장점은 명세서, 첨부된 도면 및 특허청구의 범위로부터 더욱 명백해질 것이다.
본 명세서에 개시되는 본 출원의 실시예 또는 실예를 보다 잘 묘사하고 설명하기 위하여 하나 이상의 첨부된 도면을 참조될 수 있다. 도면을 설명하기 위한 추가 세부사항 또는 예시는, 개시된 출원, 설명되고 있는 실시예 및/또는 예시 및 현재 이해하고 있는 이러한 출원의 최상의 방식 중 어느 하나의 범위를 제한하는 것으로 간주되어서는 안된다.
도 1은 본 출원의 일 실시예에 따른 트렌치 분리 게이트 디바이스의 제조방법의 흐름도이다.
도 2는 본 출원의 일 구체적인 실시예에 따른 트렌치 분리 게이트 디바이스의 제조방법의 흐름도이다.
도 3a 내지 도 3g는 도 2의 방법에 따라 제조된 트렌치 분리 게이트 디바이스디바이스의 셀 단면을 개략적으로 제시하는 도면이다.
도 4는 본 출원의 또 다른 구체적인 실시예에 따른 트렌치 분리 게이트 디바이스의 제조방법의 흐름도이다.
도 5a 내지 도 5h는 도 4의 방법에 따라 제조된 트렌치 분리 게이트 디바이스디바이스의 셀 단면을 개략적으로 제시하는 도면이다.
도 1을 참조하면 본 출원이 제공하는 트렌치 분리 게이트 디바이스의 제조방법은 아래의 단계를 포함한다.
S100 단계: 반도체 기판을 에칭하여 트렌치를 형성한다.
S110 단계: 트렌치 내에 산화물을 증착하여 플로팅 게이트 산화층을 형성함으로써, 플로팅 게이트 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 상기 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께가 상기 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하게 한다.
S120 단계: 트렌치 내에 다결정규소를 증착하여 플로팅 게이트 다결정층을 형성한다.
S130 단계: 플로팅 게이트 다결정층의 상면에 절연매체를 생장시켜 격리층을 형성한다.
S140 단계: 트렌치 내의 상기 격리층 상에 컨트롤 게이트를 형성한다.
상술한 트렌치 분리 게이트 디바이스의 제조방법에 있어서, 트렌치 측벽에 점차 변화하는 플로팅 게이트 산화층이 생장되어, 플로팅 게이트 산화층의 두께는 격리층 위치로부터 트렌치 밑부분 위치에 이르기까지 점차 두꺼워지고, 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께는 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하게 한다. 점차 변화하는 플로팅 게이트 산화층의 두께는 트렌치 폭을 감소시켜, 셀 면적을 더 줄이고 디바이스의 특정 온 저항(specific on resistance)을 강하시킬 수 있다. 또한, 트렌치 측벽으로부터 점차 두꺼워지고 트렌치 측벽 하부에 있는 두께가 트렌치 밑부분에 있는 두께와 동일한 플로팅 게이트 산화층은, 컨트롤 게이트에서 트렌치 밑부분으로 갈수록 증가하는 전압에도 적응하여, 디바이스가 비적응성 전압(non-adaptive voltage)에 의하여 파괴되지 않게 한다.
일 실시예에서, 반도체 기판을 에칭하여 트렌치를 형성하는 단계는 구체적으로,트렌치 측벽이 상하로 수직되도록, 반도체 기판을 수직으로 에칭하는 단계를 포함한다. 트렌치 내에 산화물을 증착하여 플로팅 게이트 산화층을 형성하는 단계는, 트렌치 내면에 제 1 산화층을 형성하는 단계; 고밀도 플라즈마 화학기상증착 공정을 이용하여 상기 제 1 산화층 상에 제 2 산화층을 형성하는 단계를 포함하되, 제 2 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 트렌치 측벽 하부에 있는 제 2 산화층의 두께가 트렌치 밑부분에 있는 제 2 산화층의 두께와 동일하도록 제어한다. 여기서, 제 2 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지도록 제어하는 것은, 구체적으로 반응챔버의 압력과 반응챔버에 유입되는 반응기체 유량을 제어하는 것을 통하여 구현할 수 있다.
구체적으로 도 2를 참조하면, 본 실시예의 트렌치 분리 게이트 디바이스의 제조방법은 아래의 단계를 포함한다.
S200 단계: 반도체 기판을 에칭하여 트렌치를 형성한다.
반도체 기판은 트랜지스터와 집적회로를 제조하기 위한 기계적 지지와 전기적 성능을 제공하는 반도체 재료이다. 본 실시예에서, 반도체 기판은 단결정, 다결정 또는 비결정 구조를 갖는 규소 또는 게르마늄과 같은 반도체 원소를 포함하거나, 탄화규소, 안티몬화인듐, 텔루르화납, 비화인듐, 인화인듐, 비화갈륨 또는 안티몬화갈륨과 같은 혼합 반도체 구조, 합금 반도체 또는 이들의 조합 등을 포함할 수도 있다.
구체적으로, 도 3a를 참조하면, 반도체 기판은 고농도로 도핑된 본체층(100)과 저농도로 도핑된 에피택셜층(110)을 포함한다. 본체층(100)과 에피택셜층(110)의 도핑유형은 동일하며, N형 불순물일 수 있다. 본 출원에서는 건식 에칭공정을 이용하여, 에피택셜층(110)을 위에서 아래로 수직으로 에칭함으로써, 에칭하여 형성된 트렌치(120) 측벽이 상하로 수직되도록 한다.
S210 단계: 트렌치 내면에 제 1 산화층을 형성한다.
본 실시예에서, 퍼니스 산화법을 이용하여 트렌치 내면에 제 1 산화층을 형성할 수 있고, 제 1 산화층은 산화규소일 수 있다.
구체적으로, 제조시 일정한 기체 분위기와 일정한 온도 분위기에 반도체 기판을 두고, 반도체 기판은 산소가스 또는 수증기와 반응하여 이산화규소를 생성한다. 여기서, 상기 기체분위기는 질소가스 및/또는 산소가스 및/또는 수소가스이며, 온도범위는 700도 정도에서 1100도 정도까지 승온하였다가 다시 700도 정도로 낮아진다. 도 3b에 제시한 바와 같이, 본 실시예에서 트렌치(120)의 각 개소에 위치한 제 1 산화층(121)의 두께는 모두 동일하다.
S220 단계: 고밀도 플라즈마 화학기상증착 공정을 이용하여 제 1 산화층 상에 제 2 산화층을 형성하고, 반응챔버의 압력과 반응챔버에 유입하는 반응기체 유량을 제어함으로써, 제 2 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 트렌치 측벽 하부에 있는 제 2 산화층 두께가 트렌치 밑부분에 있는 제 2 산화층 두께와 동일하게 된다.
도 3c에 제시된 바와 같이, 제 1 산화층(121)의 제조를 완성한 후, 고밀도 플라즈마 화학기상증착 공정(High Density Plasma Chemical Vapor Deposition, HDP CVD)을 이용하여, 트렌치(120) 밑부분에 있는 제 1 산화층(121)의 표면에 제 2 산화층(122)을 증착한다. 여기서, 제 2 산화층(122)은 산화규소일 수 있다. 제조시 실란, 산소가스, 수소가스, 헬륨가스 등 반응기체를 반응챔버에 유입시키고, 증착과정에서 반응챔버의 압력과 유입되는 반응기체의 유량을 제어함으로써, 반응하여 생성된 이산화규소가 트렌치(120) 측벽과 밑부분에 부착되는 양을 제어한다. 우선, 일정한 압력조건에서 반응챔버 내로 일정한 양의 반응기체를 유입시키고, 챔버 압력의 작용하에 반응기체는 트렌치(120)의 밑부분에 도달하여, 트렌치(120)의 밑부분에서 반응을 진행하여 두께가 비교적 두꺼운 산화물을 생성한다. 이후, 일정한 시간 간격으로 압력을 낮추고 반응챔버로 유입되는 반응기체의 유량을 감소시키고, 비교적 작은 압력조건에서 반응기체는 점차 위로 향하며 트렌치(120) 측벽에서 증착반응을 진행하여 얇은 산화물을 생성한다. 따라서 트렌치(120)의 측벽에 증착된 제 2 산화층(122)은 아래에서 위로 점차 얇아지고, 트렌치 측벽 하부에 있는 제 2 산화층(122)의 두께는 트렌치(120) 밑부분에 증착된 제 2 산화층(122)의 두께와 동일하다. 따라서, 제 1 산화층(121)과 제 2 산화층(22)으로 구성된 플로팅 게이트 산화층의 두께는 트렌치의 측벽을 따라 위에서 아래로 점차 두꺼워지고, 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께는 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하다. 본 실시예에서, 반응기체의 유량은 15% 내지 20%의 실란, 20% 내지 25%의 산소가스, 25% 내지 35%의 수소가스, 20% 내지 40%의 헬륨가스를 포함할 수 있다.
본 출원의 실시예에서 사용된 HDP CVD 공정은 일반적인 상압 화학기상증착 방식에 비하여 증착 형성된 제 2 산화층(122)의 두께를 제어할 수 있어, 트렌치(120) 측벽에 증착된 제 2 산화층(122)은 위에서 아래로 점차 두꺼워지고, 트렌치(120) 밑부분에 있는 제 2 산화층(122)의 두께는 트렌치(120) 측벽 하부에 있는 제 2 산화층(122)의 두께와 동일하게 한다. 한편, 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께를 두껍게 함으로써디바이스를, 디바이스가 내전압에 적응되고, 고압에 의하여 파괴되지 않게 한다. 다른 한편으로, 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께가 동일한 조건에서, 본 출원에 따른 트렌치 측벽의 플로팅 게이트 산화층은 기존 공정의 트렌치 측벽의 플로팅 게이트 산화층보다 더 얇고, 트렌치 폭은 기존 공정의 트렌치 폭보다 더 좁아, 셀면적을 감소시킴으로써, 칩의 단위 면적당 셀 수량이 증가되고, 디바이스의 특정 온 저항이 낮아진다.
S230 단계: 트렌치 내에 다결정규소를 증착하여 플로팅 게이트 다결정층을 형성한다.
도 3d를 참조하면, 본 실시예에서, 저압 화학기상증착 방법을 이용하여 트렌치 내에 다결정규소를 증착하여 플로팅 게이트 다결정층(123)을 형성할 수 있다. 트렌치(120) 내에 다결정규소를 채운 후, 플로팅 게이트 다결정층(123)의 상면이 후속공정에서 형성되는 P형 웰영역의 하면보다 낮게 되도록 다결정규소를 에칭백하거나 연마할 수 있다.
S240 단계: 플로팅 게이트 다결정층 상면에 절연매체를 생장시켜 격리층을 형성한다.
도 3e를 참조하면, 본 실시예에서, 열산화법 또는 화학기상증착법을 이용하여 플로팅 게이트 다결절층(123)의 상면에 절연매체를 생장시켜 격리층(124)을 형성할 수 있다. 여기서 절연매체는 질화규소 또는 산화규소 또는 산질화규소일 수 있고, 격리층(124)은 플로팅 게이트 다결절층(123)과 후속공정에서 형성되는 컨트롤 게이트를 격리시킨다.
또한, 플로팅 게이트 다결정층(123)의 상면에 격리층(124)을 형성하는 단계 전에, 플로팅 게이트 다결정층(123) 상방의 제 1 산화층(121)을 제거하는 단계를 더 포함한다. 구체적으로, 건식 에칭기술을 사용하여 플로팅 게이트 다결정층(123) 상방에 있는 제 1 산화층(121)을 제거할 수 있다.
S250 단계: 트렌치 내의 격리층 상에 컨트롤 게이트를 형성한다.
또한, 도 3f를 참조하면, 트렌치(120) 내의 격리층(124) 상에 컨트롤 게이트를 형성하는 단계는 구체적으로, 격리층(124) 상방의 트렌치 측벽에 컨트롤 게이트 산화층(125)을 형성하는 단계; 트렌치(120) 내의 격리층(124) 상에 다결정규소를 증착하여 컨트롤 게이트 산화층(125)과 인접한 컨트롤 게이트 다결정층(126)을 형성하는 단계; 컨트롤 게이트 다결정층(126)을 에칭백하거나 연마하는 단계를 포함한다. 컨트롤 게이트 산화층(125)과 컨트롤 게이트 다결절층(126)은 컨트롤 게이트를 구성한다.
구체적으로, 본 실시예에서, 저압 화학기상증착 방법을 이용하여 트렌치(120) 내에 다결정규소를 증착하는 동시에 다결정규소를 도핑할 수 있다. 건식 에칭공정을 이용하여 트렌치(120) 외부의 다결정규소를 에칭함으로써 컨트롤 게이트를 형성할 수 있다.
본 실시예에서 제공되는 트렌치 분리 게이트 디바이스의 제조방법은, 고밀도 플라즈마 화학기상증착 공정을 사용함으로써, 반응챔버의 압력과 반응기체의 유량을 조절하는 것을 통하여 트렌치의 밑부분 및 측벽에 있는 제 2 산화층의 두께를 조절할 수 있다. 트렌치 측벽에 있는 플로팅 게이트 산화층 두께는 위에서 아래로 점차 두꺼워지고, 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께는 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하다. 따라서, 점차 변화하는 내전압의 수요를 만족시키는 동시에, 점차 변화하는 플로팅 게이트 산화층 두께는 트렌치 폭을 축소할 수 있어, 셀면적을 감소시킴으로써, 단위 면적의 칩에 수용될 수 있는 셀 수량이 증가되고, 디바이스의 특정 온 저항이 낮아진다.
도 3g를 참조하면, 트렌치 내의 격리층 상에 컨트롤 게이트를 형성하는 단계 후에, 상기 P형 불순물을 트렌치(120) 양측에 주입 적치하여 P형 웰영역(130)을 형성하는 단계를 더 포함한다. 고농도로 도핑된 N형 불순물을 주입하여, 상기 트렌치(120) 양측의 P형 웰영역(130) 내에 N형 고농도 도핑 영역(131)을 형성한다. 이후, 열산화법을 이용하여 컨트롤 게이트 상에 격리산화층(140)을 형성한다. 상기 격리산화층(140)을 에칭하여 상기 P형 웰영역을 관통하는 연결홀(141)을 형성하고, N형 고농도 도핑 영역(131)은 연결홀(141)과 트렌치(120) 사이에 위치한다. 연결홀(141)을 통하여 P형 웰영역에 고농도로 도핑된 P형 불순물을 주입하여 P형 고농도 도핑 영역(132)을 형성한다. 그다음, 연결홀(141)을 채우고, 마지막으로 상기 격리산화층(140) 상에 소스전극을 형성하고, 본체층(100)의 하면에 드레인전극을 형성하여, 트렌치 분리 게이트 디바이스의 기본구조를 형성한다.
본 실시예는 트렌치 분리 게이트 디바이스를 더 제공하며, 상기 트렌치 분리 게이트 디바이스는 도 2에 제시된 방법의 단계에 따라 제조된다. 구체적으로, 도 3g에 제시된 바와 같이, 상기 트렌치 분리 게이트 디바이스는 본체층(100)과 에피택셜층(110)을 포함하는 반도체 기판을 포함한다. 반도체 기판 내에는 에피택셜층(110) 내에 배치된 트렌치(120)가 배치되며, 트렌치(120) 측벽은 상하로 수직된다. 트렌치(120) 내벽에는 플로팅 게이트 산화층이 구비되고, 상기 플로팅 게이트 산화층은 트렌치(120) 내벽에 위치하는 제 1 산화층(121), 및 제 1 산화층(121) 상에 위치하는 제 2 산화층(122)을 포함한다. 여기서, 트렌치(120) 측벽의 각 개소에 위치한 제 1 산화층(121)의 두께는 균일하고, 제 2 산화층(122)은 트렌치(120) 측벽을 따라 위에서 아래로 점차 두꺼워지고, 트렌치(120) 측벽 하부에 있는 제 2 산화층(122)의 두께는 트렌치(120) 밑부분에 있는 제 2 산화층(122)의 두께와 동일하다. 따라서, 제 1 산화층(121)과 제 2 산화층(122)으로 구성된 플로팅 게이트 산화층의 총 두께는 트렌치(120) 측벽을 따라 위에서 아래로 점차 두꺼워지고, 트렌치(120) 측벽 하부에 있는 플로팅 게이트 산화층의 두께는 트렌치(120) 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하다. 플로팅 게이트 산화층 표면에는 플로팅 게이트 다결정층(123)이 배치된다. 플로팅 게이트 다결정층(123)과 플로팅 게이트 산화층은 플로팅 게이트 구조를 구성한다. 플로팅 게이트 다결정층(123)의 상면에는 격리층(124)이 구비된다. 격리층(124) 상에는 컨트롤 게이트 다결정층(126)과 컨트롤 게이트 산화층(125)이 배치되고, 컨트롤 게이트 다결정층(126)과 컨트롤 게이트 산화층(125)은 컨트롤 게이트 구조를 구성한다.
본 발명의 실시예에서 제공되는 트렌치 분리 게이트 디바이스는, HDP CVD 공정을 이용하여 트렌치의 밑부분 및 측벽에 제 2 산화층을 형성하고, 제 2 산화층의 두께는 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 트렌치 측벽 하부에 있는 제 2 산화층의 두께는 트렌치 밑부분에 있는 제 2 산화층의 두께와 동일하도록 한다. 따라서, 제 1 산화층과 제 2 산화층으로 구성된 플로팅 게이트 산화층의 총 두께는 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께는 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하다. 따라서 점차 변화하는 내전압의 수요를 만족시키는 동시에, 점차 변화하는 플로팅 게이트 산화층의 두께는 트렌치 폭을 축소할 수 있어, 셀면적을 감소시키고, 디바이스의 특정 온 저항이 낮아진다.
다른 실시예에서, 반도체 기판을 에칭하여 트렌치를 형성하는 단계는, 반도체 기판을 에칭하여 수직되는 상반부 트렌치를 형성하는 단계를 포함한다. 반도체 기판을 상기 상반부 트렌치의 밑부분으로부터 아래로 경사지게 에칭하여, 상반부 트렌치의 밑부분으로부터 아래로 연장되고 폭이 위에서 아래로 점차 넓어지고 밑부분이 함몰된 호형인 하반부 트렌치를 형성한다. 트렌치 내에 산화물을 증착하여 플로팅 게이트 산화층을 형성하는 단계는, 트렌치 내표면에 제 1 산화층을 형성하는 단계; 제 1 산화층의 측벽이 상하로 수직되도록 제 1 산화층을 에칭하는 단계; 고밀도 플라즈마 화학기상증착 공정을 사용하여 상기 하반부 트렌치의 밑부분에 있는 제 1 산화층에 제 2 산화층을 형성하여, 제 1 산화층과 제 2 산화층으로 구성된 플로팅 게이트 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 하반부 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께가 하반부 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하도록 하는 단계를 포함한다.
구체적으로, 도 4를 참조하면, 본 실시예의 트렌치 분리 게이트 디바이스의 제조방법은 아래의 단계를 포함한다.
S300 단계: 반도체 기판을 에칭하여 수직되는 상반부 트렌치를 형성한다.
도 5a를 참조하면, 반도체 기판은 본체층(200)과 에피택셜층(210)을 포함한다. 본 실시예에서, 건식 에칭기술을 사용하여 반도체 기판을 수직으로 에칭하여, 에피택셜층(210) 내에 수직으로 아래를 향한 상반부 트렌치(221)를 형성한다. 에칭과정에서, 에칭가스와 규소기판의 반응에 의해 생성된 중합체는 보존하여, 다음 단계에서 상반부 트렌치(221)의 표면이 에칭되지 않도록 상반부 트렌치(221)를 보호하게 한다.
S310 단계: 반도체 기판을 상반부 트렌치 밑부분으로부터 아래로 경사지게 에칭하여, 상기 상반부 트렌치 밑부분으로부터 아래를 향하여 연장되고 폭이 위에서 아래로 점차 넓어지는 하반부 트렌치를 형성한다.
도 5b를 참조하면, 동일하게 건식 에칭기술을 이용하여, 수직된 상반부 트렌치(221) 밑부분으로부터 아래로 에피택셜층(211)을 경사지게 에칭함으로써, 상반부 트렌치(221) 밑부분으로부터 아래로 향하여 연장되고, 폭이 위에서 아래로 점차 넓어지고, 밑부분이 함몰된 호형인 하반부 트렌치(222)를 형성한다. 상반부 트렌치(221)와 하반부 트렌치(222)는 트렌치(220)를 구성한다. 트렌치(220)의 에칭이 완성된 후, 산세척 단계를 수행함으로써, 트렌치(220) 표면에 부착된 에칭에 의해 생성된 중합체를 제거한다.
S320 단계: 트렌치 내면에 제 1 산화층을 형성한다.
도 5c를 참조하면, 퍼니스 산화법 또는 CVD공정을 이용하여 트렌치(220)의 내면을 산화시켜 제 1 산화층(223)을 형성한다. 구체적으로, 본 실시예에서 퍼니스 산화법을 이용하여 트렌치(220)의 표면을 산화시켜 제 1 산화층(223)을 생장시킨다.
S330 단계: 제 1 산화층 측벽이 상하로 수직되도록 제 1 산화층을 에칭한다.
생장과정이 완성된 후, 제 1 산화층(223)을 건식 에칭함으로써, 트렌치 내벽에 있는 제 1 산화층(223) 측벽은 상하로 수직되고, 하반부 트렌치(222) 측벽에 있는 제 1 산화층(223)의 두께는 위에서 아래로 점차 두꺼워지도록 한다.
S340 단계: 고밀도 플라즈마 화학기상증착 공정을 이용하여, 상기 하반부 트렌치의 밑부분에 있는 제 1 산화층에 제 2 산화층을 형성하여, 제 1 산화층과 제 2 산화층으로 조합하여 형성된 플로팅 게이트 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께가 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하도록 한다.
도 5d를 참조하면, HDP CVD 증착방법을 이용하여 하반부 트렌치(222) 밑부분에 있는 제 1 산화층(223) 상에 제 2 산화층(224)을 증착하여, 하반부 트렌치(222) 밑부분에 있는 플로팅 게이트 산화층을 두껍게 하여, 디바이스의 내전압성능을 향상시킨다. 하반부 트렌치(222) 측벽에 있는 제 1 산화층(223)은 하반부 트렌치(222)를 따라 위에서 아래로 점차 두꺼워지고, 제 2 산화층(224)은 하반부 트렌치(222) 밑부분에 있는 제 1 산화층(223) 상에 위치하기 때문에, 제 1 산화층(223)과 제 2 산화층(224)으로 구성된 플로팅 게이트 산화층의 총 두께는 하반부 트렌치(222) 측벽을 따라 위에서 아래로 점차 두꺼워지고, 하반부 트렌치(222) 측벽 하부에 있는 플로팅 게이트 산화층의 두께는 하반부 트렌치(222) 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하다.
S350 단계: 상기 트렌치 내에 다결정규소를 증착하여 플로팅 게이트 다결정층을 형성한다.
도 5e에 제시된 바와 같이, 본 실시예에서, 저압 화학기상증착 방법을 이용하여 트렌치(220) 내에 다결정규소를 증착하여 플로팅 게이트 다결정층(225)을 형성한다. 또한, 트렌치(220) 내에 다결정규소를 채운 후, 플로팅 게이트 다결정층(225)의 상면이 후속공정에서 형성되는 P형 웰영역의 하면보다 낮게 되도록 다결정규소를 에칭백하거나 연마할 수 있다.
S360 단계: 상기 플로팅 게이트 다결정층 상면에 절연매체를 생장시켜 격리층을 형성한다.
도 5f에 제시된 바와 같이, 열산화법 또는 화학기상증착법을 이용하여, 플로팅 게이트 다결정층(225) 상면에 절연매체를 증착하여 격리층(226)을 형성할 수 있다. 절연매체는 질화규소 또는 산화규소 또는 산질화규소일 수 있고, 플로팅 게이트 다결정층(225)과 후속공정에서 형성되는 컨트롤 게이트를 격리시키도록 구성된다.
또한, 플로팅 게이트 다결정층(225)의 상면에 격리층(226)을 형성하는 단계 전에, 플로팅 게이트 다결정층(225) 상방의 제 1 산화층(222)을 제거하는 단계를 더 포함한다. 구체적으로, 건식 에칭기술을 이용하여 플로팅 게이트 다결정층(225) 상방의 제 1 산화층(223)을 제거할 수 있다.
S370 단계: 트렌치 내의 격리층 상에 컨트롤 게이트를 형성한다.
또한, 도 5g에 제시된 바와 같이, 트렌치(220) 내의 격리층(226) 상에 컨트롤 게이트를 형성하는 단계는, 격리층(226) 상방의 트렌치 측벽에 컨트롤 게이트 산화층(227)을 형성하는 단계; 트렌치(220) 내의 격리층(226) 상에 다결정규소를 증착하여 컨트롤 게이트 산화층(227)에 인접한 컨트롤 게이트 다결정층(228)을 형성하는 단계; 컨트롤 게이트 다결정층(228)을 에칭백하거나 연마하여 컨트롤 게이트를 형성하는 단계를 포함한다. 여기서, 컨트롤 게이트는 컨트롤 게이트 산화층(227)과 컨트롤 게이트 다결정층(228)을 포함한다.
구체적으로, 본 실시예에서, 저압 화학기상증착 방법을 이용하여 트렌치(220) 내에 다결정규소를 증착하는 동시에 다결정규소를 도핑할 수 있다. 건식 에칭공정을 이용하여 트렌치(220) 외부의 다결정규소를 에칭함으로써 컨트롤 게이트를 형성할 수 있다.
본 실시예에서 제공되는 트렌치 분리 게이트 디바이스의 제조방법은, 우선 수직된 상반부 트렌치를 에칭한 다음, 상반부 트렌치 밑부분으로부터 아래로 경사지게 에칭하여, 폭이 위에서 아래로 점차 넓어지는 하반부 트렌치를 형성하며, 상기 상반부 트렌치와 하반부 트렌치는 트렌치를 구성한다. 이후 트렌치 내벽에 제 1 산화층을 생장시키고, 여기서 하반부 트렌치에 있는 제 1 산화층의 두께는 하반부 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워진다. 그 다음, 하반부 트렌치 밑부분에 있는 제 1 산화층 상에 제 2 산화층을 증착하여, 하반부 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께를 증가시킴으로써, 제 1 산화층과 제 2 산화층으로 구성된 플로팅 게이트 산화층의 총 두께는 하반부 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 하반부 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께는 하반부 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하다. 따라서, 점차 변화하는 내전압수요를 만족시키는 동시에, 셀면적을 감소시키고, 디바이스의 특정 온 저항이 낮출 수 있다.
도 5h를 참조하면, 트렌치 내의 격리층 상에 컨트롤 게이트를 형성하는 단계 후에, 상기 P형 불순물을 트렌치(220)의 양측에 주입 적치하여 P형 웰영역(230)을 형성하는 단계를 더 포함한다. 고농도로 도핑된 N형 불순물을 주입하여, 상기 트렌치(220) 양측의 P형 웰영역(230) 내에 N형 고농도 도핑 영역(231)을 형성한다. 열산화법을 이용하여 컨트롤 게이트 상에 격리산화층(240)을 형성한다. 상기 격리산화층(240)을 에칭하여 상기 P형 웰영역을 관통하는 연결홀(241)을 형성하고, N형 고농도 도핑 영역(231)은 연결홀(241)과 트렌치(220) 사이에 위치한다. 연결홀(241)을 통하여 P형 웰영역에 고농도로 도핑된 P형 불순물을 주입하여 P형 고농도 도핑 영역(232)을 형성한다. 그 다음, 연결홀(241)을 채우고, 마지막으로 상기 격리산화층(240) 상에 소스전극을 형성하고, 본체층(200)의 하면에 드레인전극을 형성하여, 트렌치 분리 게이트 디바이스의 기본구조를 형성한다.
본 실시예에서는 도 4에 제시된 방법의 단계에 따라 제조된 트렌치 분리 게이트 디바이스를 더 제공한다. 구체적으로, 도 5h에 제시된 바와 같이, 상기 트렌치 분리 게이트 디바이스는 반도체 기판을 포함하며, 반도체 기판은 본체층(200)과 에피택셜층(210)을 포함한다. 에피택셜층(210) 내에는 트렌치(220)가 배치된다. 트렌치(220)는 측벽이 상하로 수직되는 상반부 트렌치(221)와, 상반부 트렌치 밑부분으로부터 아래로 향하여 연장되고 위에서 아래로 점차 넓어지고 밑부분이 함몰된 호형인 하반부 트렌치(222)를 포함한다. 트렌치(220) 내벽에는 산화층이 구비되고, 상기 산화층은 트렌치 내벽에 위치하는 제 1 산화층(223)과, 트렌치 밑부분의 제 1 산화층(223) 상에 위치하는 제 2 산화층(224)을 포함한다. 여기서, 하반부 트렌치(222) 내벽에 위치하는 제 1 산화층(223)의 두께는 하반부 트렌치(222) 측벽을 따라 위에서 아래로 점차 두꺼워지고, 제 2 산화층(224)은 하반부 트렌치(222) 밑부분에 있는 플로팅 게이트 산화층의 두께를 두껍게 한다. 따라서, 제 1 산화층(223)과 제 2 산화층(224)으로 구성된 플로팅 게이트 산화층의 총 두께는 하반부 트렌치(222) 측벽을 따라 위에서 아래로 점차 두꺼워지고, 하반부 트렌치(222) 측벽 하부에 있는 플로팅 게이트 산화층의 두께는 하반부 트렌치(222) 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하다. 플로팅 게이트 산화층 표면에는 플로팅 게이트 다결정층(225)이 배치된다. 플로팅 게이트 다결정층(225)의 상면에는 격리층(226)이 구비된다. 격리층(226) 상방의 상반부 트렌치(221) 측벽에는 컨트롤 게이트 산화층(227)이 구비된다. 컨트롤 게이트 다결정층(228)은 격리층(226) 상에 위치하고 컨트롤 게이트 산화층(227)과 인접되며, 컨트롤 게이트 산화층(227)과 컨트롤 게이트 다결정층(228)은 트렌치 분리 디바이스의 컨트롤 게이트를 구성한다.
본 발명의 실시예에서 제공되는 트렌치 분리 게이트 디바이스는, 하반부 트렌치의 폭이 위에서 아래로 점차 넓어지고, 하반부 트렌치 내벽에 생장된 제 1 산화층의 두께도 위에서 아래로 점차 두꺼워지고, 제 2 산화층은 트렌치 밑부분을 두껍게 하여, 제 1 산화층과 제 2 산화층으로 구성된 플로팅 게이트 산화층의 총 두께가 하반부 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 하반부 트렌치의 측벽 하부에 있는 플로팅 게이트 산화층의 두께가 하반부 트렌치의 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하도록 한다. 따라서, 점차 변화하는 내전압수요를 만족시키는 동시에, 점차 변화하는 플로팅 게이트 산화층의 두께는 트렌치 폭을 축소시킬 수 있어, 셀면적이 감소되고, 디바이스의 특정 온 저항이 낮아진다.
도 1, 도 2, 도 4의 흐름도에서 각 단계는 화살표의 방향에 따라 순차적으로 표시되지만, 이러한 단계들은 반드시 화살표로 표시된 순서대로 수행되는 것은 아님을 이해할 것이다. 본 명세서에서 명시적으로 언급되지 않는 한, 이러한 단계들의 실행 순서는 엄격하게 제한되지 않으며, 이러한 단계는 다른 순서로 실행될 수 있다. 또한, 도 1, 도 2, 도 4의 단계들 중 적어도 일부는 복수의 하위 단계 또는 복수의 절차를 포함할 수 있고, 이러한 하위 단계 또는 절차는 반드시 동시에 실행되는 것이 아닌 상이한 시간에 실행될 수 있으며, 이들의 실행 시퀀스 다이어그램은 반드시 순차적으로 진행되는 것이 아닌 다른 단계 또는 다른 단계의 하위 단계 또는 절차의 적어도 일부와 순차대로 또는 교대로 실행될 수 있다.

Claims (15)

  1. 반도체 기판을 에칭하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 산화물을 증착하여 플로팅 게이트 산화층을 형성하여, 상기 플로팅 게이트 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 상기 트렌치 측벽 하부에 있는 플로팅 게이트 산화층의 두께가 상기 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하게 하는 단계;
    상기 트렌치 내에 다결정규소를 증착하여 플로팅 게이트 다결정층을 형성하는 단계;
    상기 플로팅 게이트 다결정층의 상면에 절연매체를 생장시켜 격리층을 형성하는 단계; 및
    상기 트렌치 내의 상기 격리층 상에 컨트롤 게이트를 형성하는 단계를 포함하는 트렌치 분리 게이트 디바이스의 제조방법.
  2. 제1항에 있어서,
    상기 반도체 기판을 에칭하여 트렌치를 형성하는 단계는 구체적으로,
    상기 트렌치의 측벽이 상하로 수직되도록, 상기 반도체 기판을 수직으로 에칭하는 단계를 포함하는 것을 특징으로 하는 트렌치 분리 게이트 디바이스의 제조방법.
  3. 제2항에 있어서,
    상기의 상기 트렌치 내에 산화물을 증착하여 플로팅 게이트 산화층을 형성하는 단계는,
    상기 트렌치 내면에 제 1 산화층을 형성하는 단계;
    상기 제 1 산화층 상에 제 2 산화층을 형성하는 단계;
    상기 제 2 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 상기 트렌치의 측벽 하부에 있는 제 2 산화층의 두께가 상기 트렌치의 밑부분에 있는 제 2 산화층의 두께와 동일하도록 제어하는 단계를 포함하는 것을 특징으로 하는 트렌치 분리 게이트 디바이스의 제조방법.
  4. 제3항에 있어서,
    상기 트렌치 내면의 각 개소에 위치한 제 1 산화층의 두께가 동일한 것을 특징으로 하는 트렌치 분리 게이트 디바이스의 제조방법.
  5. 제4항에 있어서,
    상기 제 2 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지도록 제어하는 단계는,
    상기 제 2 산화층이 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 상기 트렌치의 측벽 하부에 있는 제 2 산화층의 두께가 상기 트렌치의 밑부분에 있는 제 2 산화층의 두께와 동일하도록, 반응챔버의 압력과 상기 반응챔버에 유입되는 기체 유량을 제어하는 단계를 포함하는 것을 특징으로 하는 트렌치 분리 게이트 디바이스의 제조방법.
  6. 제5항에 있어서,
    상기 반응기체의 유량은 15% 내지 20%의 실란, 20% 내지 25%의 산소가스, 25% 내지 35%의 수소가스, 20% 내지 40%의 헬륨가스를 포함하는 것을 특징으로 하는 트렌치 분리 게이트 디바이스의 제조방법.
  7. 제1항에 있어서,
    상기 반도체 기판을 에칭하여 트렌치를 형성하는 단계는 구체적으로,
    상기 반도체 기판을 에칭하여 수직되는 상반부 트렌치를 형성하는 단계;
    상기 반도체 기판을 상기 상반부 트렌치의 밑부분으로부터 아래로 경사지게 에칭하여, 상기 상반부 트렌치의 밑부분으로부터 아래로 연장되고 폭이 위에서 아래로 점차 넓어지는 하반부 트렌치를 형성하는 단계를 포함하되,
    상기 하반부 트렌치의 밑부분은 함몰된 호형이고, 상기 디바이스상반부 트렌치와 상기 하반부 트렌치는 상기 트렌치를 구성하는 것을 특징으로 하는 트렌치 분리 게이트 디바이스디바이스의 제조방법.
  8. 제7항에 있어서,
    상기 트렌치 내에 산화물을 증착하여 플로팅 게이트 산화층을 형성하는 단계는,
    상기 트렌치 내면에 제 1 산화층을 형성하는 단계;
    상기 제 1 산화층의 측벽이 상하로 수직되도록, 상기 제 1 산화층을 에칭하는 단계;
    고밀도 플라즈마 화학기상증착 공정을 이용하여, 상기 하반부 트렌치의 밑부분에 있는 제 1 산화층 상에 제 2 산화층을 형성하여, 상기 플로팅 게이트 산화층이 하반부 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지고, 상기 하반부 트렌치의 측벽 하부에 있는 플로팅 게이트 산화층의 두께가 상기 하반부 트렌치 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일하도록 하는 단계를 포함하는 것을 특징으로 하는 트렌치 분리 게이트 디바이스의 제조방법.
  9. 제8항에 있어서,
    상기 트렌치 내면에 제 1 산화층을 형성하는 단계는 구체적으로,
    열산화법을 이용하여 상기 트렌치 내면에 제 1 산화층을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 분리 게이트 디바이스의 제조방법.
  10. 제1항에 있어서,
    상기 플로팅 게이트 다결정층의 상면에 절연매체를 생장시켜 격리층을 형성하는 단계 이전에,
    상기 플로팅 게이트 다결정층 상방의 제 1 산화층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 분리 게이트 디바이스의 제조방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 트렌치 내의 상기 격리층 상에 컨트롤 게이트를 형성하는 단계는,
    상기 격리층 상방의 트렌치 측벽에 컨트롤 게이트 산화층을 형성하는 단계;
    상기 트렌치 내의 상기 격리층 상에 다결정규소를 증착하여 컨트롤 게이트 다결정층을 형성하는 단계;
    상기 컨트롤 게이트 다결정층을 에칭백하거나 연마하여, 상기 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 분리 게이트 디바이스의 제조방법.
  12. 내부에 트렌치가 형성된 반도체 기판;
    상기 트렌치 내벽에 형성된 플로팅 게이트 산화층으로서, 두께가 트렌치 측벽을 따라 트렌치 밑부분까지 점차 두꺼워지고, 상기 트렌치의 측벽 하부에 있는 플로팅 게이트 산화층의 두께가 상기 트렌치의 밑부분에 있는 플로팅 게이트 산화층의 두께와 동일한 플로팅 게이트 산화층;
    상기 플로팅 게이트 산화층의 표면에 형성된 플로팅 게이트 다결정층;
    상기 플로팅 게이트 다결정층 상에 형성된 격리층; 및
    상기 격리층 상에 형성되어 디바이스의 온/오프를 제어하는 컨트롤 게이트를 포함하는 것을 특징으로 하는 트렌치 분리 게이트 디바이스.
  13. 제12항에 있어서,
    상기 트렌치 측벽은 상하로 수직되고,
    상기 플로팅 게이트 산화층은 상기 트렌치 내벽에 위치하는 제 1 산화층, 및 상기 제 1 산화층 상에 위치하고 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지는 제 2 산화층을 포함하며,
    상기 트렌치 내벽의 각 개소의 제 1 산화층 두께는 동일하며,
    상기 트렌치의 측벽 하부에 있는 제 2 산화층 두께는 상기 트렌치의 밑부분에 있는 제 2 산화층 두께와 동일한 것을 특징으로 하는 트렌치 분리 게이트 디바이스.
  14. 제13항에 있어서,
    상기 트렌치는 상반부 트렌치와 하반부 트렌치를 포함하고,
    상기 하반부 트렌치의 폭은 상기 격리층의 위치로부터 상기 하반부 트렌치 밑부분 위치에 이르기까지 점차 넓어지고,
    상기 하반부 트렌치 밑부분은 함몰된 호형인 것을 특징으로 하는 트렌치 분리 게이트 디바이스.
  15. 제14항에 있어서,
    상기 플로팅 게이트 산화층은 상기 트렌치 내벽에 위치한 제 1 산화층, 및 상기 트렌치 밑부분 위치에 위치하며 상기 제 1 산화층 상에 배치된 제 2 산화층을 포함하고,
    상기 제 1 산화층은 하반부 트렌치 측벽을 따라 위에서 아래로 점차 두꺼워지는 것을 특징으로 하는 트렌치 분리 게이트 디바이스.
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