CN114420639B - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其制作方法。所述制作方法包括：提供半导体衬底以及位于半导体衬底上的外延层；在外延层中形成多个主凹槽，主凹槽的底面露出半导体衬底，剩余的外延层作为多个虚设栅极；虚设栅极具有相对的顶面和底面，其中，虚设栅极的顶面宽度大于底面宽度，且其顶面与底面之间具有收缩部，从而后续获得的金属栅极结构也为上宽下窄的形状且具有收缩部，如此有助于提高金属栅极结构的电流控制能力，减小金属栅极结构的寄生电容，进一步提高半导体器件的电性能。本发明提供的半导体结构包括上述的虚设栅极或金属栅极结构。

Description

半导体结构及其制作方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
在先进制程中，半导体器件例如CMOS（Complementary Metal OxideSemiconductor，互补金属氧化物半导体）晶体管通常包括金属栅极结构。目前，制造金属栅极结构的方法包括：在半导体衬底上制作虚设栅极；在虚设栅极之间填充隔离介质层；将虚设栅极替换为金属栅极结构。
利用现有的方法制作虚设栅极时，得到的虚设栅极通常为下宽上窄的形状（profile），进而将虚设栅极替换为金属栅极结构后，金属栅极结构也是下宽上窄的形状，这种形状的金属栅极结构不利于控制其靠近半导体衬底的电流，严重影响了金属栅极结构的电性能，进而影响了半导体器件的电性能。
发明内容
本发明提供一种半导体结构及其制作方法，可以改善金属栅极结构的电性能，进而提高半导体器件的电性能。
为了实现上述目的，本发明一方面提供一种半导体结构的制作方法。所述制作方法包括：
提供半导体衬底以及位于所述半导体衬底上的外延层；以及
在所述外延层中形成多个主凹槽，所述多个主凹槽的底面露出所述半导体衬底，剩余的所述外延层作为多个虚设栅极；所述虚设栅极具有相对的顶面和底面，其中，所述虚设栅极的顶面宽度大于所述虚设栅极的底面宽度，且所述虚设栅极的顶面与底面之间具有收缩部。
可选的，在所述外延层中形成多个主凹槽的方法包括：
在所述外延层中形成多个第一预凹槽，所述多个第一预凹槽的深度小于所述外延层的厚度；
采用各向异性刻蚀工艺刻蚀所述多个第一预凹槽的侧壁和底面，形成多个第二预凹槽，所述多个第二预凹槽的中部宽度大于开口宽度，且所述多个第二预凹槽的深度小于所述外延层的厚度；
从所述多个第二预凹槽向下刻蚀所述外延层直至露出所述半导体衬底的上表面，形成多个第三预凹槽，所述第三预凹槽上部的部分区域的纵截面宽度大于所述第三预凹槽的开口宽度和底面宽度；以及
继续刻蚀所述多个第三预凹槽以增加所述多个第三预凹槽的底面宽度，并在所述多个第三预凹槽的位置形成多个所述主凹槽，所述多个主凹槽限定所述多个虚设栅极的形状，使所述虚设栅极具有所述收缩部。
可选的，所述各向异性刻蚀工艺采用的刻蚀液包括四甲基氢氧化铵；所述第二预凹槽呈“∑”形。
可选的，在所述外延层中形成多个第一预凹槽的方法包括：在所述外延层上形成硬掩模层；在所述硬掩模层上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩模，刻蚀所述硬掩模层以形成图形化的硬掩模层；去除所述图形化的光刻胶层，以所述图形化的硬掩模层为掩模，刻蚀所述外延层，形成所述多个第一预凹槽。
可选的，在形成所述第三预凹槽后、形成所述主凹槽之前，在所述外延层中形成多个主凹槽的方法还可以包括：执行第一热处理工艺，以圆化所述第三预凹槽的尖角。
可选的，在所述外延层中形成多个主凹槽后，所述制作方法包括：执行第二热处理工艺，以圆化所述主凹槽的尖角。
可选的，所述收缩部的最小纵截面宽度处位于所述虚设栅极的1/2~2/3的高度位置。
可选的，在所述外延层中形成多个主凹槽后，所述制作方法包括：形成隔离介质层，所述隔离介质层填满所述多个主凹槽；刻蚀去除所述多个虚设栅极，形成多个金属栅极预定槽；以及填充所述多个金属栅极预定槽，形成多个金属栅极结构。
本发明的另一方面提供一种半导体结构。所述半导体结构包括半导体衬底和多个虚设栅极，所述多个虚设栅极间隔设置于所述半导体衬底上，且所述虚设栅极具有相对的顶面和底面，其中，所述虚设栅极的顶面宽度大于底面宽度，且所述虚设栅极的顶面与底面之间具有收缩部。
此外，本发明还提供一种半导体结构，所述半导体结构利用上述的半导体结构的制作方法制作，所述半导体结构包括半导体衬底和多个金属栅极结构，所述多个金属栅极结构间隔设置于所述半导体衬底上，且所述金属栅极结构具有相对的顶面和底面，其中，所述金属栅极结构的顶面宽度大于底面宽度，且所述金属栅极结构的顶面和底面之间具有收缩部。
本发明的半导体结构及其制作方法中，在半导体衬底上的外延层中形成多个主凹槽，所述多个主凹槽的底面露出所述半导体衬底，剩余的所述外延层作为多个虚设栅极，其中，所述虚设栅极具有相对的顶面和底面，虚设栅极的顶面宽度大于虚设栅极的底面宽度，即虚设栅极为上宽下窄的形状，如此后续将虚设栅极替换为金属栅极结构时，获得的金属栅极结构也为上宽下窄的形状，有助于金属栅极结构控制其靠近半导体衬底的电流，即可以提高金属栅极结构的电流控制能力，提高半导体器件的电性能；而且，虚设栅极顶面与底面之间具有收缩部，从而后续获得的金属栅极结构也具有收缩部，如此有助于缩小金属栅极结构的尺寸，减小金属栅极结构的寄生电容，进一步提高半导体器件的电性能。
附图说明
图1为本发明一实施例的半导体结构的制作方法的流程图。
图2至图9为本发明一实施的半导体结构的制作方法的分步骤剖面结构示意图。
附图标记说明：10-半导体衬底；11-外延层；12-氧化硅层；13-氮化硅层；14-第一预凹槽；15-第二预凹槽；16-第三预凹槽；17-虚设栅极；17a-收缩部；18-主凹槽；19-隔离介质层；20-金属栅极预定槽；21-金属栅极结构。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体结构及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了改善金属栅极结构的电流控制能力，提高半导体器件的电性能，本实施例提供一种半导体结构的制作方法。图1为本发明一实施例的半导体结构的制作方法的流程图。如图1所示，所述半导体结构的制作方法包括：
S1，提供半导体衬底以及位于所述半导体衬底上的外延层；
S2，在所述外延层中形成多个主凹槽，所述多个主凹槽的底面露出所述半导体衬底，剩余的所述外延层作为多个虚设栅极；所述虚设栅极具有相对的顶面和底面，其中，所述虚设栅极的顶面宽度大于所述虚设栅极的底面宽度，且所述虚设栅极的顶面和底面之间具有收缩部。
图2至图9为本发明一实施的半导体结构的制作方法的分步骤剖面结构示意图。以下结合图1以及图2至图9对本发明的半导体结构的制作方法进行说明。
如图2所述，执行步骤S1，提供半导体衬底10以及位于所述半导体衬底10上外延层11。本实施例中，所述外延层11的材料可以包括多晶硅。所述半导体衬底10可以为硅衬底、锗衬底、硅锗衬底、碳化硅(SiC)衬底、碳化硅锗(SiGeC)衬底、或绝缘体上硅（SOI）等。
需要说明的是，本实施例中，提供半导体衬底10以及位于所述半导体衬底10上的外延层11的方法可以包括：提供半导体衬底10，利用外延工艺在半导体衬底10上形成外延层11。但不限于此，在其它实施例中，所述半导体衬底10和外延层11为一整体，例如购买的基底包括半导体衬底10和位于半导体衬底10上的外延层11，外延层11不需要额外制作。
接着执行步骤S2，如图6所示，在外延层11中形成多个主凹槽18，所述多个主凹槽18的底面露出所述半导体衬底10，剩余的所述外延层11（图2所示）作为多个虚设栅极17；所述虚设栅极17具有相对的顶面和底面，其中，所述虚设栅极17的顶面宽度d1大于所述虚设栅极17的底面宽度d2，且所述虚设栅极17的顶面与底面之间具有收缩部17a。也就是说，所述多个主凹槽18限定出所述多个虚设栅极17的形状，且所述虚设栅极17为上宽下窄的形状且具有收缩部17a，在虚设栅极17的高度方向上，所述收缩部17a的宽度可以先减小后增大。
需要说明的是，本申请中提及的“宽度”可以为平行于半导体衬底10的上表面的方向的尺寸，例如为图2至图9中的水平向的尺寸。
本实施例中，在所述外延层11中形成多个主凹槽18可以包括分步骤S21至S24。
执行分步骤S21，如图3所示，在所述外延层11中形成有多个第一预凹槽14，所述多个第一预凹槽14的深度小于所述外延层11的厚度。本实施例中，所述第一预凹槽14的纵截面形状可以为矩形或为上宽下窄的倒梯形。
具体的，在所述外延层11中形成有多个第一预凹槽14的方法可以包括：如图2所示，在所述外延层11上形成硬掩模层；在所述硬掩模层上形成图形化的光刻胶层（图中未示出），以所述图形化的光刻胶层为掩模，刻蚀所述硬掩模层以形成图形化的硬掩模层，去除所述图形化的光刻胶层；如图3所示，以所述图形化的硬掩模层为掩模，刻蚀所述外延层11，形成所述多个第一预凹槽14。
其中，如图2所述，所述硬掩模层可以包括在所述外延层11上依次叠加的氧化硅层12和氮化硅层13。但不限于此，所述硬掩模层中的材料层可以为一层或为三层以上。形成多个第一预凹槽14后，剩余的硬掩模层在后续的刻蚀工艺中可以保护其覆盖的外延层的上表面，有助于形成上宽下窄的虚设栅极17。
接着，执行分步骤S22，如图4所示，采用各向异性刻蚀工艺刻蚀所述多个第一预凹槽14的侧壁和底面，形成多个第二预凹槽15，所述多个第二预凹槽15的中部宽度大于开口宽度，且所述多个第二预凹槽15的深度小于所述外延层的厚度，即在分步骤S22中，外延层11没有被刻穿。
所述各向异性刻蚀工艺采用的刻蚀液可以包括四甲基氢氧化铵（TMAH）。也就是说，在分步骤S22中，采用包括四甲基氢氧化铵的刻蚀液从第一预凹槽14对外延层11进行湿法刻蚀，以在第一预凹槽14的位置形成第二预凹槽15。
由于包括四甲基氢氧化铵的刻蚀液在刻蚀材料为多晶硅的外延层11时，晶向[110]的刻蚀速率大于晶向[100]的刻蚀速率，晶向[100]的刻蚀速率大于晶向[111]的刻蚀速率，从而可以形成中部宽度大于开口宽度的第二预凹槽15，从而形成了虚设栅极17的收缩部。具体的，所述第二预凹槽15可以呈“∑”形，或者说，第二预凹槽15的纵截面形状可以呈菱形，或者说，第二预凹槽15的上部截面形状为“八”字形且下部截面为“V”形。
执行步骤S23，如图5所示，从所述多个第二预凹槽15向下刻蚀所述外延层11直至露出所述半导体衬底10的上表面，形成多个第三预凹槽16，所述第三预凹槽16上部的部分区域的纵截面宽度大于所述第三预凹槽16的开口宽度和底面宽度。或者说，所述第三预凹槽16上部的侧壁具有朝向所述外延层11的尖角，从而第三预凹槽16上部的部分区域的纵截面宽度大于第三预凹槽16的开口宽度和底面宽度。
在形成所述第三预凹槽16后，本实施例中，还可以执行第一热处理工艺，以圆化所述第三预凹槽16的尖角。通过所述第一热处理工艺，所述第三预凹槽16的形状得到修复，即使得所述第三预凹槽16的轮廓更为圆滑，有助于使得后续形成的虚设栅极17的侧壁较为圆滑，有利于后续完全去除所述虚设栅极17，以及有利于去除虚设栅极17后的金属栅极结构的填充质量的提高，进而可以提高半导体器件的电性能。所述第一热处理工艺可以为快速热退火（RTA）或其它本领域公知的热处理工艺。
在执行所述第一热处理工艺后，执行分步骤S24，如图6所示，继续刻蚀所述多个第三预凹槽16以增加所述第三预凹槽16的底面宽度，并在所述多个第三预凹槽16的位置形成多个所述主凹槽18，所述多个主凹槽18限定所述多个虚设栅极17的形状，例如相邻两个主凹槽18限定出一虚设栅极17的形状，使得虚设栅极17具有收缩部17a。
如图6所示，在刻蚀增加第三预凹槽16的底面宽度以形成主凹槽18的过程中，会刻蚀去除半导体衬底10的部分厚度，且在该刻蚀过程中，第三预凹槽16上部侧壁的侧向刻蚀量小于第三预凹槽16下部侧壁的侧向刻蚀量，从而形成的主凹槽18的开口宽度小于底面宽度，且第三预凹槽16上部的侧壁尖角可以保持并作为主凹槽18的一部分，即主凹槽18开口与底面之间的部分区域的纵截面宽度大于开口宽度。
如图6所示，刻蚀形成多个主凹槽18后，剩余的外延层作为多个虚设栅极17，由主凹槽18限定出的虚设栅极17包括相对的顶面和底面，虚设栅极17的顶面远离半导体衬底10而底面靠近半导体衬底10，虚设栅极17的顶面宽度d1大于底面宽度d2，即虚设栅极17为上宽下窄的形状。而且，虚设栅极17具有收缩部17a，如此可以缩小虚设栅极17的尺寸，从而可以缩小后续替换虚设栅极17获得的金属栅极结构的尺寸，有助于减小金属栅极结构的寄生电容。
综合考虑后续去除虚设栅极17后的金属栅极结构的填充以及金属栅极结构的寄生电容的减小量后，较优的，如图6所示，所述收缩部17a的最小纵截面宽度处（即d3所示的位置）可以位于所述虚设栅极17的1/2~2/3的高度位置，或者说，收缩部17a的最小纵截面宽度处到虚设栅极17顶面的距离小于到虚设栅极17底面的距离。但不限于此，虚设栅极17的最小纵截面宽度处所在的高度位置可以根据实际情况调整。
本实施例中，在外延层11中形成多个主凹槽18后，所述半导体结构的制作方法可以包括：执行第二热处理工艺，以圆化所述主凹槽18的尖角。通过所述第二热处理工艺对主凹槽18的修复，使得虚设栅极17的侧壁较为圆滑，有利于去除虚设栅极17后的金属栅极结构的填充质量的提高，进而可以提高半导体器件的电性能。
在所述外延层11中形成多个主凹槽18后，即在形成多个虚设栅极17后，所述半导体结构的制作方法还可以包括：如图7所示，形成隔离介质层19，所述隔离介质层19填满所述多个主凹槽18；如图8所示，选择性刻蚀去除所述多个虚设栅极17，形成多个金属栅极预定槽20；如图9所示，填充所述多个金属栅极预定槽20，形成多个金属栅极结构21。
具体的，形成隔离介质层19的方法可以包括：形成覆盖半导体衬底10和虚设栅极17的介质材料层，该介质材料层填满主凹槽18；对介质材料层进行平坦化处理，去除虚设栅极17上的介质材料层，剩余的介质材料层作为所述隔离介质层19。在形成所述隔离介质层19前，可以去除包括氧化硅层12和氮化硅层13的硬掩模层，此时，形成的隔离介质层19的上表面可以与虚设栅极17的顶面齐平。但不限于此，可以在对介质材料层进行平坦化处理后，去除所述硬掩模层，此时隔离介质层19的上表面可以高出虚设栅极17的顶面。
由于金属栅极结构21是通过替换虚设栅极17形成的，如图9所示，所述金属栅极结构21的形状与虚设栅极17（如图6所示）的形状相同或相近。也就是说，所述金属栅极结构21具有相对的顶面和底面，金属栅极结构21的顶面宽度大于底面宽度，且所述金属栅极结构21也具有收缩部，即金属栅极结构21为上宽下窄的形状且具有收缩部。较优的，所述金属栅极结构21的最小纵截面宽度处位于所述金属栅极结构21的1/2~2/3的高度位置。
所述金属栅极结构21可以包括自下而上依次堆叠的高介电常数（HK）材料层、功函数层和金属层。所述高介电常数材料层可以包括Al2O3、HfO2、ZrO2、La2O3和TiO2 中的至少一种。所述功函数层可以为不同材料层叠加的多层结构，所述功函数层可以包括TaN、TiN和TiAl中的至少一种。所述金属层可以包括钨（W）。
本实施例的半导体结构的制作方法中，在半导体衬底10上的外延层11中形成多个主凹槽18，所述多个主凹槽18的底面露出所述半导体衬底10，剩余的所述外延层11作为多个虚设栅极17，其中，虚设栅极17的顶面宽度d1大于底面宽度d2，即虚设栅极17为上宽下窄的形状，如此后续将虚设栅极17替换为金属栅极结构21时，获得的金属栅极结构21也为上宽下窄的形状，有助于金属栅极结构21控制其靠近半导体衬底10的电流，进而可以提高金属栅极结构21的电流控制能力，提高半导体器件的电性能；而且，虚设栅极17具有收缩部17a，从而后续获得的金属栅极结构21也具有收缩部，如此有助于缩小金属栅极结构21的尺寸，减小金属栅极结构21的寄生电容，进一步提高半导体器件的电性能。
本发明提供一种半导体结构，所述半导体结构可以利用上述的半导体结构的制作方法制作得到。但不限于此，所述半导体结构还可以利用其它的制作方法制作。
如图6所述，所述半导体结构包括半导体衬底10和多个虚设栅极17。所述多个虚设栅极17间隔设置于所述半导体衬底10上，所述虚设栅极17具有相对的顶面和底面，其中，所述虚设栅极17的顶面宽度d1大于底面宽度d2，且所述虚设栅极17的顶面和底面之间具有收缩部17a，从而通过替换该虚设栅极17形成金属栅极结构时，最终获得的金属栅极结构对其靠近半导体衬底10的电流的控制能力较好，且金属栅极结构的寄生电容较小，有助于提高半导体器件的电性能。
本发明还提供另一种半导体结构，所述半导体结构利用上述的半导体结构的制作方法制作。如图9所示，所述半导体结构包括半导体衬底10和多个金属栅极结构21。所述多个金属栅极结构21间隔设置于所述半导体衬底10上，所述金属栅极结构21的顶面宽度大于底面宽度，且所述金属栅极结构21的顶面和底面之间具有具有收缩部，从而可以提高金属栅极结构21的电流控制能力，尤其是其靠近半导体衬底10的电流控制能力，且金属栅极结构21的寄生电容较小，有助于提高半导体器件的电性能。
需要说明的是，本说明书采用递进的方式描述，在后描述的半导体结构重点说明的都是与在前描述的半导体结构的制作方法的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (9)

1.一种半导体结构的制作方法，其特征在于，所述制作方法包括：
提供半导体衬底以及位于所述半导体衬底上的外延层；以及
在所述外延层中形成多个主凹槽，所述多个主凹槽的底面露出所述半导体衬底，剩余的所述外延层作为多个虚设栅极；所述虚设栅极具有相对的顶面和底面，其中，所述虚设栅极的顶面宽度大于所述虚设栅极的底面宽度，且所述虚设栅极的顶面与底面之间具有收缩部；
在所述外延层中形成所述多个主凹槽的方法包括：在所述外延层中形成多个第一预凹槽，所述多个第一预凹槽的深度小于所述外延层的厚度；采用各向异性刻蚀工艺刻蚀所述多个第一预凹槽的侧壁和底面，形成多个第二预凹槽，所述多个第二预凹槽的中部宽度大于开口宽度，且所述多个第二预凹槽的深度小于所述外延层的厚度；从所述多个第二预凹槽向下刻蚀所述外延层直至露出所述半导体衬底的上表面，形成多个第三预凹槽，所述第三预凹槽上部的部分区域的纵截面宽度大于所述第三预凹槽的开口宽度和底面宽度；以及继续刻蚀所述多个第三预凹槽以增加所述多个第三预凹槽的底面宽度，并在所述多个第三预凹槽的位置形成多个所述主凹槽，所述多个主凹槽限定所述多个虚设栅极的形状，使所述虚设栅极具有所述收缩部。
2.如权利要求1所述的制作方法，其特征在于，所述各向异性刻蚀工艺采用的刻蚀液包括四甲基氢氧化铵；所述第二预凹槽呈“∑”形。
3.如权利要求1所述的制作方法，其特征在于，在所述外延层中形成多个第一预凹槽的方法包括：
在所述外延层上形成硬掩模层；
在所述硬掩模层上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩模，刻蚀所述硬掩模层以形成图形化的硬掩模层；
去除所述图形化的光刻胶层，以所述图形化的硬掩模层为掩模，刻蚀所述外延层，形成所述多个第一预凹槽。
4.如权利要求1所述的制作方法，其特征在于，在形成所述第三预凹槽后、形成所述主凹槽之前，在所述外延层中形成多个主凹槽的方法还可以包括：
执行第一热处理工艺，以圆化所述第三预凹槽的尖角。
5.如权利要求1所述的制作方法，其特征在于，在所述外延层中形成多个主凹槽后，所述制作方法包括：
执行第二热处理工艺，以圆化所述主凹槽的尖角。
6.如权利要求1所述的制作方法，其特征在于，所述收缩部的最小纵截面宽度处位于所述虚设栅极的1/2~2/3的高度位置。
7.如权利要求1至6任意一项所述的制作方法，其特征在于，在所述外延层中形成多个主凹槽后，所述制作方法包括：
形成隔离介质层，所述隔离介质层填满所述多个主凹槽；
刻蚀去除所述多个虚设栅极，形成多个金属栅极预定槽；以及
填充所述多个金属栅极预定槽，形成多个金属栅极结构。
8.一种半导体结构，其特征在于，利用如权利要求1至6任一项所述的半导体结构的制作方法形成，所述半导体结构包括：
半导体衬底；以及
多个虚设栅极，所述多个虚设栅极间隔设置于所述半导体衬底上，且所述虚设栅极具有相对的顶面和底面，其中，所述虚设栅极的顶面宽度大于底面宽度，且所述虚设栅极的顶面与底面之间具有收缩部。
9.一种半导体结构，其特征在于，利用如权利要求7所述的半导体结构的制作方法制作，所述半导体结构包括：
半导体衬底；以及
多个金属栅极结构，所述多个金属栅极结构间隔设置于所述半导体衬底上，且所述金属栅极结构具有相对的顶面和底面，其中，所述金属栅极结构的顶面宽度大于底面宽度，且所述金属栅极结构的顶面和底面之间具有收缩部。
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