CN102610522A - 双层栅沟槽mos结构中形成底部氧化层的方法 - Google Patents

双层栅沟槽mos结构中形成底部氧化层的方法 Download PDF

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李陆萍
丛茂杰
金勤海
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Shanghai Hua Hong NEC Electronics Co Ltd
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Abstract

本发明的双层栅沟槽MOS结构中形成底部氧化层的方法，包括如下步骤：步骤一，沟槽形成后，先在沟槽内壁和衬底表面生长一层氧化层；步骤二，接着采用HDP工艺淀积氧化层，在所述沟槽内形成预定厚度的HDP氧化层；步骤三，而后去除位于所述沟槽侧壁的氧化层；步骤四，在沟槽侧壁形成氧化层，完成双层栅功率MOS结构中底部氧化层的制备。采用本发明的方法，形成底部氧化层较厚的结构，能有效降低器件源漏之间的电容。

Description

双层栅沟槽MOS结构中形成底部氧化层的方法
技术领域
本发明涉及一种双层栅沟槽MOS结构的制备方法，特别涉及一种双层栅沟槽MOS结构中底部氧化层的制备方法。
背景技术
目前主流的双层栅沟槽MOS结构，参见图1所示，沟槽中有两层多晶硅栅，下层栅为屏蔽栅，上层栅为控制栅，两层栅相互绝缘。将屏蔽栅与源连接时，屏蔽栅也可称为源多晶硅(source poly)，控制栅控制MOS器件的沟道。现有的双层栅沟槽MOS结构中，位于屏蔽栅侧边的氧化层(见图2的A区)和底部的氧化层(见图2的B区)厚度一致。屏蔽栅处于控制栅与漏之间起屏蔽作用，使得控制栅-漏电容减少(减小米勒电容)，屏蔽栅与源连接效果更好，但会增加漏源之间的电容。
发明内容
本发明要解决的技术问题是提供一种双层栅沟槽MOS结构中形成底部氧化层的方法，其能降低MOS结构中源漏之间的电容。
为解决上述技术问题，本发明的双层栅沟槽MOS结构中形成底部氧化层的方法，其包括如下步骤：
步骤一，沟槽形成后，先在沟槽内壁和衬底表面生长一层氧化层；
步骤二，接着采用HDP工艺淀积氧化层，在所述沟槽内形成预定厚度的HDP氧化层；
步骤三，而后去除位于所述沟槽侧壁的氧化层；
步骤四，在沟槽侧壁形成氧化层，完成双层栅功率MOS结构中底部氧化层的制备。
采用本发明的方法，能在现有双层栅结构沟槽MOS上，加厚底部氧化层，实现源漏间电容的降低。进而在双层栅结构沟槽MOS原有优势基础上，有效降低其高频工作下的功率损耗。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1为现有的双层栅沟槽MOS结构示意图；
图2为图1的局部放大示意图；
图3为本发明的方法流程图；
图4为采用本发明的方法制备的双层栅沟槽MOS结构示意图；
图5为本发明的方法中沟槽形成后的结构示意图；
图6为本发明的方法中热氧化后的结构示意图；
图7为本发明的方法中HDP氧化层形成后的结构示意图；
图8为本发明的方法中侧壁氧化层形成后的结构示意图；
图9为本发明的方法中CMP研磨后的结构示意图。
具体实施方式
本发明的方法，为在现有双层栅沟槽MOS上的通过厚底部氧化层实现源漏间电容降低，进而在双层栅沟槽MOS原有优势的基础上，有效降低其高频工作下的功率损耗。
本发明的双层栅沟槽MOS结构中形成底部氧化层的方法，参见图3的流程，在下面进行详细说明。
沟槽形成后(见图5)，先在沟槽内壁和衬底表面生长一层氧化层，通常采用热氧氧化法(见图6)。沟槽的刻蚀为采用常规的干法刻蚀工艺。沟槽的深度和宽度均于现有的双层栅沟槽MOS器件相同或相似。热氧化层的生长为采用热氧工艺，使硅氧化生成氧化层。这里的热氧化层主要用于保护后续HDP工艺中等离子体对衬底表面和沟槽内壁的损伤，故热氧化层的厚度可薄些。在一具体实例中，该热氧化层的厚度设为250埃。
接着采用HDP工艺淀积氧化层，在沟槽内形成预定厚度的HDP氧化层。HDP(高密度等离子体)工艺淀积氧化层为一种常规的氧化层淀积工艺。在淀积后中，由于等离子体的作用，会在衬底表面形成凹凸不平的形貌(见图7)。通常该步工艺基本形成底部氧化层较厚的结构。
而后去除位于沟槽侧壁的氧化层(见图8)。通常采用湿法腐蚀工艺，可利用湿法各向同性刻蚀将侧壁的全部氧化层去除干净，并有效保留底部较厚的部分氧化层。湿法去除氧化层采用业界常规的工艺。也可采用其它任何合适的去除工艺。
之后，在沟槽侧壁形成氧化层，完成双层栅功率MOS结构中底部氧化层的制备。沟槽侧壁氧化层的形成通常采用两步法，先采用热氧工艺修复侧壁硅的刻蚀损伤，而后通过高温热氧化法(HTO氧化层)形成侧壁氧化层。
本发明的方法，还进一步包括如下步骤：在下层栅形成之后，再次采用HDP工艺淀积氧化层，填充沟槽；之后采用化学机械研磨法去除位于衬底上的氧化层，平整化衬底表面(见图9)。在CMP平整化步骤中，可消除衬底表面因HDP工艺造成的凹凸不平状态。
后续工艺同现有双层栅沟槽MOS的制备方法相同，形成如图4所示的结构。采用本发明的方法，形成屏蔽栅的下面的氧化层比侧面的氧化层厚的结构，故实现降低源漏间电容的技术效果。也正因为此，采用本发明的方法所制备的双层栅沟槽MOS器件，在高频下工作的功率损耗更小。

Claims (5)

1.一种双层栅沟槽MOS结构中形成底部氧化层的方法，其特征在于，包括如下步骤：
步骤一，沟槽形成后，先在沟槽内壁和衬底表面生长一层氧化层；
步骤二，接着采用HDP工艺淀积氧化层，在所述沟槽内形成预定厚度的HDP氧化层；
步骤三，而后去除位于所述沟槽侧壁的氧化层；
步骤四，在沟槽侧壁形成氧化层，完成双层栅功率MOS结构中底部氧化层的制备。
2.如权利要求1所述的方法，其特征在于，进一步包括：
在下层栅形成之后，再次采用HDP工艺淀积氧化层，填充所述沟槽；之后采用化学机械研磨法去除位于所述衬底上的氧化层，平整化衬底表面。
3.如权利要求1或2所述的方法，其特征在于：所述步骤四中，在沟槽侧壁形成氧化层包括先采用热氧氧化法，后采用高温氧化法。
4.如权利要求1或2所述的方法，其特征在于：所述步骤三中沟槽侧壁氧化层的去除采用湿法腐蚀法。
5.如权利要求3所述的方法，其特征在于：所述步骤三中沟槽侧壁氧化层的去除采用湿法腐蚀法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735605A (zh) * 2018-01-23 2018-11-02 西安龙腾新能源科技发展有限公司 改善沟槽底部场板形貌的屏蔽栅沟槽mosfet制造方法
CN110310992A (zh) * 2018-03-27 2019-10-08 无锡华润上华科技有限公司 沟槽分离栅器件及其制造方法
CN111681963A (zh) * 2020-08-11 2020-09-18 中芯集成电路制造(绍兴)有限公司 一种屏蔽栅场效应晶体管及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253473B2 (en) * 2004-10-18 2007-08-07 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN101131933A (zh) * 2006-08-24 2008-02-27 上海华虹Nec电子有限公司 沟槽型mos晶体管的制造方法
CN101459135A (zh) * 2007-12-14 2009-06-17 上海华虹Nec电子有限公司 沟槽型双层栅功率mos器件结构实现方法
CN101567320A (zh) * 2009-06-04 2009-10-28 上海宏力半导体制造有限公司 功率mos晶体管的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253473B2 (en) * 2004-10-18 2007-08-07 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN101131933A (zh) * 2006-08-24 2008-02-27 上海华虹Nec电子有限公司 沟槽型mos晶体管的制造方法
CN101459135A (zh) * 2007-12-14 2009-06-17 上海华虹Nec电子有限公司 沟槽型双层栅功率mos器件结构实现方法
CN101567320A (zh) * 2009-06-04 2009-10-28 上海宏力半导体制造有限公司 功率mos晶体管的制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735605A (zh) * 2018-01-23 2018-11-02 西安龙腾新能源科技发展有限公司 改善沟槽底部场板形貌的屏蔽栅沟槽mosfet制造方法
CN110310992A (zh) * 2018-03-27 2019-10-08 无锡华润上华科技有限公司 沟槽分离栅器件及其制造方法
KR20200136975A (ko) * 2018-03-27 2020-12-08 씨에스엠씨 테크놀로지스 에프에이비2 코., 엘티디. 트렌치 분리 게이트 디바이스 및 그 제조방법
KR102413945B1 (ko) * 2018-03-27 2022-06-27 씨에스엠씨 테크놀로지스 에프에이비2 코., 엘티디. 트렌치 분리 게이트 디바이스 및 그 제조방법
CN111681963A (zh) * 2020-08-11 2020-09-18 中芯集成电路制造(绍兴)有限公司 一种屏蔽栅场效应晶体管及其形成方法
CN111681963B (zh) * 2020-08-11 2020-11-20 中芯集成电路制造(绍兴)有限公司 一种屏蔽栅场效应晶体管及其形成方法

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