CN111681963A - 一种屏蔽栅场效应晶体管及其形成方法 - Google Patents

一种屏蔽栅场效应晶体管及其形成方法 Download PDF

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Abstract

本发明提供了一种屏蔽栅场效应晶体管及其形成方法。该形成方法中，通过在沟槽侧壁上形成保护层，以利用保护层阻挡高密度等离子体工艺对沟槽侧壁造成损伤，防止等离子被注入至沟槽侧壁中，进而有利于保障所制备的屏蔽栅场效应晶体管的器件性能。

Description

一种屏蔽栅场效应晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种屏蔽栅场效应晶体管及其形成方法。
背景技术
屏蔽栅场效应晶体管（Shielded Gate Trench，SGT），由于其具有较低的栅漏电容Cgd、很低的导通电阻、以及较高的耐压性能，进而更有利于半导体集成电路的灵活应用。具体而言，在屏蔽栅场效应晶体管中，通过在栅电极的下方设置屏蔽电极，从而可以大幅降低了栅漏电容，并且屏蔽栅场效应晶体管的漂流区中还具有较高的杂质载流子浓度，能够为器件的击穿电压提供额外的益处，相应的可以降低导通电阻。
相比于其他的沟槽型场效应晶体管，屏蔽栅场效应晶体管虽然有着诸多的性能优势，然而其制备工艺也更为复杂。例如，在沟槽的底部形成屏蔽电极之后，还需要在沟道中依次形成隔离层和栅电极。现有技术中，在制备栅电极和屏蔽电极之间的隔离层时，通常会采用高密度等离子体工艺沉积隔离材料至沟槽中，再回刻蚀所述隔离材料以形成隔离层。
然而，本发明的发明人经过分析后发现，在执行高密度等离子体工艺形成隔离材料至沟槽中时，等离子容易被注入至沟槽侧壁中，从而影响最终所形成的器件性能；并且，在刻蚀隔离材料时由于隔离材料和沟槽侧壁之间存在明显的界面效应，从而导致刻蚀剂会快速钻蚀隔离材料层的边缘位置，进而影响所形成的隔离层的形貌。
发明内容
本发明的目的在于提供一种屏蔽栅场效应晶体管的形成方法，以解决现有的形成工艺中在制备隔离层时容易导致沟槽侧壁中被注入等离子体，提高所形成的隔离层的形貌。
为解决上述技术问题，本发明提供一种屏蔽栅场效应晶体管的形成方法，包括：
提供衬底，并在所述衬底中形成沟槽；
在所述沟槽中依次形成第一介质层和屏蔽电极，所述第一介质层覆盖所述沟槽的底壁和侧壁，所述屏蔽电极形成在所述第一介质层上，并使所述第一介质层中高于所述屏蔽电极的部分暴露出；
至少去除所述第一介质层中高于所述屏蔽电极的部分，以至少暴露出所述沟槽高于所述屏蔽电极的侧壁；
在所述沟槽暴露出的侧壁上形成保护层；
执行高密度等离子体工艺，以在所述沟槽中填充隔离材料层，所述隔离材料层覆盖所述保护层和所述屏蔽电极；
刻蚀所述保护层和所述隔离材料层，以部分去除所述保护层和所述隔离材料层，并利用剩余的隔离材料层构成隔离层以覆盖所述屏蔽电极的顶表面；以及，
在所述沟槽中形成栅电极，所述栅电极位于所述隔离层上。
可选的，采用热氧化工艺形成所述保护层。
可选的，所述保护层的厚度小于所述第一介质层的厚度。
可选的，所述保护层和所述隔离材料层的材料相同。
可选的，至少去除所述第一介质层中高于所述屏蔽电极的部分的方法包括：对所述第一介质层执行刻蚀工艺，并过刻蚀所述第一介质层，使得剩余的第一介质层的顶表面低于所述屏蔽电极的顶表面，并在所述屏蔽电极凸起的顶部和沟槽侧壁之间形成间隙；以及，在形成所述保护层时，所述保护层还形成在所述间隙的沟槽侧壁上。
可选的，所述保护层至所述屏蔽电极的间隔尺寸不小于所述保护层的厚度尺寸。
可选的，部分去除所述隔离材料层以形成隔离层后，所述隔离层的顶表面为内凹的弧形表面。
可选的，部分去除所述保护层和所述隔离材料层后，剩余的保护层的顶表面和所述隔离层的顶表面平滑连接并构成内凹的弧形表面。
基于如上所述的形成方法，本发明还提供了一种屏蔽栅场效应晶体管，包括：
衬底，所述衬底中形成有沟槽，所述沟槽包括由上至下依次分布的下段沟槽、中段沟槽和上段沟槽；
第一介质层，形成在所述沟槽的下段沟槽中，以覆盖所述下段沟槽的底壁和侧壁；
屏蔽电极，形成在所述沟槽中并位于所述第一介质层上，并且所述屏蔽电极的顶部位置不高于所述上段沟槽的底部位置；
保护层，覆盖所述沟槽的中段沟槽的侧壁；
隔离层，形成在所述沟槽的中段沟槽中，以覆盖所述屏蔽电极；以及，
栅电极，形成在所述沟槽的上段沟槽中，并位于所述隔离层上。
可选的，所述保护层的顶表面和所述隔离层的顶表面平滑连接并构成内凹的弧形表面。
在本发明提供的屏蔽栅场效应晶体管的形成方法中，在执行高密度等离子体工艺之前，优先在沟槽暴露出的侧壁上形成保护层，以利用该保护层阻挡后续高密度等离子体工艺中的等离子对沟槽侧壁的轰击，避免了沟槽侧壁受到等离子体的轰击，并进一步防止等离子被注入至沟槽侧壁中，有利于保障所形成的器件性能。
进一步的，该保护层可以采用氧化工艺形成，此时，即可使所述保护层和沟槽侧壁之间不存在明显的界面效应，从而在后续回刻蚀所述保护层时，即可有效缓解刻蚀剂通过保护层和沟槽侧壁之间的结合面过快侵蚀所述保护层的问题，甚至可以使所述保护层的消耗量少于隔离层的消耗量，进而使得刻蚀后剩余的保护层和隔离层的顶表面平滑连接并呈现为内凹的弧形表面。如此一来，即可使形成在所述隔离层上的栅电极的底部拐角处较为平缓，有效改善了栅电极的尖端放电的现象。
附图说明
图1为本发明一实施例中屏蔽栅场效应晶体管的形成方法的流程示意图；
图2~图8为本发明一实施例中屏蔽栅场效应晶体管在其制备过程中的结构示意图。
其中，附图标记如下：
100-衬底；
110-沟槽；
200-第一介质层；
300-屏蔽电极；
400-保护层；
500a-隔离材料层；
500-隔离层；
600-第二介质层；
700-栅电极；
800-掩模层；
810-衬氧化层；
820-第一掩模层；
830-第二掩模层。
具体实施方式
以下结合附图1、图2~图8和具体实施例对本发明提出的屏蔽栅场效应晶体管及其形成方法作进一步详细说明，其中图1为本发明一实施例中屏蔽栅场效应晶体管的形成方法的流程示意图，图2~图8为本发明一实施例中屏蔽栅场效应晶体管在其制备过程中的结构示意图。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在步骤S100中，具体参考图2所示，提供衬底100，并在所述衬底100中形成沟槽110。在后续工艺中，即利用所述沟槽110由下至上依次容纳屏蔽电极和栅电极。
具体的，所述沟槽110的形成方法例如包括：首先，在所述衬底100的顶表面上形成掩模层800，以利用所述掩模层800定义出所述沟槽的图形；接着，利用所述掩模层800为掩模刻蚀所述衬底100，以形成所述沟槽110。
其中，所述掩模层800可以为具有多个膜层相互堆叠的叠层结构。具体的，所述掩模层800包括形成在衬底100顶表面上的衬氧化层810和形成在所述衬氧化层810上的第一掩模层820，所述第一掩模层820的材质例如包括氮化硅。当然，所述掩模层800还可以进一步包括第二掩模层830，所述第二掩模层830的材料可以不同于所述第一掩模层820的材料，例如包括氧化硅。即，本实施例中，由于第一掩模层820和第二掩模层830是间隔所述衬氧化层810而覆盖在所述衬底100上的，从而可以利用所述衬氧化层810缓解由衬氧化层上方的第一掩模层820（即，氮化硅层）施加于衬底100上的应力，并能够对衬底100的顶表面进行保护。
本实施例中，所述沟槽110的侧壁可以为垂直侧壁，或者为略微倾斜的倾斜侧壁。即，本实施例中，所述沟槽110的侧壁相对于高度方向的倾斜角度较小。需要说明的是，此处所述的“沟槽110的侧壁相对于高度方向的倾斜角度”即为：沟槽110的侧壁与高度方向之间的夹角。
在步骤S200中，具体参考图3所示，在所述沟槽110中依次形成第一介质层200和屏蔽电极300，所述第一介质层200覆盖所述沟槽110的底壁和侧壁，所述屏蔽电极300形成在所述第一介质层200上，并使所述第一介质层200中高于所述屏蔽电极300的部分暴露出。
其中，所述第一介质层200可以采用热氧化工艺形成，以及所述第一介质层200的材料例如包括氧化硅。
需要说明的是，所述第一介质层200的厚度可以根据所形成的屏蔽栅场效应晶体管的耐压要求对应调整。例如，当所形成的屏蔽栅场效应晶体管为高压晶体管（耐压范围例如大于等于60V，更具体的所述高压晶体管的耐压范围介于80V~150V）时，则可以使所述第一介质层200在垂直于沟槽侧壁方向上具有较大的厚度，以用于维持晶体管的高耐压性能。例如，可使所述第一介质层200在垂直于沟槽侧壁方向上的厚度尺寸大于等于3000埃等，更具体的，所述第一介质层200的厚度尺寸例如进一步介于5000埃~7000埃。
进一步的，在形成所述第一介质层200之后，即填充所述屏蔽电极300在所述沟槽110中，所述屏蔽电极300相应的形成在第一介质层200上。其中，所述屏蔽电极300的材料可以包括多晶硅。以及，可以采用回刻蚀工艺形成所述屏蔽电极300，以使所述屏蔽电极300的顶表面降低。
在步骤S300中，具体参考图4所示，至少去除所述第一介质层200中高于所述屏蔽电极300的部分，以至少暴露出所述沟槽110高于所述屏蔽电极300的侧壁。
具体的，可以利用干法刻蚀工艺部分去除所述第一介质层200，也可以利用湿法刻蚀工艺部分去除所述第一介质层200。本实施例中，在对所述第一介质层200执行刻蚀工艺时，还进一步过刻蚀所述第一介质层200，以确保所述第一介质层200中高于所述屏蔽电极300的部分能够被完全去除，基于此，即可使得剩余的第一介质层200的顶表面低于所述屏蔽电极300的顶表面。此时，所述屏蔽电极300的顶部即相对于所述第一介质层200凸出，进而在所述屏蔽电极300其凸出的顶部和沟槽侧壁之间即形成有间隙。
在步骤S400中，具体参考图5所示，在所述沟槽110其暴露出的侧壁上形成保护层400。
需要说明的是，后续工艺中，会利用高密度等离子体工艺（HDP）在所述沟槽110高于所述屏蔽电极300的空间中填充绝缘材料。而由于高密度等离子体工艺的工艺特性其等离子会轰击暴露出的沟槽侧壁并使等离子进一步注入至沟槽侧壁中，基于此，本实施例中，在执行所述高密度等离子体工艺（HDP）之前优先形成所述保护层400，从而可以利用所述保护层400阻挡来自高密度等离子体工艺对沟槽侧壁的轰击，防止等离子被注入至沟槽侧壁中而影响器件性能。
其中，所述保护层400可以利用化学气相沉积工艺（CVD）形成。此外，在制备所述保护层400时，所述保护层400还可以进一步形成在所述屏蔽电极300其暴露出的表面上（图中未示出），此时，即可利用所述保护层400同时保护所述屏蔽电极300。
应当认识到，执行化学气相沉积工艺时对暴露出的沟槽侧壁造成的影响远远小于执行高密度等离子体工艺（HDP）时对暴露出的沟槽侧壁影响的损伤。因此，在利用化学气相沉积工艺形成所述保护层400时，并不会导致等离子注入至沟槽110暴露出的侧壁中。
进一步的，所述保护层400的材料例如包括氧化硅。本实施例中，针对氧化硅材料的保护层400，则还可以采用氧化工艺形成所述保护层400。如上所述，所述屏蔽电极300的材料可以包括多晶硅，基于此，在执行氧化工艺时，则还会在所述屏蔽电极300暴露出的表面上也形成有保护层（图中未示出）。
需要说明的是，通过氧化工艺形成所述保护层400时，同样不存在等离子注入至沟槽侧壁中的问题。并且，利用氧化工艺形成所述保护层400，使得所述保护层400和沟槽侧壁之间衔接更为紧密而不具有明显的界面特性，进而在后续刻蚀所述保护层400时，可以有效避免刻蚀剂在保护层400和沟槽侧壁之间的界面处对保护层400的刻蚀速率过大而导致保护层400出现尖锐的边角。
还需要说明的是，本实施例中，利用氧化工艺形成保护层400时，会相应的使少量的保护层400内嵌至沟槽110的侧壁中，从而在后续回刻蚀所述保护层400以释放出沟槽110的上方空间时，会少量的扩大沟槽110的上方空间的开口尺寸，而针对具有较大深宽比的沟槽110而言少量扩大沟槽开口仍能够一定程度的降低后续隔离材料层的填充难度，此外由于仅少量的扩大了沟槽开口，并不会对最终所形成的器件性能造成影响。
具体的，利用氧化工艺形成的所述保护层400的厚度小于所述第一介质层200的厚度。由于通过氧化工艺仅形成较小厚度的保护层400，因此并不会大量消耗沟槽侧壁所对应的衬底材料，保障最终形成的器件性能。
继续参考图5所示，本实施例中，所述屏蔽电极300其凸出的侧壁和沟槽侧壁之间存在有间隙，此时所述保护层400还进一步延伸形成在所述间隙的沟槽侧壁上，并且所述保护层400未填满所述间隙。具体的，在形成所述保护层400后，所述保护层400至所述屏蔽电极300的间隔尺寸不小于所述保护层400的厚度尺寸（即，形成有保护层400后，所述保护层400和屏蔽电极300之间仍然具有足够大的空间），如此，以确保后续隔离材料层在所述间隙中的填充性能。
在步骤S500中，具体参考图6所示，在所述沟槽110中填充隔离材料层500a，所述隔离材料层500a覆盖所述保护层400和所述屏蔽电极300。
如上所述，所述沟槽110高于屏蔽电极300的上沟槽具有较大的深宽比，基于此，本实施例中采用高密度等离子体工艺（High Density Plasma，HDP）形成所述隔离材料层500a，以提高所述隔离材料层500a在所述沟槽110中的填充性能。
需要说明的是，在利用高密度等离子体工艺（HDP）形成所述隔离材料层500a在所述沟槽110中时，还会伴随着等离子体的轰击过程，此时，由于沟槽110其暴露出的侧壁上形成有保护层400，避免了等离子体轰击沟槽侧壁，并且所述保护层400还进一步阻挡了等离子体注入至沟槽侧壁中，有利于保障所形成的器件性能。
其中，所述隔离材料层500a的材料可以和所述保护层400的材料相同，例如所述隔离材料层500a和所述保护层400的材料可以均包括氧化硅。如此一来，在后续回刻蚀所述隔离材料层500a和所述保护层400时，即可以平衡对所述隔离材料层500a和所述保护层400的刻蚀速率，实现对所述隔离材料层500a和所述保护层400的刻蚀的精确控制。
本实施例中，在回刻蚀所述隔离材料层500a之前，还包括：平坦化所述隔离材料层500a。通过平坦化所述隔离材料层500a，从而在后续刻蚀所述隔离材料层500a时，即有利于实现由上至下均匀的消耗所述隔离材料层500a。具体的，可以利用所述掩模层800中的第一掩模层820为研磨停止层执行化学机械研磨工艺，以使平坦化后的隔离材料层500a的顶表面为平坦表面并与所述第一掩模层820的顶表面齐平。
在步骤S600中，具体参考图7所示，刻蚀所述保护层400和所述隔离材料层，以部分去除所述保护层400和所述隔离材料层，并利用剩余的隔离材料层构成隔离层500以覆盖所述屏蔽电极300的顶表面。在刻蚀所述保护层400和隔离材料层之后，即可进一步暴露出所述沟槽110的上部侧壁。
本实施例中，所述保护层400和所述隔离材料层的材料相同（例如，均包括氧化硅），因此在刻蚀所述保护层400和所述隔离材料层时，可以由上至下均匀消耗所述保护层400和所述隔离材料层，以使得剩余的保护层400和隔离层500具有平滑的顶表面。此外，如上所述，所述保护层400采用氧化工艺形成，使得保护层400和沟槽侧壁之间不存在明显的界面特性，从而在刻蚀所述保护层400时，可以有效改善刻蚀剂在保护层400靠近沟槽侧壁的界面处的刻蚀速率过大而出现尖锐边角的问题。
继续参考图7所示，本实施例中，在刻蚀所述保护层和所述隔离材料层之后，剩余的保护层400的顶表面和隔离层500的顶表面平滑连接并构成内凹的弧形表面，应当认识到，所述隔离层500的顶表面也为内凹的弧形表面。基于内凹的弧形表面，从而在后续填充栅电极时，即可使所述栅电极的底表面相应的呈现为弧形表面，避免了栅电极的底部产生有尖角。
需要说明的是，本实施例中，基于氧化工艺形成的保护层400其膜层致密性通常还略微高于所述隔离材料层的膜层致密性，从而在刻蚀所述保护层和所述隔离材料层时，可使对保护层的刻蚀速率略微小于对隔离材料层的刻蚀速率，如此，即有利于实现刻蚀后的保护层400和隔离层500的顶表面平滑连接并构成内凹的弧形表面。
在步骤S700中，具体参考图8所示，在所述沟槽110中形成栅电极700，所述栅电极700位于所述隔离层500上，以利用所述隔离层500电性隔离所述栅电极700和所述屏蔽电极300。
进一步的，在形成所述栅电极700之前，还包括：在所述沟槽110暴露出的侧壁上形成第二介质层600。具体的，可以利用热氧化工艺形成所述第二介质层600，所述第二介质层600用于构成栅极氧化层。
本实施例中，所述第二介质层600的厚度尺寸小于所述第一介质层200的厚度尺寸，并可进一步大于所述保护层400的厚度尺寸，此时所述第二介质层600即相应的可以从所述保护层400上横向扩展至所述隔离层500上。如上所述，由于保护层400的顶表面和所述隔离层500的顶表面为平滑连接且内凹的弧形表面，从而使得所述第二介质层600的底表面即顺应所述滑连接且内凹的弧形表面，有利于提高所述第二介质层600的品质。
以及，在形成所述第二介质层600之后，形成所述栅电极700。如上所述，由于所述隔离层500的顶表面为内凹的弧形表面，从而使得栅电极700的底部拐角处较为平缓，有效改善了栅电极700的尖端放电的现象。
基于如上所述的形成方法，以下对所制备出的的屏蔽栅场效应晶体管进行说明。具体可参考图8所示，所述晶体管包括：
衬底100，所述衬底100中形成有沟槽110，所述沟槽包括由上至下依次分布的下段沟槽、中段沟槽和上段沟槽；
第一介质层200，形成在所述沟槽110的下段沟槽中，以覆盖所述下段沟槽的底壁和侧壁；
屏蔽电极300，形成在所述沟槽110中并位于所述第一介质层200上，并且所述屏蔽电极300的顶部位置不高于所述上段沟槽的底部位置；
保护层400，覆盖所述沟槽110的中段沟槽的侧壁；
隔离层500，形成在所述沟槽110的中段沟槽中以覆盖所述屏蔽电极300，并且所述隔离层500和所述沟槽的侧壁之间间隔有所述保护层400；以及，
栅电极700，形成在所述沟槽110的上段沟槽中，并位于所述隔离层500上。
应当认识到，正是由于所述隔离层500和所述沟槽110的侧壁之间间隔有所述保护层400，因此在制备所述隔离层500时（包括执行高密度等离子体工艺和刻蚀工艺），则至少在执行高密度等离子体工艺时是基于所述保护层400的阻隔保护下进行的，避免了高密度等离子体工艺中的等离子被注入至沟槽侧壁中。
进一步的，所述保护层400的顶表面和所述隔离层500的顶表面平滑连接并构成内凹的弧形表面（例如U形表面）。此时，即相应的使所述栅电极700的底表面呈现为朝向屏蔽电极凸出的弧形表面（例如U形表面），避免栅电极700的底部出现尖角而导致电场集中的现象。
需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

Claims (10)

1.一种屏蔽栅场效应晶体管的形成方法，其特征在于，包括：
提供衬底，并在所述衬底中形成沟槽；
在所述沟槽中依次形成第一介质层和屏蔽电极，所述第一介质层覆盖所述沟槽的底壁和侧壁，所述屏蔽电极形成在所述第一介质层上，并使所述第一介质层中高于所述屏蔽电极的部分暴露出；
至少去除所述第一介质层中高于所述屏蔽电极的部分，以至少暴露出所述沟槽高于所述屏蔽电极的侧壁；
在所述沟槽暴露出的侧壁上形成保护层；
执行高密度等离子体工艺，以在所述沟槽中填充隔离材料层，所述隔离材料层覆盖所述保护层和所述屏蔽电极；
刻蚀所述保护层和所述隔离材料层，以部分去除所述保护层和所述隔离材料层，并利用剩余的隔离材料层构成隔离层以覆盖所述屏蔽电极的顶表面；以及，
在所述沟槽中形成栅电极，所述栅电极位于所述隔离层上。
2.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，采用热氧化工艺形成所述保护层。
3.如权利要求2所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述保护层的厚度小于所述第一介质层的厚度。
4.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述保护层和所述隔离材料层的材料相同。
5.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，至少去除所述第一介质层中高于所述屏蔽电极的部分的方法包括：对所述第一介质层执行刻蚀工艺，并过刻蚀所述第一介质层，使得剩余的第一介质层的顶表面低于所述屏蔽电极的顶表面，并在所述屏蔽电极凸起的顶部和沟槽侧壁之间形成间隙；
以及，在形成所述保护层时，所述保护层还形成在所述间隙的沟槽侧壁上。
6.如权利要求5所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述保护层至所述屏蔽电极的间隔尺寸不小于所述保护层的厚度尺寸。
7.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，部分去除所述隔离材料层以形成隔离层后，所述隔离层的顶表面为内凹的弧形表面。
8.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，部分去除所述保护层和所述隔离材料层后，剩余的保护层的顶表面和所述隔离层的顶表面平滑连接并构成内凹的弧形表面。
9.一种采用如权利要求1~8任意一项所述的形成方法制备的屏蔽栅场效应晶体管，包括：
衬底，所述衬底中形成有沟槽，所述沟槽包括由上至下依次分布的下段沟槽、中段沟槽和上段沟槽；
第一介质层，形成在所述沟槽的下段沟槽中，以覆盖所述下段沟槽的底壁和侧壁；
屏蔽电极，形成在所述沟槽中并位于所述第一介质层上，并且所述屏蔽电极的顶部位置不高于所述上段沟槽的底部位置；
保护层，覆盖所述沟槽的中段沟槽的侧壁；
隔离层，形成在所述沟槽的中段沟槽中，以覆盖所述屏蔽电极，并且所述隔离层和所述沟槽的侧壁之间间隔有所述保护层；以及，
栅电极，形成在所述沟槽的上段沟槽中，并位于所述隔离层上。
10.如权利要求9所述的屏蔽栅场效应晶体管，其特征在于，所述保护层的顶表面和所述隔离层的顶表面平滑连接并构成内凹的弧形表面。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299557A (zh) * 2021-06-24 2021-08-24 绍兴中芯集成电路制造股份有限公司 屏蔽栅场效应晶体管及其形成方法
CN113745100A (zh) * 2021-07-21 2021-12-03 绍兴中芯集成电路制造股份有限公司 一种台面无损伤的屏蔽栅场效应晶体管的制造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101558499A (zh) * 2005-06-24 2009-10-14 飞兆半导体公司 用于在沟槽栅极fet内形成横向延伸电介质层的结构及方法
CN101615632A (zh) * 2008-06-26 2009-12-30 飞兆半导体公司 用于形成具有包括氮化层的极间电介质的屏蔽栅沟槽fet的结构和方法
CN102610522A (zh) * 2011-01-19 2012-07-25 上海华虹Nec电子有限公司 双层栅沟槽mos结构中形成底部氧化层的方法
CN102656696A (zh) * 2009-10-21 2012-09-05 维西埃-硅化物公司 具有弧形栅极氧化物轮廓的分栅式半导体装置
CN102683390A (zh) * 2011-03-16 2012-09-19 飞兆半导体公司 屏蔽栅极mosfet器件中的多晶硅层间电介质
CN101800245B (zh) * 2005-08-09 2013-03-27 飞兆半导体公司 在屏蔽的栅极场效应晶体管中形成多晶硅层间电介质的结构和方法
CN108389800A (zh) * 2018-01-31 2018-08-10 华润微电子（重庆）有限公司 屏蔽栅沟槽场效应晶体管的制造方法
CN110400846A (zh) * 2019-08-19 2019-11-01 无锡橙芯微电子科技有限公司 具有阶梯深槽屏蔽栅mos结构和制作方法
CN111312823A (zh) * 2020-03-10 2020-06-19 江苏捷捷微电子股份有限公司 超低导通电阻分离栅mosfet器件及其制造方法
CN111415992A (zh) * 2020-04-20 2020-07-14 安建科技(深圳)有限公司 一种屏蔽栅mosfet器件及其制备方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101558499A (zh) * 2005-06-24 2009-10-14 飞兆半导体公司 用于在沟槽栅极fet内形成横向延伸电介质层的结构及方法
CN101800245B (zh) * 2005-08-09 2013-03-27 飞兆半导体公司 在屏蔽的栅极场效应晶体管中形成多晶硅层间电介质的结构和方法
CN101615632A (zh) * 2008-06-26 2009-12-30 飞兆半导体公司 用于形成具有包括氮化层的极间电介质的屏蔽栅沟槽fet的结构和方法
CN102656696A (zh) * 2009-10-21 2012-09-05 维西埃-硅化物公司 具有弧形栅极氧化物轮廓的分栅式半导体装置
CN102610522A (zh) * 2011-01-19 2012-07-25 上海华虹Nec电子有限公司 双层栅沟槽mos结构中形成底部氧化层的方法
CN102683390A (zh) * 2011-03-16 2012-09-19 飞兆半导体公司 屏蔽栅极mosfet器件中的多晶硅层间电介质
CN108389800A (zh) * 2018-01-31 2018-08-10 华润微电子（重庆）有限公司 屏蔽栅沟槽场效应晶体管的制造方法
CN110400846A (zh) * 2019-08-19 2019-11-01 无锡橙芯微电子科技有限公司 具有阶梯深槽屏蔽栅mos结构和制作方法
CN111312823A (zh) * 2020-03-10 2020-06-19 江苏捷捷微电子股份有限公司 超低导通电阻分离栅mosfet器件及其制造方法
CN111415992A (zh) * 2020-04-20 2020-07-14 安建科技(深圳)有限公司 一种屏蔽栅mosfet器件及其制备方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299557A (zh) * 2021-06-24 2021-08-24 绍兴中芯集成电路制造股份有限公司 屏蔽栅场效应晶体管及其形成方法
CN113745100A (zh) * 2021-07-21 2021-12-03 绍兴中芯集成电路制造股份有限公司 一种台面无损伤的屏蔽栅场效应晶体管的制造方法
CN113745100B (zh) * 2021-07-21 2023-12-22 绍兴中芯集成电路制造股份有限公司 一种台面无损伤的屏蔽栅场效应晶体管的制造方法

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