CN116487419B - 半导体结构及其制备方法 - Google Patents
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Abstract
本公开涉及一种半导体结构及其制备方法。所述半导体结构的制备方法，包括以下步骤。提供衬底，于衬底内形成沟槽。形成保护层，保护层填充沟槽底部。形成抑制层，抑制层覆盖沟槽侧壁，且与保护层相接触。去除保护层。采用热氧化工艺于沟槽底部形成第一栅氧化层，同步热氧化抑制层以形成第二栅氧化层；第一栅氧化层的厚度大于第二栅氧化层的厚度；第一栅氧化层和第二栅氧化层共同构成栅氧化层。上述半导体结构的制备方法增大了沟槽底部的栅氧化层厚度，故改善了沟槽底部的栅氧化层耐压不足的问题，从而降低了沟槽底部的栅漏电容，提升了相应半导体器件的高频性能。
Description
技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在沟槽型金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor FieldEffect Transistor，简称MOSFET）的制造工艺中，栅氧化层和栅极在沟槽内部形成，用来控制MOSFET的开与关。因此，栅氧化层和栅极的制备是非常重要的工艺。
然而，由于沟槽底部的应力原因，MOSFET中沟槽侧壁的栅氧化层比沟槽底部的栅氧化层厚。如此，导致沟槽底部的栅氧化层耐压能力不足，容易被击穿。并且沟槽底部过薄的栅氧化层也容易导致该处的栅漏电容过大，限制了相应半导体器件在高频应用中的使用。
因此，如何提高栅氧化层的耐压能力是亟需解决的问题。
发明内容
基于此，本公开实施例提供了一种半导体结构及其制备方法，以有效提高栅氧化层的耐压能力。
本公开一些实施例提供了一种半导体结构的制备方法，包括以下步骤：
提供衬底，于衬底内形成沟槽；
形成保护层，保护层填充沟槽底部；
形成抑制层，抑制层覆盖沟槽侧壁，且与保护层相接触；
去除保护层；
于沟槽底部形成第一栅氧化层；
基于抑制层形成覆盖沟槽侧壁的第二栅氧化层。
本公开实施例中，通过先在沟槽底部填充保护层，然后再形成覆盖沟槽侧壁的抑制层，且使抑制层与保护层相接触。意想不到的效果是，在去除保护层后，即可得到只覆盖沟槽侧壁的抑制层。这样可以通过控制抑制层的形成厚度，来控制后续基于抑制层形成的覆盖沟槽侧壁的第二栅氧化层的厚度。如此，可以简单地调整沟槽底部的第一栅氧化层和沟槽侧壁的第二栅氧化层的厚度差。例如，使得沟槽底部形成的第一栅氧化层的厚度大于沟槽侧壁形成的第二栅氧化层的厚度。基于此，通过上述半导体结构的制备方法可以简单地增大沟槽底部的栅氧化层厚度，故改善了沟槽底部的栅氧化层耐压不足的问题，从而降低了沟槽底部的栅漏电容，提升了相应半导体器件的高频性能。
可选地，第二栅氧化层通过氧化抑制层形成。
可选地，第一栅氧化层采用热氧化工艺形成；第二栅氧化层通过在形成第一栅氧化层的同时同步氧化抑制层形成。
本公开实施例中，当采用热氧化工艺对去除保护层后的结构进行氧化时，由于沟槽侧壁覆盖有抑制层，故使得沟槽底部形成的第一栅氧化层的厚度大于沟槽侧壁形成的第二栅氧化层的厚度。如此，增大了沟槽底部的栅氧化层厚度，进一步改善了沟槽底部的栅氧化层耐压不足的问题。
可选地，形成第一栅氧化层的氧化速率大于形成第二栅氧化层的氧化速率。如此，可以通过同一热氧化工艺确保沟槽底部形成的第一栅氧化层的厚度大于沟槽侧壁形成的第二栅氧化层的厚度，从而改善了沟槽底部的栅氧化层耐压不足的问题。
可选地，形成保护层的步骤包括：
形成初始保护层，初始保护层覆盖沟槽侧壁且填充沟槽底部；
去除覆盖沟槽侧壁的初始保护层以形成保护层。
本公开实施例中，可以通过先于沟槽内形成初始保护层再去除部分初始保护层以暴露出沟槽侧壁的方式，使保留于沟槽底部的初始保护层作为保护层，从而利用保护层定义沟槽底部第一栅氧化层的形成区域。如此，有利于简化保护层的形成工艺，以提高生产效率。
可选地，形成初始保护层之前，制备方法还包括：形成修复层，修复层随形覆盖沟槽的内壁。其中，初始保护层形成于修复层背离衬底的表面。所述去除覆盖沟槽侧壁的初始保护层，还包括：去除覆盖沟槽侧壁的修复层。
本公开实施例中，先形成修复层，再于修复层背离衬底的表面形成初始保护层。如此，可以利用修复层修复沟槽内壁（包括侧壁和底壁）的表面损伤，从而提高初始保护层的形貌质量。
可选地，初始保护层填平沟槽底部，且沟槽底部的初始保护层的最大厚度大于同一位置沟槽底部的高度。形成保护层还包括：在去除覆盖沟槽侧壁的初始保护层时，同步去除沟槽底部的部分初始保护层，以形成保护层。其中，保护层的最大厚度等于或大致等于同一位置沟槽底部的高度。
本公开实施例中，初始保护层填平沟槽底部，且沟槽底部的初始保护层的最大厚度大于同一位置沟槽底部的高度，可以确保沟槽底部的初始保护层具有冗余量，以便于后续在去除沟槽侧壁初始保护层的过程中，即使同步去除了沟槽底部的部分初始保护层，还可以确保形成的保护层能够填平沟槽底部，有效保障待形成第一栅氧化层的区域面积。
可选地，沟槽底部的初始保护层的厚度与沟槽侧壁上的初始保护层的厚度之比的取值范围包括：7~9。如此，通过合理选择沟槽底部初始保护层与沟槽侧壁上初始保护层的厚度比值，可以有效控制沟槽侧壁上初始保护层和沟槽底部初始保护层去除部分的比值，以便于较好的控制保护层的形貌。
可选地，衬底的材料包括高掺杂硅；抑制层的材料包括碳化硅或低掺杂硅。
本公开实施例中，衬底的材料为高掺杂硅，抑制层的材料为碳化硅或低掺杂硅，可以保证衬底的氧化速率高于抑制层的氧化速率，以确保沟槽底部形成的第一栅氧化层的厚度大于沟槽侧壁形成的第二栅氧化层的厚度。
可选地，形成第二栅氧化层之后，制备方法还包括：采用热氧化工艺，氧化衬底靠近第一栅氧化层和第二栅氧化层的表面，以形成第三栅氧化层。其中，第一栅氧化层、第二栅氧化层和第三栅氧化层共同构成栅氧化层。
本公开实施例中，于衬底靠近第一栅氧化层和第二栅氧化层的表面形成第三栅氧化层，可以进一步增加沟槽底部的栅氧化层厚度，从而进一步改善沟槽底部的栅氧化层耐压不足的问题。
基于同样的发明构思，本公开实施例还提供了一种半导体结构，采用上述一些实施例中的制备方法获得。该半导体结构包括：衬底、第一栅氧化层以及第二栅氧化层。衬底内具有沟槽。第一栅氧化层填充于沟槽底部。第二栅氧化层覆盖沟槽侧壁，并与第一栅氧化层相连接。其中，第一栅氧化层的厚度大于第二栅氧化层的厚度；第一栅氧化层和第二栅氧化层共同构成栅氧化层。
本公开实施例中，半导体结构采用如上结构，该半导体结构所能实现的技术效果与前述实施例中半导体结构的制备方法所能具有的技术效果相同，此处不再详述。
可选地，半导体结构还包括：第三栅氧化层。第三栅氧化层位于衬底和第一栅氧化层之间，以及衬底和第二栅氧化层之间。其中，第一栅氧化层、第二栅氧化层和第三栅氧化层共同构成栅氧化层。
本公开实施例中，位于衬底和第一栅氧化层之间，以及衬底和第二栅氧化层之间的第三栅氧化层，进一步增加了沟槽底部的栅氧化层厚度，从而进一步改善了沟槽底部的栅氧化层耐压不足的问题。
如上所述，本公开实施例提供的半导体结构及其制备方法，通过先在沟槽底部填充保护层，然后再形成覆盖沟槽侧壁的抑制层，且使抑制层与保护层相接触的方式，可以在去除保护层并形成栅氧化层后获得意想不到的效果为：简单有效增大沟槽底部的栅氧化层厚度，以改善沟槽底部的栅氧化层耐压不足的问题，从而降低了沟槽底部的栅漏电容，并提升相应半导体器件的高频性能；并且，保护层基于填充沟槽底部获得，也利于简化半导体结构的制备工艺，以提升生产效率。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的一种半导体结构的制备方法的流程图；
图2为一实施例提供的一种半导体结构的制备方法中步骤S10所得结构的剖面示意图；
图3为一实施例中提供的一种半导体结构的制备方法中形成保护层的流程图；
图4为一实施例提供一种半导体结构的制备方法中形成修复层后所得结构的剖面示意图；
图5为一实施例提供的一种半导体结构的制备方法中步骤S21所得结构的剖面示意图；
图6为一实施例提供的一种半导体结构的制备方法中步骤S22所得结构的剖面示意图；
图7为一实施例提供的一种半导体结构的制备方法中步骤S30所得结构的剖面示意图；
图8为一实施例提供的一种半导体结构的制备方法中步骤S40所得结构的剖面示意图；
图9为一实施例提供的一种半导体结构的制备方法中步骤S50所得一种结构的剖面示意图；并且，图9亦为一实施例提供的一种半导体结构的剖面示意图；
图10为一实施例提供的一种半导体结构的制备方法中步骤S50所得另一种结构的剖面示意图；并且，图10亦为一实施例提供的另一种半导体结构的剖面示意图。
附图标记说明：
1-衬底；11-沟槽；
20-修复层；
30-保护层；300-初始保护层；
40-抑制层；
50-栅氧化层；51-第一栅氧化层；52-第二栅氧化层；53-第三栅氧化层；
60-栅极。
实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在此使用时，“沉积”工艺包括但不限于物理气相沉积（Physical VaporDeposition，简称PVD）、化学气相沉积（Chemical Vapor Deposition，简称CVD）或原子层沉积（Atomic Layer Deposition，简称ALD）。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
在沟槽型金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor FieldEffect Transistor，简称MOSFET）的制造工艺中，栅氧化层和栅极在沟槽内部形成，用来控制MOSFET的开与关。因此，栅氧化层和栅极的制备是非常重要的工艺。
然而，由于沟槽底部的应力原因，MOSFET中沟槽侧壁的栅氧化层比沟槽底部的栅氧化层厚。如此，导致沟槽底部的栅氧化层耐压能力不足，容易被击穿。并且沟槽底部过薄的栅氧化层也容易导致该处的栅漏电容过大，限制了相应半导体器件在高频应用中的使用。
因此，如何提高栅氧化层的耐压能力是亟需解决的问题。
鉴于上述相关技术的不足，本公开实施例的目的在于提供一种半导体结构及其制备方法，以有效提高栅氧化层的耐压能力。
请参阅图1，在一些实施例中，本公开提供了一种半导体结构的制备方法，所述方法包括以下步骤。
S10：提供衬底，于衬底内形成沟槽。
S20：形成保护层，保护层填充沟槽底部。
S30：形成抑制层，抑制层覆盖沟槽侧壁，且与保护层相接触。
S40：去除保护层。
S50：于沟槽底部形成第一栅氧化层；
S60：基于抑制层形成覆盖沟槽侧壁的第二栅氧化层。
本公开实施例中，通过先在沟槽底部填充保护层，然后再形成覆盖沟槽侧壁的抑制层，且使抑制层与保护层相接触。意想不到的效果是，在去除保护层后，即可得到只覆盖沟槽侧壁的抑制层。这样可以通过控制抑制层的形成厚度，来控制后续基于抑制层形成的覆盖沟槽侧壁的第二栅氧化层的厚度。如此，可以简单地调整沟槽底部的第一栅氧化层和沟槽侧壁的第二栅氧化层的厚度差。例如，使得沟槽底部形成的第一栅氧化层的厚度大于沟槽侧壁形成的第二栅氧化层的厚度。基于此，通过上述半导体结构的制备方法可以简单地增大沟槽底部的栅氧化层厚度，故改善了沟槽底部的栅氧化层耐压不足的问题，从而降低了沟槽底部的栅漏电容，提升了相应半导体器件的高频性能。
以下结合图2至图10对本公开实施例提供的半导体结构的制备方法进行详细描述。
在步骤S10中，请参阅图1中的S10和图2，提供衬底1，于衬底1内形成沟槽11。
在一些示例中，衬底1可以包括但不限于硅衬底。并且，按照沟槽11在衬底1内的形状分布，可以将沟槽11划分为沟槽11底部和沟槽11侧壁；也即：沟槽11底部和沟槽11侧壁之间可以视为设有虚拟分界，以对应区分定义第一栅氧化层和第二栅氧化层各自的形成位置。
在一些示例中，沟槽11底部的表面为曲面。
可选地，可以采用干法刻蚀工艺于衬底1内形成沟槽11。
在步骤S20中，请参阅图1中的S20、图3~图6，形成保护层30，保护层30填充沟槽11底部。
在一些实施例中，请参阅图3，形成保护层30包括以下步骤。
S21：形成初始保护层，初始保护层覆盖沟槽侧壁且填充沟槽底部。
S22：去除覆盖沟槽侧壁的初始保护层以形成保护层。
本公开实施例中，可以通过先于沟槽11内形成初始保护层再去除部分初始保护层以暴露出沟槽11侧壁的方式，使保留于沟槽11底部的初始保护层作为保护层30，从而利用保护层30定义沟槽11底部第一栅氧化层的形成区域。如此，有利于简化保护层30的形成工艺，以提高生产效率。
在步骤S21中，请参阅图4和图5，形成初始保护层300，初始保护层300覆盖沟槽11侧壁且填充沟槽11底部。
在一些实施例中，请参阅图4，形成初始保护层300之前，半导体的制备方法还包括：形成修复层20，修复层20随形覆盖沟槽11的内壁。如此，修复层20可以修复沟槽11内壁因刻蚀工艺导致的损伤。
需要特别说明的是，沟槽11内壁包括沟槽11侧壁及沟槽11底壁。
此处，修复层20随形覆盖沟槽11内壁，是指：修复层20为薄层结构，且修复层20的表面拟形沟槽11内壁的表面，以使修复层20的表面形状与沟槽11内壁的表面形状相似。
可选地，修复层20采用热氧化工艺形成。
可选地，修复层20的材料可以包括但不限于氧化硅。
在一些示例中，请继续参阅图4，修复层20还延伸覆盖衬底1的表面。
可选地，修复层20的厚度范围包括：200埃~1000埃。例如：修复层20的厚度可以为200埃、400埃、600埃、800埃或1000埃等等。
相应地，在一些实施例中，初始保护层300形成于修复层20背离衬底1的表面，还利于提高初始保护层300的形貌质量。
并且，在一些实施例中，步骤S22中去除覆盖沟槽11侧壁的初始保护层300，还包括：去除覆盖沟槽11侧壁的修复层20。也即，可以于沟槽11底部同时保留修复层20和保护层300。
需要说明的是，在另一些实施例中，在形成修复层20且形成初始保护层300之前，还可以去除修复层20，然后于去除修复层20后的沟槽11内壁形成初始保护层300。
在一些实施例中，请继续参阅图5，可以采用高密度等离子体沉积工艺形成初始保护层300。
可选地，沟槽11底部的初始保护层300的厚度与沟槽11侧壁上的初始保护层300的厚度之比的取值范围包括：7~9。例如：厚度之比的取值范围可以为7、7.5、8、8.5或9等等。如此，通过合理选择沟槽11底部初始保护层300与沟槽11侧壁上初始保护层300的厚度比值，可以有效控制沟槽11侧壁上初始保护层300和沟槽11底部初始保护层300去除部分的比值，以便于较好的控制保护层30的形貌。
示例地，当采用高密度等离子体工艺形成初始保护层300时，若预设值为1200埃，则沟槽11底部的初始保护层300的厚度约为1100埃，而沟槽11侧壁的初始保护层300的厚度约为130埃。
在一些示例中，请继续参阅图5，沟槽11底部的表面为曲面。初始保护层300填平沟槽11底部，且沟槽11底部的初始保护层300的最大厚度D大于同一位置沟槽11底部的高度H。
本公开实施例中，初始保护层300填平沟槽11底部，且沟槽11底部的初始保护层300的最大厚度D大于同一位置沟槽11底部的高度H，可以确保沟槽11底部的初始保护层300具有冗余量，以便于后续在去除沟槽11侧壁初始保护层300的过程中，即使同步去除了沟槽11底部的部分初始保护层300，还可以确保后续形成的保护层30能够填平沟槽11底部，以有效保障待形成第一栅氧化层的区域面积。
在一些示例中，沟槽11底部的初始保护层300的最大厚度D与同一位置沟槽11底部的高度H的差值，至少为沟槽11侧壁的初始保护层300厚度的1.5倍。
在一些示例中，初始保护层300还延伸覆盖衬底1的表面。
在步骤S22中，请参阅图6，去除覆盖沟槽11侧壁的初始保护层300以形成保护层30。
在一些实施例中，请结合图5和图6理解，形成保护层30还包括：在去除覆盖沟槽11侧壁的初始保护层300时，同步去除沟槽11底部的部分初始保护层300，以形成保护层30。其中，保护层30的最大厚度等于或大致等于同一位置沟槽11底部的高度。
可选地，可以采用湿法刻蚀工艺去除部分初始保护层300以形成保护层30。
示例地，用于去除部分初始保护层300的湿法刻蚀溶液可以包括但不限于缓冲氧化物刻蚀液（Buffered Oxide Etch，简称BOE）以及氢氟酸刻蚀液（其内氢氟酸和水的比例例如可以为 100：1）。
在步骤S30中，请参阅图1中的S30和图7，形成抑制层40，抑制层40覆盖沟槽11侧壁，且与保护层30相接触。
可选地，衬底1的材料包括高掺杂硅，抑制层40的材料包括碳化硅或低掺杂硅。需要特别说明的是，当衬底1的材料为高掺杂硅，抑制层40的材料为低掺杂硅时, 抑制层40的氧化速率比衬底1的氧化速率大约慢10%~20%。当衬底1的材料为高掺杂硅，抑制层40的材料为碳化硅时, 抑制层40的氧化速率仅为衬底1的氧化速率的5%~10%。
本公开实施例中，衬底1的材料为高掺杂硅，抑制层40的材料为碳化硅或低掺杂硅，可以保证衬底1的氧化速率高于抑制层40的氧化速率，以确保沟槽11底部形成的第一栅氧化层51的厚度大于沟槽11侧壁形成的第二栅氧化层52的厚度。
在一些实施例中，抑制层40还延伸覆盖衬底1的上表面。
在一些示例中，可以采用选择性外延生长工艺形成抑制层40。
在一些实施例中，抑制层40的膜厚取决于沟槽11底部与沟槽11侧壁的高度差△H。其中，△H等于沟槽11侧壁的高度H1与沟槽11底部的高度H2的差值。
示例地，抑制层40的氧化速率与沟槽11底部衬底1的氧化速率之比为1:20，在不考虑抑制层40的膜厚对氧化速率的影响下，抑制层40的厚度约为前述高度差△H的1/19。
需要特别说明的是，后续抑制层40被完全氧化后，可以继续氧化沟槽11侧壁处的衬底1以及沟槽11底部衬底1，以形成第三栅氧化层。此时，由于沟槽11侧壁处基于抑制层40形成的第二栅氧化层较薄而沟槽11底部形成的第一栅氧化层较厚，因此在继续执行热氧化工艺时，沟槽11侧壁处衬底1的氧化速率会大于沟槽11底部衬底1的氧化速率，使得沟槽11侧壁处氧化层和沟槽11底部氧化层的厚度差减小。此处，沟槽11侧壁处氧化层包括位于沟槽11侧壁处的第二栅氧化层和第三栅氧化层；沟槽11底部氧化层包括位于沟槽11底部的第一栅氧化层和第三栅氧化层。
基于此，在一些实施例中，可以合理增大抑制层40的厚度，例如使抑制层40的厚度大于前述高度差△H的1/19。
在步骤S40中，请参阅图1中的S40和图8，去除保护层30。
可选地，可以采用湿法刻蚀工艺去除保护层30。
示例地，用于去除保护层30的湿法刻蚀溶液可以包括但不限于缓冲氧化物刻蚀液（Buffered Oxide Etch，简称BOE）以及氢氟酸刻蚀液（其内氢氟酸和水的比例例如可以为100：1）。
在步骤S50中，请参阅图1中的S50和图9，于沟槽11底部形成第一栅氧化层51。
在步骤S60中，请参阅图1中的S60和图9，基于抑制层40形成覆盖沟槽11侧壁的第二栅氧化层52。
在一些实施例中，第二栅氧化层52通过氧化抑制层40形成。
在一些实施例中，第一栅氧化层51采用热氧化工艺形成；第二栅氧化层52通过在形成第一栅氧化层51的同时同步氧化抑制层40形成。
本公开实施例中，当采用热氧化工艺对去除保护层30后的结构进行氧化时，由于沟槽11侧壁覆盖有抑制层40，故使得沟槽11底部形成的第一栅氧化层51的厚度大于沟槽11侧壁形成的第二栅氧化层52的厚度。如此，增大了沟槽11底部的栅氧化层厚度，进一步改善了沟槽底部的栅氧化层耐压不足的问题。
需要特别说明的是，第二栅氧化层52还延伸覆盖衬底1的表面。
在一些实施例中，形成第一栅氧化层51的氧化速率大于形成第二栅氧化层52的氧化速率。如此，可以通过同一热氧化工艺确保沟槽11底部形成的第一栅氧化层51的厚度大于沟槽11侧壁形成的第二栅氧化层52的厚度，从而改善了沟槽11底部的栅氧化层50耐压不足的问题。
在一些实施例中，请参阅图10，形成第二栅氧化层52之后，制备方法还包括：采用热氧化工艺，氧化衬底10靠近第一栅氧化层51和第二栅氧化层52的表面，以形成第三栅氧化层53。其中，第一栅氧化层51、第二栅氧化层52和第三栅氧化层53共同构成栅氧化层50。
此处，在抑制层40被完全氧化形成第二栅氧化层52后，还可以继续氧化沟槽11侧壁处的衬底1以及沟槽11底部衬底1，以形成第三栅氧化层53。也即，前述用于形成第三栅氧化层53的热氧化工艺与形成第二栅氧化层52和第一栅氧化层51的热氧化工艺可以为同一热氧化工艺。
本公开实施例中，于衬底1靠近第一栅氧化层51和第二栅氧化层52的表面形成第三栅氧化层53，可以进一步增加沟槽11底部的栅氧化层50厚度，从而进一步改善沟槽11底部的栅氧化层50耐压不足的问题。
可选地，栅氧化层50（包括第一栅氧化层51、第二栅氧化层52或第三栅氧化层53）的材料可以包括但不限于氧化硅。
在一些实施例中，请参阅图9和10，形成栅氧化层50之后，制备方法还包括：于栅氧化层50背离衬底10表面形成至少填充沟槽11的栅极60。
示例地，栅极60采用电学性能优良的导电材料形成，例如掺杂多晶硅、金属铜或金属钨等。
基于同样的发明构思，请参阅图9和图10，本公开实施例还提供了一种半导体结构，采用上述一些实施例中的制备方法获得。该半导体结构包括：衬底1、第一栅氧化层51以及第二栅氧化层52。衬底1内具有沟槽11。第一栅氧化层51填充于沟槽11底部。第二栅氧化层52覆盖沟槽11侧壁，并与第一栅氧化层51相连接。其中，第一栅氧化层51的厚度大于第二栅氧化层52的厚度；第一栅氧化层51和第二栅氧化层52共同构成栅氧化层50。
本公开实施例中，半导体结构采用如上结构，该半导体结构所能实现的技术效果与前述实施例中半导体结构的制备方法所能具有的技术效果相同，此处不再详述。
可选地，衬底1的材料包括高掺杂硅。第二栅氧化层52基于抑制层40氧化获得。抑制层40的材料包括碳化硅或低掺杂硅。需要特别说明的是，当衬底1的材料为高掺杂硅，抑制层40的材料为低掺杂硅时, 抑制层40的氧化速率比衬底1的氧化速率大约慢10%~20%。当衬底1的材料为高掺杂硅，抑制层40的材料为碳化硅时, 抑制层40的氧化速率仅为衬底1的氧化速率的5%~10%。
在一些实施例中，第二栅氧化层52的厚度（也即抑制层40的膜厚）取决于沟槽11底部与沟槽11侧壁的高度差△H。其中，△H等于沟槽11侧壁的高度H1与沟槽11底部的高度H2的差值。示例地，若抑制层40的氧化速率与沟槽11底部衬底1的氧化速率之比为1:20，则在不考虑膜厚对氧化速率的影响下，第二栅氧化层52的厚度（也即抑制层40的膜厚）可以为前述高度差△H的1/19。
在一些示例中，沟槽11底部的表面为曲面。
在一些实施例中，请参阅图10，半导体结构还包括：第三栅氧化层53。第三栅氧化层53位于衬底1和第一栅氧化层51之间，以及衬底1和第二栅氧化层52之间。其中，第一栅氧化层51、第二栅氧化层52和第三栅氧化层53共同构成栅氧化层。
本公开实施例中，位于衬底1和第一栅氧化层51之间，以及衬底1和第二栅氧化层52之间的第三栅氧化层53，进一步增加了沟槽11底部的栅氧化层50厚度，从而进一步改善了沟槽11底部的栅氧化层50耐压不足的问题。
可选地，栅氧化层50（包括第一栅氧化层51、第二栅氧化层52或第三栅氧化层53）的材料可以包括但不限于氧化硅。
在一些实施例中，请参阅图9和图10，半导体结构还包括：设置于栅氧化层50背离衬底10表面且至少填充沟槽11的栅极60。
示例地，栅极60采用电学性能优良的导电材料形成，例如掺杂多晶硅、金属铜或金属钨等。
综上，本公开实施例提供的半导体结构及其制备方法，通过先在沟槽11底部填充保护层30，然后再形成覆盖沟槽11侧壁的抑制层40，且使抑制层40与保护层30相接触的方式，可以在去除保护层30并形成栅氧化层50后获得意想不到的效果为：简单有效增大沟槽11底部的栅氧化层50厚度，以改善沟槽11底部的栅氧化层50耐压不足的问题，从而降低了沟槽11底部的栅漏电容，并提升相应半导体器件的高频性能；并且，保护层30基于填充沟槽11底部获得，也利于简化半导体结构的制备工艺，以提升生产效率。
在本说明书的描述中，上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，于所述衬底内形成沟槽；
形成保护层，所述保护层填充所述沟槽底部；
形成抑制层，所述抑制层覆盖所述沟槽侧壁，且与所述保护层相接触；
去除所述保护层；
于所述沟槽底部形成第一栅氧化层；
基于所述抑制层形成覆盖所述沟槽侧壁的第二栅氧化层；所述第一栅氧化层采用热氧化工艺形成；所述第二栅氧化层通过在形成所述第一栅氧化层的同时同步氧化所述抑制层形成；所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述第一栅氧化层的氧化速率大于形成所述第二栅氧化层的氧化速率。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述保护层的步骤包括：
形成初始保护层，所述初始保护层覆盖所述沟槽侧壁且填充所述沟槽底部；
去除覆盖所述沟槽侧壁的所述初始保护层以形成保护层。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，
所述形成初始保护层之前，所述制备方法还包括：形成修复层，所述修复层随形覆盖所述沟槽的内壁；
其中，所述初始保护层形成于所述修复层背离所述衬底的表面；
所述去除覆盖所述沟槽侧壁的所述初始保护层的步骤，还包括：去除覆盖所述沟槽侧壁的所述修复层。
5.根据权利要求3或4所述的半导体结构的制备方法，其特征在于，所述初始保护层填平所述沟槽底部，且所述沟槽底部的所述初始保护层的最大厚度大于同一位置所述沟槽底部的高度；
形成所述保护层的步骤还包括：
在去除覆盖所述沟槽侧壁的所述初始保护层时，同步去除所述沟槽底部的部分所述初始保护层，以形成所述保护层；其中，所述保护层的最大厚度等于同一位置所述沟槽底部的高度。
6.根据权利要求3或4所述的半导体结构的制备方法，其特征在于，所述沟槽底部的所述初始保护层的厚度与所述沟槽侧壁上的所述初始保护层的厚度之比的取值范围包括：7~9。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述衬底的材料包括高掺杂硅；所述抑制层的材料包括碳化硅或低掺杂硅。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述第二栅氧化层之后，所述制备方法还包括：
于所述衬底靠近所述第一栅氧化层和所述第二栅氧化层的表面形成第三栅氧化层。
9.一种半导体结构，其特征在于，采用如权利要求1~8中任一项所述的制备方法制备得到；所述半导体结构包括：
衬底，所述衬底内具有沟槽；
第一栅氧化层，填充于所述沟槽底部；
第二栅氧化层，覆盖所述沟槽侧壁，并与所述第一栅氧化层相连接；
其中，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度；所述第一栅氧化层和所述第二栅氧化层共同构成栅氧化层。
10.根据权利要求9所述的半导体结构，其特征在于，还包括：
第三栅氧化层，位于所述衬底和所述第一栅氧化层之间，以及所述衬底和所述第二栅氧化层之间；
其中，所述第一栅氧化层、所述第二栅氧化层和所述第三栅氧化层共同构成栅氧化层。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1447986A (zh) * | 2000-08-16 | 2003-10-08 | 费查尔德半导体有限公司 | 硅内沟道结构底部的厚氧化层 |
| CN101026098A (zh) * | 2006-02-22 | 2007-08-29 | 南亚科技股份有限公司 | 具有沟槽式栅极的半导体装置及其制造方法 |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITMI20010039A1 (it) * | 2000-01-14 | 2002-07-11 | Denso Corp | Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso |
| JP6729824B1 (ja) * | 2020-01-29 | 2020-07-22 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| US20220320295A1 (en) * | 2020-06-18 | 2022-10-06 | Dynex Semiconductor Limited | Sic mosfet structures with asymmetric trench oxide |
-
2023
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1447986A (zh) * | 2000-08-16 | 2003-10-08 | 费查尔德半导体有限公司 | 硅内沟道结构底部的厚氧化层 |
| CN101026098A (zh) * | 2006-02-22 | 2007-08-29 | 南亚科技股份有限公司 | 具有沟槽式栅极的半导体装置及其制造方法 |
| CN115207128A (zh) * | 2022-09-09 | 2022-10-18 | 深圳芯能半导体技术有限公司 | 一种沟槽侧壁栅抗负压碳化硅mosfet及其制备方法 |
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