CN211455690U - 沟槽型功率器件的沟槽栅结构 - Google Patents
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Abstract
一种沟槽型功率器件的沟槽栅结构，在半导体基底的沟槽内底部的设有厚氧化层，沟槽侧壁形成沟槽型功率器件的栅氧化层，及在沟槽内沉积形成一个塞状多晶硅栅极，且在厚氧化层上方及多晶硅栅极下方设有第一限制部，及包覆第一限制部的第二限制部。透过第一限制部及第二限制部的存在，在后续工序中将保留第二限制部下方的厚氧化层，从而能降低工艺成本；能在更小深宽比的沟槽中形成良好的TBO(Thick Bottom Oxide)，从而能适用于各种深宽比的沟槽的TBO形成，从而具有较大的使用范围。
Description
技术领域
本申请涉及一种半导体集成电路制造方法，特别是涉及一种沟槽型功率器件的沟槽栅结构。
背景技术
半导体功率器件已经被广泛应用于汽车电子、开关电源以及工业控制器件等领域。特别是沟槽型功率器件，在制作沟槽型功率器件是，在沟槽底部需制作厚氧化层，目的是用来减小栅极底部的寄生电容，降低栅极漏极电荷(Qgd)，以提高开关特性和电学性能。现有技术中通常采用高密度等离子体化学气相淀积(HDPCVD)法制造沟槽底部厚氧化层，其步骤如下：形成沟槽，在沟槽底部沉积一定厚度的厚氧化层，把硅表面的厚氧化层磨掉，去掉沟槽侧壁的氧化层，留下底部氧化层，形成厚氧化层。
又，半导体功率器件MOS晶体管中，栅结构包括栅氧化层和形成于栅氧化层表面的多晶硅栅，多晶硅栅通常覆盖沟道区并用于在沟道区表面形成连接源漏的沟道，为了提供栅的高控制性，一般要求较薄的栅氧化层；但是为了高的栅可靠性，以及小的米勒电容，又需要厚的栅氧化层。也即较薄的栅氧化层有利于对沟道开启的控制，但是较薄的栅氧化层的刻蚀性又会降低同时会增加米勒电容。
栅结构包括平面栅和沟槽栅两种，沟槽栅能够得到更大的电流密度和更小的导通电阻而经常应用于功率器件中。对于沟槽栅，通常包括沟槽，形成于沟槽内侧表面包括底部表面和侧面的栅氧化层以及将所述沟槽完全填充的多晶硅栅。沟槽栅需要穿过沟道区，从而能使得多晶硅栅从侧面覆盖沟道区从而能在栅开启时在被多晶硅栅侧面覆盖的沟道区表面形成沟道。
由于上面描述可知，栅氧化层的厚度对于栅控制性和可靠性以及米勒电容的要求之间存在矛盾，对于沟槽栅来说，为了在这一矛盾中折衷。通常需要在沟槽栅中采用沟槽底部厚氧化层(Thick Bottom Oxide，TBO)工艺，其中将TBO称为栅极底部厚氧化层，沟槽底部厚氧化层中的“厚”的意思是和栅氧化层相比沟槽底部厚氧化层的厚度更厚。
这样，在沟槽栅中就存在两种后的氧化层，一种为TBO，一种为栅氧化层。多晶硅栅和沟道区之间的氧化层为较薄的栅氧化层，这样能保证高的栅控制力。而在在容易出现可靠性问题的底部及底部角落(Corner)采用厚的氧化层即TBO来保证器件的高可靠性。
但是，现有已知的TBO工艺会增加工艺流程，也就致使制造成本的增加。如何低成本地实现这一结构就显得非常重要。现有技术中有两个主流的实现TBO的方法。
现有第一种方法为：利用高密度等离子体(HDP)氧化层(Oxide)填充沟槽，之后再通过化学机械研磨(CMP)平坦化和回刻技术实现，成本非常高昂。
第二种方法为：先形成较厚的TBO层，TBO层形成后会位于沟槽的整个内侧表面和沟槽外表面；这时需要涂布光刻胶将整个沟槽完全填充，光刻胶同时会填充到沟槽外的表面；通过光刻胶在沟槽外表面和沟槽内部的厚度差，调节曝光量，保证表面完全曝光，沟槽内曝光不足，这样在显影后会在沟槽内部保留需要厚度的光刻胶；通过保留于沟槽内部的光刻胶，保护事先成膜的厚栅氧即TBO层，利用湿法工艺去除其他区域的厚栅氧；之后，通过再次成膜实现沟道区的薄栅氧即上面所述的栅氧化层。
由上可知，现有第二种方法需要增加一次光刻，成本也比较高。而且由于光刻胶的涂布特性，对于低深宽比的沟槽结构，此方法也难以实现。
实用新型内容
为了解决现有技术的问题，本申请提供了一种沟槽型功率器件的沟槽栅结构及其制造方法，其主要作用在于，能采用较低成本实现栅极底部氧化层即TBO，从而能降低工艺成本；能在更小深宽比的沟槽中形成良好的TBO，从而能适用于各种深宽比的沟槽的TBO形成，从而具有较大的使用范围。
本申请的目的及解决其技术问题，是采用以下技术方案来实现的。一种沟槽型功率器件的沟槽栅结构，其特征在于，在半导体基底的沟槽内底部的设有厚氧化层，沟槽侧壁形成沟槽型功率器件的栅氧化层，及在沟槽内沉积形成一个塞状多晶硅栅极，且在厚氧化层上方及多晶硅栅极下方设有第一限制部，及包覆第一限制部的第二限制部。
其制造方法在于，在半导体基底内形成沟槽；在半导体基底上表面、沟槽内和沟槽侧壁生成二氧化硅形成的第一氧化层，第一氧化层在沟槽内底部的形成厚氧化层；在第一氧化层的表面透过沉积技术形成薄的多晶硅层；透过沉积技术将氮化硅层(或氧化硅层)沉积以填充前述多晶硅层在沟槽中间留出间隙；透过蚀刻技术去除氮化硅层(或氧化硅层)，且保留部分在沟槽中的氮化硅(或氧化硅)，形成一个塞状的第一限制部；透过干蚀刻技术去除前述多晶硅层，且保留包覆在第一限制部外的多晶硅形成第二限制部；随后对第一氧化层进行定时湿式蚀刻，藉由第一限制部及第二限制部的存在，保留第二限制部下方的厚氧化层；最后在半导体基底上表面及沟槽侧壁形成沟槽型功率器件的栅氧化层，及在沟槽内沉积形成一个塞状多晶硅栅极。
在本申请的实施例中，所述第一氧化层在沟槽内底部的形成厚氧化层的厚度为工序中所需要的厚度。
在本申请的实施例中，所述多晶硅层薄至在沟槽中间留出间隙。
在本申请的实施例中，所述第一限制部的高度大于第一氧化层的厚度。
在本申请的实施例中，所述第二限制部的高度大于第一氧化层的厚度。
本申请提供了一种沟槽型功率器件的沟槽栅结构及其制造方法，其主要在半导体基底的沟槽内底部的设有厚氧化层，沟槽侧壁形成沟槽型功率器件的栅氧化层，及在沟槽内沉积形成一个塞状多晶硅栅极，且在厚氧化层上方及多晶硅栅极下方设有第一限制部，及包覆第一限制部的第二限制部。透过第一限制部及第二限制部的存在，在后续工序中将保留第二限制部下方的厚氧化层，从而能降低工艺成本。本申请在形成TBO的湿法刻蚀的掩膜时并不需要采用光刻工艺，而是直接采用填充及刻蚀进行全面回刻实现，所以本申请能节省光刻工序，从而能降低工艺成本。另外，由于，本申请的涂布层是根据沟槽的深宽比并结合所要形成的TBO来选择，能够在更大深宽比的沟槽中形成良好的TBO，从而能够适用于更多种类的即更多深宽比的沟槽工艺中，从而具有更大的使用范围。
附图说明
图1～图10为本申请沟槽栅结构及其制造方法的示意图。
图11～图14为本申请第一限制部的材料为氧化硅的示意图。
图15～图17为本申请第一限制部的材料为氧化硅的另一状态示意图。
符号说明
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本申请的实施例中，提供了一种沟槽型功率器件的沟槽栅结构及其制造方法，首先，在半导体基底100的表面形成沟槽110。如图1及图2所示，实施例中，所述半导体基底100为硅基底，透过氧化硅形成一膜板(mask)200进行沟槽硅蚀刻，形成工序中所需要的沟槽110。实施上可以使用传统方法，先透过氧化硅热生长和/或沉积，氧化硅可由二氧化硅/氮化硅/二氧化硅(oxide/nitride/oxide,ONO)堆栈组成，也可单独使用二氧化硅层。再透过光阻光罩工序进行干蚀刻，形成所需的膜板200，然后再进行沟槽硅蚀刻形成所需的沟槽110，在透过湿法蚀刻选择性的去除氧化硅。应当指出，为清楚起见，图2仅显示三个沟槽，在其他实施例中，可在半导体基底上形成多个沟槽110，用以同时形成大量的功率器件(MOSFET)器件。其中语"半导体基底"可以是n型外延层和n型硅基底，也可包括p型掺杂层、n型外延层和n型硅基底。图2中示出实施例沟槽110的高宽比和实际情况相比有很大差距。具体地讲，图中显示的沟槽110的高度与宽度比约1.5至2。然而，在大多数应用中，高宽比会更大，而且通常大于2。
沟槽110形110成后，使用热氧化技术生长厚的氧化硅的工序，在半导体基底100上表面、沟槽110内和沟槽110侧壁生成二氧化硅(SiO2)形成的第一氧化层210，其中沟槽110内底部的厚氧化层211部分的厚度为工序中所需要的厚度，且第一氧化层210不可填满沟槽110，沟槽110内留有空间，如图3所示。实施应用上也可以使用高密度电浆化学气相沉积处理，在半导体基底100和沟槽110内沉积二氧化硅。高密度电浆化学气相沉积处理很好地适用于较大高宽比的沟槽沉积。使用高密度电浆化学气相沉积处理，可在沟槽110底部形成相对于侧壁较厚的二氧化硅层。
在第一氧化层210的表面透过沉积技术形成一薄的多晶硅层300，其中多晶硅层300薄至在沟槽110中间留出间隙，如图4所示。
透过沉积技术将氮化硅层400沉积以填充前述多晶硅层300在沟槽110中间留出间隙(如图5所示)，氮化硅层400可以是Si3N4或SiN。
然后，如图6及图7所示，透过对多晶硅有选择性的各向同性干蚀刻技术去除氮化硅层400，且在此蚀刻过程中，保留部分在沟槽110中的氮化硅，形成一个塞状的第一限制部410。相同的也透过对氮化硅有选择性的各向同性干蚀刻技术去除前述多晶硅层300，且在此蚀刻过程中，因为第一限制部410的遮蔽将保留包覆在第一限制部410外部的多晶硅，被保留的多晶硅形成第二限制部310，第二限制部310的下方为厚氧化层211。其中第一限制部410及第二限制部310的高度大于第一氧化层210的厚度。
请再参阅图8，在完成前述第一限制部410及第二限制部310后，随后对第一氧化层210进行定时氧化硅湿式蚀刻，此时的蚀刻工序将去除半导体基底100上表面的二氧化硅，以及去除沟槽110侧壁的二氧化硅，但因为第一限制部410及第二限制部310的存在，将保留第二限制部310下方的厚氧化层211，且因为第一限制部410及第二限制部310的高度大于第一氧化层210的厚度，所以第二限制部310外围与沟槽110侧壁间将会有部分二氧化硅被保留。
最后透过氧化工序在半导体基底100上表面及沟槽110内侧壁形成沟槽型功率器件的栅氧化层220(如图9及图10所示)。栅氧化层220应该是高质量的，在一个实施例中，使用硅的热氧化技术形成栅氧化层220，且在沟槽110内沉积形成一个塞状多晶硅栅极320，完成沟槽型功率器件的沟槽栅结构。其中特别说明的是，在栅极氧化过程中，第二限制部310(薄多晶硅)的裸露部分在此氧化过程中部分转化为氧化物(如图9所示)，或第二限制部310(薄多晶硅)的裸露部分在此氧化过程中全部转化为氧化物(如图10所示)。
后序其余的形成沟槽型功率器件(MOSFET)步骤是使用传统的步骤，为避免混淆发明要点，不在这里详细描述。
又在实施应用上，如图11所示，将图5步骤中的氮化硅层400改为氧化硅层500，例如SiO2，透过沉积技术将氧化硅层500沉积以填充前述多晶硅层300在沟槽110中间留出间隙。再经过如前面所述的步骤，透过对多晶硅有选择性的各向同性干蚀刻技术去除氧化硅层500，且在此蚀刻过程中，保留部分在沟槽110中的氧化硅，形成一个塞状的第一限制部510。相同的也透过对氧化硅有选择性的各向同性干蚀刻技术去除前述多晶硅层300，且在此蚀刻过程中，因为第一限制部510的遮蔽将保留包覆在第一限制部510外部的多晶硅，被保留的多晶硅形成第二限制部310，第二限制部310的下方为厚氧化层211。其中第一限制部410及第二限制部310的高度大于第一氧化层210的厚度。
因为第一限制部510为氧化硅，所以在后面工序对第一氧化层210进行定时氧化硅湿式蚀刻后，该第一限制部510将也会被部分被去除(如图12所示)，或全部移除(如图15所示)。但是因为第二限制部310的存在将不会影响对厚氧化层211的保留保护。
最后透过氧化工序在半导体基底100上表面及沟槽110内侧壁形成沟槽型功率器件的栅氧化层220。在该第一限制部510部分被去除(如图12所示)的状态下，使用硅的热氧化技术形成栅氧化层220，且在沟槽110内沉积形成一个塞状多晶硅栅极320(如图13及图14所示)，完成沟槽型功率器件的沟槽栅结构。其中特别说明的是，在栅极氧化过程中，第二限制部310(薄多晶硅)的裸露部分在此氧化过程中部分转化为氧化物(如图13所示)，或第二限制部310(薄多晶硅)的裸露部分在此氧化过程中全部转化为氧化物(如图14所示)。
而在该第一限制部510被全部移除(如图15所示)的状态下，使用硅的热氧化技术形成栅氧化层220，且在沟槽110内沉积形成一个塞状多晶硅栅极320(如图16及图17所示)，完成沟槽型功率器件的沟槽栅结构。其中特别说明的是，在栅极氧化过程中，第二限制部310(薄多晶硅)的裸露部分在此氧化过程中部分转化为氧化物(如图16所示)，或第二限制部310(薄多晶硅)的裸露部分在此氧化过程中全部转化为氧化物(如图17所示)。
后序其余的形成沟槽型功率器件(MOSFET)步骤是使用传统的步骤，为避免混淆发明要点，不在这里详细描述。
本申请提供了一种沟槽型功率器件的沟槽栅结构，在半导体基底100的沟槽110内底部的设有厚氧化层211，沟槽110侧壁形成沟槽型功率器件的栅氧化层220，及在沟槽110内沉积形成一个塞状多晶硅栅极320，且在厚氧化层211上方及多晶硅栅极320下方设有第二限制部310及第一限制部410，透过在工序中因为第一限制部及第二限制部的存在，在后续工序中将保留第二限制部下方的厚氧化层。
本申请在形成TBO的湿法刻蚀的掩膜时并不需要采用光刻工艺，而是直接采用填充及刻蚀进行全面回刻实现，所以本申请能节省光刻工序，从而能降低工艺成本。另外，由于，本申请的涂布层是根据沟槽的深宽比并结合所要形成的TBO来选择，能够在更大深宽比的沟槽中形成良好的TBO，从而能够适用于更多种类的即更多深宽比的沟槽工艺中，从而具有更大的使用范围。
本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。
以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。
Claims (7)
1.一种沟槽型功率器件的沟槽栅结构，其特征在于，
在半导体基底的沟槽内底部的设有厚氧化层，沟槽侧壁形成沟槽型功率器件的栅氧化层，及在沟槽内沉积形成一个塞状多晶硅栅极，且在厚氧化层上方及多晶硅栅极下方设有第一限制部，及包覆第一限制部的第二限制部。
2.根据权利要求1所述的沟槽型功率器件的沟槽栅结构，其特征在于，所述厚氧化层的厚度为工序中所需要的厚度。
3.根据权利要求1所述的沟槽型功率器件的沟槽栅结构，其特征在于，所述第一限制部为氮化硅及氧化硅其中之一。
4.根据权利要求1所述的沟槽型功率器件的沟槽栅结构，其特征在于，所述第二限制部为多晶硅。
5.根据权利要求1所述的沟槽型功率器件的沟槽栅结构，其特征在于，在制程中所述，所述第二限制部薄至在沟槽中间留出间隙。
6.根据权利要求1所述的沟槽型功率器件的沟槽栅结构，其特征在于，在制程中所述第一限制部的高度大于厚氧化层的厚度。
7.根据权利要求1所述的沟槽型功率器件的沟槽栅结构，其特征在于，在制程中所述第二限制部的高度大于厚氧化层的厚度。
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| CN202020530709.3U CN211455690U (zh) | 2020-04-10 | 2020-04-10 | 沟槽型功率器件的沟槽栅结构 |
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| CN113517341A (zh) * | 2020-04-10 | 2021-10-19 | 南京紫竹微电子有限公司 | 沟槽型功率器件的沟槽栅结构及其制造方法 |
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Legal Events
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Effective date of registration: 20211202 Address after: 710018 No. 8928, Shangji Road, caotan Ecological Industrial Park, Xi'an Economic and Technological Development Zone, Xi'an City, Shaanxi Province Patentee after: HUAYI MICROELECTRONICS Co.,Ltd. Address before: Room 10c-a137, block B, Chuangzhi building, 17 Xinghuo Road, Jiangbei new district, Nanjing, Jiangsu 210008 Patentee before: Nanjing Zizhu Microelectronics Co.,Ltd. |
|
| TR01 | Transfer of patent right |