KR20170046080A - 반도체 구조체 및 반도체 구조체를 형성하기 위한 방법 - Google Patents

반도체 구조체 및 반도체 구조체를 형성하기 위한 방법 Download PDF

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KR20170046080A
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Abstract

반도체 구조체는 반도체 기판, 적어도 하나의 상승 더미 피처, 적어도 하나의 메모리 셀 및 적어도 하나의 워드 라인을 포함한다. 상승 더미 피처는 반도체 기판 상에 존재하고 반도체 기판 상에 셀 구역을 규정한다. 메모리 셀은 셀 구역 상에 존재한다. 워드 라인은 메모리 셀 근처에 존재한다.

Description

반도체 구조체 및 반도체 구조체를 형성하기 위한 방법{SEMICONDUCTOR STRUCTURE AND METHOD FOR FORMING THE SAME}
본 출원은 2015년 10월 20일에 출원되고 본원에서 인용으로 통합되는 미국 가 출원 일련번호 제 62/243,920호에 대한 우선권을 주장한다.
반도체 재료로 제조되는 디바이스는 전기 콤포넌트(electrical component) 및 시스템에서의 메모리 회로(memory circuit)를 생성하기 위해 사용된다. 메모리 회로는 그 내부에 데이터 및 명령 세트가 저장되는 디바이스의 백본(backbone)이다. 메모리 회로상의 단위면적당 메모리 엘리먼트의 수를 최대화하면 그 비용이 최소로 되기 때문에 단위면적당 메모리 엘리먼트 수의 최대화는 메모리 회로 설계에서의 추동력이 된다.
본 개시물의 양상은 첨부 도면과 함께 숙독될 때 다음의 상세한 설명으로부터 최적으로 이해된다. 산업분야의 표준 실시에 따르면, 다양한 피처는실척으로 그려지지 않음이 주목된다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의선택적으로 증가하거나 감소할 수 있다.
도 1은 본 개시물의 일부 실시예에 따른 반도체 구조체를 형성하기 위한 방법의 흐름도이다.
도 2a-2e 및 도 2g-2l은 본 개시물의 일부 실시예에 따른 반도체 구조체를 형성하기 위한 방법의 복수의 중간 스테이지에서의 반도체 구조체의 단면도이다.
도 2f는 도 2e의 반도체 구조체의 개략적 최상면도이다.
도 3a는 본 개시물의 일부 실시예에 따른 반도체 구조체의 최상면도이다.
도 3b는 도 3a의 라인 3B-3B를 따라 취해진 단면도이다.
도 4는 본 개시물의 일부 실시예에 따른 반도체 구조체의 최상면도이다.
다음의 개시물은 본 발명의 서로 다른 피처를 구현하기 위한 많은 서로 다른 실시예 또는 예를 제공한다. 본 개시물을 간략화하기 위해 콤포넌트(components) 및 배치의 특정 예가 이하에 설명된다. 이들은 물론, 단지 예이고 제한하려는 것이 아니다. 예를 들어, 후속하는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 및 제 2 피처가 직접 접촉하지 않을 수 있도록, 제 1 및 제 2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 추가로, 본 개시물은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략성 및 명확성의 목적을 위한 것이고 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 서술하는 것은 아니다.
또한, "밑에(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 관련한 용어는 도면에 도시된 바와 같이 일 엘리먼트 또는 피처의 다른 엘리먼트 또는 피처에 대한 관계를 설명하기 위해 설명의 편의상 본원에서 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시되는 배향(orientation)에 더하여 사용 또는 동작시에 디바이스의 서로 다른 배향을 망라하도록 의도된다. 장치는 달리 (90도로 회전되거나 다른 배향으로) 배향될 수 있고 본원에서 사용되는 공간적으로 관련된 기술어(descriptors)는 유사하게 그에 따라 해석될 수 있다.
도 1은 본 개시물의 일부 실시예에 따른 반도체 구조체를 형성하기 위한 방법(100)의 흐름도이다. 도 2a-2e 및 도 2g-2l은 본 개시물의 일부 실시예에 따른 반도체 구조체(200)를 형성하기 위한 방법(100)의 복수의 중간 스테이지에서의 반도체 구조체(200)의 단면도이다. 방법(100) 전에, 방법(100) 동안 또는 방법(100) 후에 추가적인 단계가 구현될 수 있고, 설명된 단계 중 일부는 방법(100)의 다른 실시예를 위해 교체될 수 있거나 제거될 수 있음이 이해된다. 반도체 구조체(200) 및 반도체 구조체(200)를 제조하는 방법(100)은 다양한 도면을 참조하여 총괄적으로 설명된다.
도 1 및 도 2a를 참조하면, 방법(100)은 기판(210)에 적어도 하나의 격리 구조체(isolation structure)(212)를 형성함으로써 단계(102)에서 시작한다. 일부 실시예에서, 기판(210)은 실리콘 기판이다. 일부 다른 실시예에서, 기판(210)은 실리콘(silicon), 탄소(carbon), 게르마늄(germanium), 갈륨(gallium), 비소(arsenic), 질소(nitrogen), 알루미늄(aluminium), 인듐(indium) 및/또는 인(phosphorus)을 포함하는 다른 재료로 이루어질 수 있다. 기판(210)은 또한 벌크 기판일 수 있거나 반도체-온-절연체(semiconductor-on-insulator: SOI) 구조를 가질 수 있다.
얕은 트렌치 격리(shallow trench isolation: STI) 또는 실리콘의 국소 산화(local oxidation of silicon: LOCOS)와 같은 격리 구조체(212)는 적어도 하나의 능동 구역(active region: AR)을 규정하고 전기적으로 격리시키기 위해 기판(210)에 배치될 수 있다. 일부 실시예에서, STI 피처의 형성은 기판(210)에서의 트렌치의 드라이 에칭(dry etching) 및 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산화질화물(silicon oxynitride)과 같은 적어도 하나의 절연 재료로 트렌치를 충전하는 것을 포함할 수 있다. 충전된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 충전된 열 산화물 라이너(thermal oxide liner)와 같은 다층 구조(multilayer structure)를 가질 수 있다. 일부 실시예에서, STI 구조는 패드 산화물(pad oxide)을 성장시키는 것, 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD) 질화물 층을 형성하는 것, 포토레지스트(photoresist) 및 마스킹(masking)을 사용하여 STI 개구(opening)를 패터닝하는 것, 트렌치 계면(interface)을 개선하기 위해 열 산화물 트렌치 라이너(thermal oxide trench liner)를 임의선택적으로 성장시키는 것, 화학 기상 증착(CVD) 산화물로 트렌치를 충전하는 것, 에칭 백(etch back) 및 평탄화를 위해 화학 기계적 연마(chemical mechanical polishing: CMP)를 이용하는 것, 및 실리콘 질화물을 제거하기 위해 질화물 박리 프로세스(nitride stripping process)를 이용하는 것과 같은 프로세싱 시퀀스(processing sequence)를 이용하여 생성될 수 있다.
기판(210)이 반도체-온-절연체(SOI) 구조를 가지는 경우에, 트렌치(trench)가 매립 산화물 층(buried oxide layer)에 도달하는데 충분히 깊을 수 있고, 따라서 후속적으로 형성된 디바이스는 유전체 재료(dielectric material)에 밀봉되고, 그에 의해 누설 전류(leakage current)가 감소한다.
방법(100)은 기판(210) 상에 적어도 하나의 메모리 셀 및 적어도 하나의 더미 피처(dummy feature)를 형성함으로써 단계(104)로 진행한다. 도 2b-2f는 메모리 셀(MC) 및 더미 피처(DF)의 형성을 도시한다. 도 2f는 도 2e의 반도체 구조체의 개략적 최상면도이다.
도 2b를 참조하면, 터널링 층(tunneling layer)(220), 플로팅 게이트 층(floating gate layer)(230), 블로킹 층(blocking layer)(240), 제어 게이트 층(control gate layer)(250), 제 1 캡핑 층(capping layer)(260) 및 제 2 캡핑 층(270)이 후속하여 기판(210) 상에 형성된다.
터널링 층(220)은 H2O, NO 또는 그 조합을 포함하는 분위기에서, 습식 또는 건식 열 산화 또는 ISSG(in-situ steam generation) 프로세스와 같은 임의의 산화 프로세스에 의해, 또는 전구체(precursor)로서 테트라-에틸-오쏘-실리케이트(tetra-ethyl-ortho-silicate: TEOS) 및 산소를 사용하는 화학 기상 증착(chemical vapor deposition: CVD) 기술에 의해 형성되는 산화물 층일 수 있다. 터널링 층(220)은 하프늄 이산화물(HfO2), 실리콘 질화물, 실리콘 산화질화물 등과 같은 적어도 하나의 하이-k 유전체 재료를 포함할 수 있다. 일부 실시예에서, 터널링 층(220)은 약 200 옹스트롬(angstrom) 두께보다 작다. 그러나, 명세서에 인용되는 치수는 예이고, 이러한 치수는 집적 회로의 스케일링(scaling)에 따라 변화할 것임이 인식되어야 한다.
때때로 스토리지 층(storage layer)으로 지칭되는 플로팅 게이트 층(230)은 터널링 층(220) 상에 형성된다. 일부 실시예에서, 플로팅 게이트 층(230)은 질화물을 포함할 수 있는, 하이 트랩 밀도(high trap density)를 가지는 유전체 층이다. 전하는 트랩 주변의 플로팅 게이트 층(230)에 저장된다. 대안적으로, 플로팅 게이트 층(230)은 폴리실리콘, 아모르퍼스 실리콘 등과 같은 적어도 하나의 전도성 재료를 포함한다.
블로킹 층(240)은 HfO2와 같은 저-누설(low-leakage) 유전체 재료 또는 실리콘 산화물과 같은 다른 유전체 재료를 포함할 수 있다. 블로킹 층(240)은 예를 들어, 물리 기상 증착(PVD), 원자 층 화학 기상 증착(atomic layer chemical vapor deposition: ALCVD), 금속-유기 CVD(metal-organic CVD: MOCVD) 등에 의해 형성될 수 있다. 블로킹 층(240)의 유효 산화물 두께(effective oxide thickness)는 약 170 옹스트롬보다 작을 수 있다.
일부 실시예에서, 제어 게이트 층(250)은 도핑 폴리실리콘을 포함한다. 예를 들어, 제어 게이트 층(250)는 인(phosphorus), 비소(arsenic) 또는 붕소(boron)로 두껍게 도핑될 수 있다. 제어 게이트 층(250)을 형성하기 위한 방법은 예를 들어, PVD를 포함할 수 있다. 제 1 캡핑 층(260)은 유전체 층이고 산화물, 질화물, 산화질화물 또는 그 조합과 같은 유전체 재료로 이루어질 수 있다. 제 2 캡핑 층(270)은 유전체 층이고 실리콘 질화물로 이루어질 수 있다.
블로킹 층(240), 제어 게이트 층(250), 제 1 캡핑 층(260) 및 제 2 캡핑 층(270)이 그 후에 패터닝(patterned)된다. 도 2c를 참조하도록 한다. 도 2c는 도 2b에 도시되는 구조를 패터닝한 후에 최종 구조를 도시한다. 블로킹 층(240a), 제어 게이트 층(250a), 제 1 캡핑 층(260a) 및 제 2 캡핑 층(270a)이 형성되고 스택(ST1)으로서 스택되고, 블로킹 층(240b), 제어 게이트 층(250b), 제 1 캡핑 층(260b) 및 제 2 캡핑 층(270b)이 형성되고 스택(ST2)으로서 스택된다. 여기서, 도시되지 않더라도, 스택(ST2)은 스택(ST1)을 둘러싼다. 스택(ST1 및 ST2)은 후속적인 프로세스에서 형성되는 메모리 셀 및 더미 피처의 각 부분이다.
도 2d를 참조하도록 한다. 복수의 제 1 측벽 스페이서(sidewall spacer)(282)가 스택(ST1) 및 스택(ST2)의 측벽 상에 형성된다. 제 1 측벽 스페이서(282)는 질화물, 실리콘 질화물 및/또는 다른 유전체 재료로 이루어질 수 있다.
도 2e를 참조하도록 한다. 플로팅 게이트 층(230)(도 2d를 참조함)은 플로팅 게이트 층(230a 및 230b)을 형성하기 위해 패터닝된다. 여기서, 건식 에칭 프로세스가 수행될 수 있다. 제 2 캡핑층(270a), 제 2 캡핑 층(270b) 및 제 1 측벽 스페이서(282)는 제어 게이트 층(250a) 및 제어 게이트 층(250b)이 에칭되는 것을 방지하기 위해 마스크로서 사용된다.
패터닝 프로세스 후에, 적어도 하나의 메모리 셀(MC) 및 적어도 하나의 더미 피처(DF)가 기판(210) 상에 형성된다. 도 2e에 도시된 바와 같이, 메모리 셀(MC)의 각각은 바닥으로부터 최상부까지 플로팅 게이트 층(230a), 블로킹 층(240a), 제어 게이트 층(250a), 제 1 캡핑 층(260a) 및 제 2 캡핑 층(270a)의 스택을 포함한다. 더미 피처(DF)의 각각은 바닥으로부터 최상부까지 플로팅 게이트 층(230b), 블로킹 층(240b), 제어 게이트 층(250b), 제 1 캡핑 층(260b) 및 제 2 캡핑 층(270b)의 스택을 포함한다.
메모리 셀(MC) 및 더미 피처(DF)의 형성 후에, 메모리 셀(MC)의적어도 하나의 쌍 사이에 적어도 하나의 소스 구역(SR)이 기판(210)에 형성된다. 일부 실시예에서, 소스 구역(SR)은 하나 또는 그 이상의 이온 주입 프로세스(ion implantation process)에 의해 형성될 수 있다. 대안적으로, 일부 다른 실시예에서, 소스 구역(SR)은 에피택시 층의 일부분일 수 있다. 도시되지 않더라도, 일부 실시예에서, 소스 구역(SR)은 플로팅 게이트 층(230a)의 에지 부분 바로 아래로 연장할 수 있다.
도 2e 및 도 2f를 참조하도록 한다. 도 2f는 본 개시물의 일부 실시예에 따른 반도체 구조체(200)의 최상면도인 한편, 도 2e는 도 2f의 라인 2E-2E를 따라 취해진 단면도이다. 도 2f에서, 격리 구조체(212)는 점선으로 표시되는 구역으로서 도시되고, 메모리 셀(MC) 및 더미 피처(DF)는 해치 패턴(hatched pattern)으로서 도시된다.
더미 피처(DF)는 메모리 셀(MC)을 둘러싼다. 명확한 도시를 위해, 본원에서, 더미 피처(DF) 중 적어도 하나는 기판(210)의 셀 구역(CR) 및 비-셀구역(NR)을 규정한다. 복수의 메모리 셀(MC)은 플래시 메모리 디바이스(flash memory device)를 위해 셀 구역(CR) 상에 배치된다. 코어 디바이스와 같은 다른 비-메모리 디바이스는 비-셀 구역(NR) 상에 형성될 수 있다. 본 실시예에서, 더미 피처(DF)는 메모리 셀(MC)을 둘러싼다. 확실히 말하면, 기판(210) 상의 더미 피처(DF)의 돌출부는 기판(210)상의 메모리 셀(MC)의 돌출부를 밀봉하는, 직사각형과 같은 폐쇄 그래프(closed graph)를 형성한다. 일부 실시예에서, 폐쇄 그래프는 도 2f에 도시되는 직사각형과 다른 원, 정사각형 또는 사다리꼴일 수 있다. 도시되지 않더라도, 일부 실시예에서, 기판(210) 상의 더미 피처(DF)의 돌출부는 폐쇄 그래프를 형성하는 것이 아니라, 메모리 셀(MC)은 더미 피처(DF)에 의해 부분적으로 둘러싸일 수 있다.
여기서, 메모리 셀(MC)은 2개의 더미 피처(DF)에 의해 둘러싸이고, 더미 피처(DF) 중 하나는 격리 구조체(212) 상에 형성되고, 더미 피처(DF) 중 다른 하나는 격리 구조체(212)로부터 떨어져 형성된다. 그러나, 더미 피처(DF)의 수 및 위치는 본 개시물의 다양한 실시예를 제한하지 않아야 한다. 일부 실시예에서, 메모리 셀(MC)은 하나의 더미 피처(DF)에 의해 둘러싸인다. 일부 실시예에서, 더미 피처(DF)는 모두 격리 구조체(212) 상에 형성될 수 있거나 모두 격리 구조체(212)로부터 떨어져 그리고 능동 구역(AR) 밖에 형성될 수 있다.
도 2f에서, 점선에 의해 표시되는 구역으로서 도시되고 점선 패턴으로 충전되는 메모리 셀(MC) 근처에 복수의 미리 결정된 구역(DR')이 존재한다. 미리 결정된 구역(DR')은 후속적인 프로세스에서 형성되는 복수의 드레인 구역의 포지션(position)을 표시한다. 본원에 도시되는 공통 소스 구역(SR)의 구성은 본 개시물의 다양한 실시예를 제한하려는 것이 아니다. 일부 실시예에서, 적어도 하나의 공통 드레인 구역은 메모리 셀 중 적어도 하나의 쌍 사이에 배치될 수 있고, 소스 구역은 메모리 셀 근처에 각각 배치된다.
도 2g를 참조하면, 이온 주입에 후속하여, 메모리 셀(MC) 및 더미 피처(DF)의 측벽 상의 제 1 측벽 스페이서(282) 근처에 복수의 제 2 측벽 스페이서(284)가 형성된다. 제 2 측벽 스페이서(284)는 산화물, 산화물, 질화물 및 산화물의 결합(ONO) 및/또는 다른 유전체 재료로 이루어질 수 있다.
여기서, 더미 피처(DF)의 반대편 측벽 상의 제 2 측벽 스페이서(284)는 동일한 구조를 가지는 한편, 메모리 셀(MC)의 반대편 측벽 상의 제 2 측벽 스페이서(284)는 각각 서로 다른 구조를 가진다. 예를 들어, 더미 피처(DF) 근처의 제 2 측벽 스페이서(284) 및 메모리 셀(MC) 근처의 제 2 측벽 스페이서(284) 중 하나는 제어 게이트 층(250a 및 250b) 근처에서 더 두꺼운 두께를 그리고 플로팅 게이트 층(230a 및 230b) 각각의 근처에서 더 얇은 두께를 가진다. 이와 비교하여, 메모리 셀(MC) 근처의 제 2 측벽 스페이서(284) 중 다른 하나는 더미 피처(DF) 근처의 제 2 측벽 스페이서(284)보다 더 균일한 두께를 가진다.
일부 다른 실시예에서, 도시되지 않더라도, 더미 피처(DF) 근처의 제 2 측벽 스페이서(284)는 메모리 셀(MC) 근처의 제 2 측벽 스페이서(284)와 동일할 수 있다. 대안적으로, 더미 피처(DF) 근처의 제 2 측벽 스페이서(284)는 메모리 셀(MC) 근처의 제 2 측벽 스페이서(284) 중 임의의 하나와 서로 다른 구조를 가질 수 있다.
도 1 및 도 2h를 참조하면, 방법(100)은 메모리 셀(MC) 및 더미 피처(DF) 상에 게이트 전극 층(290)을 형성함으로써 단계(106)로 진행한다. 도 2h를 참조하면, 게이트 전극 층(290)은 기판(210) 위에 형성되고 메모리 셀(MC) 및 더미 피처(DF)를 오버라잉한다. 게이트 전극 층(290)은 폴리실리콘(polysilicon)으로 이루어질 수 있다. 대안적으로, 게이트 전극 층(290)은 도핑 폴리실리콘(doped polysilicon), 아모르퍼스 실리콘(amorphous silicon), 다른 적합한 전도성 재료 또는 그 조합을 포함할 수 있다. 게이트 전극 층(290)은 CVD, 플라즈마-강화 화학 기상 증착(PECVD), LPCVD 또는 다른 적합한 프로세스에 의해 형성될 수 있다.
여기서, 게이트 전극 층(290)은 상부 부분(292), 상부 부분(294), 리세스 부분(296) 및 적어도 하나의 리세스 부분(298)을 포함한다. 상부 부분(292)은 더미 피처(DF) 상에 배치된다. 상부 부분(294)은 메모리 셀(MC) 상에 배치된다. 리세스 부분(296)은 더미 피처(DF) 및/또는 메모리 셀(MC) 사이에 배치된다. 리세스 부분(298)은 최외측 더미 피처(DF) 밖에 배치된다. 상부 부분(292), 상부 부분(294), 리세스 부분(296) 및 리세스 부분(298)은 실질적으로 동일한 두께를 포함할 수 있다. 게이트 전극 층(290)의 상부 표면(S2)은 도 2f의 최종 구조의 상부 표면에 구속될 수 있어서, 기판(210) 상의 게이트 전극 층(290)의 상부 부분(292)의 돌출부는 도 2f에 도시되는 더미 피처(DF)의 폐쇄 그래프와 유사한 프로파일을 가지고, 게이트 전극 층(290)은 그 내부에 적어도 하나의 리세스(R1)를 형성할 수 있다.
도 1 및 도 2i를 참조하면, 방법(100)은 게이트 전극 층(290) 상에 유동성 재료(300)를 도포함으로써 단계(108)로 진행한다.
더미 피처(DF)의 부재로, 비-셀 구역(NR)에서의 게이트 전극 층(290)은 평탄할 수 있고, 그 위에 도포된 유동성 재료(300)는 기판(210)으로부터 떠나서 (예를 들어, 셀 구역(CR)으로부터 떠나서) 흐를 수 있어서, 게이트 전극 층(290) 상에 코팅된 유동성 재료(300)는 리세스 부분(296) 상에서 너무 얇을 수 있다. 얇은 유동성 재료(300)는 후속적인 에칭 프로세스에 대한 약한 보호를 제공한다.
일부 실시예에서, 메모리 셀(MC)을 둘러싸는 더미 피처(DF)는 유동성 재료(300)의 흐름을 제한한다. 한편으로, 게이트 전극 층(290) 상에 도포되는 유동성 재료(300)는 상부 부분(292)에 의해 리세스(R1)에 적어도 부분적으로 구속된다. 다른 한편으로, 더미 피처(DF)의 구성은 유동성 재료(300)와 게이트 전극 층(290) 사이의 접촉 면적을 증가시키고, 따라서 그 사이의 접착력이 강화되고 유동성 재료(300)의 흐름 속도를 감소시킬 수 있다. 따라서, 유동성 재료(300)는 셀 구역(CR)으로부터 떠나서 흐르는 것이 방지된다. 구성을 통해, 리세스 부분(296) 상의 유동성 재료가 두꺼워진다. 예를 들어, 도 2i에 도시된 바와 같이, 리세스 부분(296)상의 유동성 재료(300)는 비-셀 구역(NR)에서 최외측 더미 피처(DF) 밖에 있는 리세스 부분(298)상의 유동성 재료(300)의 두께(T2)보다 더 두꺼운 두께(T1)를 가진다.
추가로, 중력의 영향으로, 유동성 재료(300)의 두께는 게이트 전극 층(290)의 높이 변화에 기초하여 점진적으로 변화한다. 확실히 말하면, 유동성 재료(300)는 게이트 전극 층(290)의 상부 부분(292 및 294) 상에 두께(T3)를 가질 수 있고, 게이트 전극 층(290)의 리세스 부분(296) 상의 두께(T1)는 두께(T3)보다 더 두껍다. 유동성 재료(300)의 두께 변화로 인해, 유동성 재료(300)의 상부 표면(S1)은 게이트 전극 층(290)의 상부 표면(S2)보다 더 균일하다. 즉, 도 2i에서의 반도체 구조체(200)의 상부 표면(S1)은 도 2h에서의 반도체 구조체(200)의 상부 표면(S2)보다 더 균일하다.
일부 실시예에서, 유동성 재료(300)는 1 미크론 파스칼-초(micron pascal-second) 내지 300 파스칼-초의 범위에서의 낮은 점도(viscosity)를 가진다. 일부 실시예에서, 유동성 재료(300)는 무기 또는 유기 재료를 포함하는 바닥 반사-방지 코팅(bottom anti-reflective coating: BARC)으로 되어 있다. 일부 실시예에서, 유동성 재료(300)는 광경화가능한(photocurable) 무기 재료를 포함한다. 예를 들어, 유동성 재료(300)는 포토레지스트일 수 있다. 대안적으로, 일부 실시예에서, 유동성 재료(300)는 다른 제거가능 재료일 수 있다. 유동성 재료(300)는 적절한 스핀-온(spin-on) 기술을 이용하여 형성될 수 있다.
도 1, 도 2i 및 도 2j를 참조하면, 방법(100)은 메모리 셀(MC) 및 더미 피처(DF) 위의 게이트 전극 층(290)의 적어도 일부분 및 유동성 재료(300)를 제거함으로써 단계(110)로 진행한다.
여기서, 에칭 백 프로세스가 수행된다. 에칭 백 프로세스는 더미 피처(DF) 또는/및 메모리 셀(MC) 사이의 구역을 마스킹하지 않고서 수행될 수 있다. 에칭 백 프로세스는 반도체 구조체(200)의 상부 표면(S1)의 높이를 감소시키고, 메모리 셀(MC)의 최상부 표면이 노출될 때 스톱할 수 있다. 두께를 변화시키면서 유동성 재료(300)를 보호함으로 인해, 에칭 백 프로세스는 게이트 전극 층(290)의 리세스 부분(296) 및 리세스 부분(298)의 적어도 일부분을 남겨두면서 유동성 재료(300), 상부 부분(292) 및 상부 부분(294)을 제거할 수 있다. 따라서, 도 2j에 도시된 바와 같이, 나머지 게이트 전극 층(290')이 남아있다.
다시 말해, 더미 피처(DF)의 구성은 리세스 부분(296) 위로 유동성 재료(300)를 두껍게 하고 반도체 구조체(200)의 상부 표면을 더 균일해지게 하기 때문에(예를 들어, 표면(S1)이 표면(S2)보다 더 균일함), 나머지 게이트 전극 층(290')은 두꺼워질 수 있고 또한 균일한 상부 표면(S3)을 가진다.
여기서, 나머지 게이트 전극 층(290')의 두께는 게이트 전극 층(290) 및 유동성 재료(300)의 에칭 속도(etching rate) 및 유동성 재료(300)의 두께(T3)와 두께(T1) 사이의 차이에 관련할 수 있다. 일부 실시예에서, 나머지 게이트 전극 층(290')의 최종 상부 표면(S3)은 메모리 셀(MC)과 더미 피처(DF)의 최상부 표면 아래로 조정된다. 대안적으로, 도시되지 않더라도, 일부 실시예에서, 나머지 게이트 전극 층(290')의 최종 상부 표면(S3)은 메모리 셀(MC)과 더미 피처(DF)의 상부 표면과 실질적으로 높이가 같아질 수 있다.
도 1, 도 2j 및 도 2k를 참조하면, 방법(100)은 워드 라인(290a) 및 소거 게이트(290b)를 형성하기 위해 나머지 게이트 전극 층(290')을 패터닝함으로써 단계(108)로 진행한다. 도 2k에 도시된 바와 같이, 워드 라인(290a) 중 적어도 하나는 메모리 셀(MC) 중 하나의 플로팅 게이트 층(230a) 및 제어 게이트 층(250a) 근처에 형성되고, 소거 게이트(290b)는 메모리 셀(MC)의 적어도 하나의 쌍 사이에 그리고 그 메모리 셀(MC) 쌍의 플로팅 게이트 층(230a) 및 제어 게이트 층(250a) 근처에 형성된다. 더미 피처(DF)의 구성을 통해, (도 2j를 참조하여) 나머지 게이트 전극 층(290')이 두꺼워지고 이전에 도시된 바와 같이 균일한 상부 표면(S3)(도 2j를 참조)을 가지기 때문에, 나머지 게이트 전극 층(290')을 패터닝하는 동안 기판(210)이 오버-에칭되는 것이 방지된다.
여기서, 더미 피처(DF) 근처의 나머지 게이트 전극 층(290')은 제거되지 않는다. 일부 실시예에서, 더미 피처(DF) 근처의 나머지 게이트 전극 층(290')은 워드 라인(290a)의 형성 동안 제거될 수 있다.
도 1 및 도 2l을 참조하면, 워드 라인(290a) 및 소거 게이트(290b)의 형성 후에, 드레인 구역(DR)은 메모리 셀(MC) 근처의 기판(210)에 형성될 수 있다. 드레인 구역(DR)은 하나 또는 그 이상의 이온 주입 프로세스(ion implantation process)에 의해 형성될 수 있다. 대안적으로, 드레인 구역(DR)은 에피택시 층의 일부분일 수 있다. 드레인 구역(DR)은 워드 라인(290a)의 에지 부분 바로 아래로 확산하고 연장할 수 있으며, 메모리 셀의 다른 쌍(도시되지 않음)의 워드 라인과 공유된다.
반도체 구조체(200)는 복수의 메모리 셀(MC)로 형성되고, 메모리 셀(MC)의 각각은 그 메모리 셀(MC)을 위한 다양한 부분(즉, 메모리 셀(MC)과 관련된 워드 라인(290a), 소거 게이트(290b), 드레인 구역(DR), 소스 구역(SR) 및 제어 게이트 층(250a))에 다양한 전압을 인가함으로써 소거, 프로그램 및 판독될 수 있다. 여기서, 메모리 셀(MC) 중 선택된 하나의 셀의 동작은 본원에서 간략하게 예시된다.
본 개시물의 일부 실시예에서, 프로그래밍 동작(또한 기록 동작으로 지칭됨)은 효율적인 핫-전자 주입(hot-electron injection)을 통해 선택된 메모리 셀(MC)의 워드 라인(290a)과 플로팅 게이트 층(230a) 사이의 채널 구역(CR)에서 발생한다. 워드 라인(290a)은 또한 워드 라인(290a) 아래의 채널 구역(CR)의 일부분을 턴 온 또는 오프시킬 수 있는 선택 게이트로서 지칭된다. 선택된 메모리 셀(MC)의 프로그래밍 동작 동안, 워드 라인(290a) 아래의 채널 구역(CR)이 턴 온 되고, 핫 전자를 발생시키기 위해 소스 구역(SR)에 중간 전압이 인가될 수 있고, 제어 게이트 층(250a)은 하이 전압에 바이어스될 수 있다. 그 구성을 통해, 전자는 소스 구역(SR)으로부터 채널 구역(CR) 내로 흐르고, 그 후에 채널 구역(CR)으로부터 홉핑 업(hop up)되고 플로팅 게이트 층(230a)에 저장된다.
선택된 메모리 셀(MC)의 소거 동작 동안, 플로팅 게이트 층(230a)과 소거 게이트(290b) 사이에 전기장이 구축되어 플로팅 게이트 층(230a)에서의 전자가 소거 게이트(290b)로 이동한다. 일부 예에서, 선택된 메모리 셀(MC)의 동작에서, 제어 게이트 층(250a)은 접지되거나 음으로 바이어스되고, 소거 게이트(290b)는 양으로 바이어스되고, 워드 라인(290a) 및 드레인 구역(DR)은 플로팅할 수 있다. 선택된 메모리 셀(MC)의 플로팅 게이트 층(230a)과 소거 게이트(290b) 사이의 제 1 측벽 스페이서(282) 및 제 2 측벽 스페이서(284)의 결합이 선택된 메모리 셀(MC)의 제어 게이트 층(250a)과 소거 게이트(290b) 사이의 제 1 측벽 스페이서(282) 및 제 2 측벽 스페이서(284)의 결합보다 더 얇기 때문에, 플로팅 게이트 층(230a)으로부터 소거 게이트(290b)까지 전하가 소거될 수 있다.
판독 동작 동안, 워드 라인(290a) 아래의 채널 구역(CR)의 일부분을 턴 온시키기 위해 선택된 메모리 셀(MC)의 워드 라인(290a) 상에 전압이 인가된다. 선택된 메모리 셀(MC)의 플로팅 게이트 층(230a)이 전자로 프로그램된다면, 플로팅 게이트 층(230a) 아래의 채널 구역(CR)의 일부분은 전도성이 아니거나 약간의 전도성을 제공할 것이다. 선택된 메모리 셀(MC)의 플로팅 게이트 층(230a)은 (소거 상태에서) 전자로 프로그램되지 않으면, 플로팅 게이트 층(230a) 아래의 채널 구역(CR)은 전도성일 것이다. 채널 구역(CR)의 전도성은 플로팅 게이트 층(230a)이 전자로 프로그램되는지 프로그램되지 않는지를 결정하기 위해 센싱된다.
여기서, 메모리 셀(MC) 및 더미 피처(DF)는 실질적으로 동일한 단계를 통해 형성되고, 메모리 셀(MC)의 스택 층은 더미 피처(DF)의 스택 층과 실질적으로 동일할 수 있다. 당업자는 그 교시가 또한 다른 반도체 구조체에 적용됨을 깨달을 것이다.
도 3a는 본 개시물의 일부 실시예에 따른 반도체 구조체(200)의 최상면도이다. 도 3b는 도 3a의 라인 3B-3B를 따라 취해진 단면도이다. 도 3a 및 3b의 반도체 구조체(200)는 도 2l의 반도체 구조체(200)와 유사하고, 도 3a 및 3b의 반도체 구조체(200)와 도 2l의 반도체 구조체(200) 사이의 차이는: 격리 구조체(212)에 의해 규정되는 능동 구역(AR) 상에 더미 피처(DF)가 배치되는 것을 포함한다. 여기서, 셀 구역(CR)은 능동 구역(AR)의 면적보다 더 작은 면적을 가진다.
이전에 예시된 바와 같이, 더미 피처(DF)는 메모리 셀(MC)을 둘러싸고, 따라서 더미 피처(DF)는 유동성 재료(도 2i에서의 유동성 재료(300)를 참조)를 셀 구역(CR)에 머무르도록 구속시킨다. 그 구성을 통해, 워드 라인(290a) 및 소거 게이트(290b)의 형성 동안, 기판(210)은 오버-에칭(over-etched)되는 것이 방지된다. 도 3a 및 3b의 실시예의 다른 상세는 도 2l의 실시예의 상세와 유사하고, 따라서 본원에서 반복되지 않는다.
도 4는 본 개시물의 일부 실시예에 따른 반도체 구조체(200)의 최상면도이다. 도 4의 반도체 구조체(200)는 도 2l의 반도체 구조체(200)와 유사하고, 도 4의 반도체 구조체(200)와 도 2l의 반도체 구조체(200) 사이의 차이는: 더미 피처(DF)가 셀 구역(CR) 및 비-셀 구역(NR)을 연결하는 적어도 하나의 개구(O1)를 가지는 것을 포함한다. 더욱이, 도 4에서, 더미 피처(DF)는 능동 구역(AR) 밖에 그리고 격리 구조체(212)로부터 떨어져 있다. 즉, 셀 구역(CR)은 능동 구역(AR)의 면적보다 더 큰 면적을 가진다.
일부 실시예에서, 더미 피처(DF)는 메모리 셀(MC)을 부분적으로 둘러싼다. 그 구성을 통해, 기판(210)은 패터닝 프로세스(워드 라인 및 소거 게이트의 형성)에서 오버-에칭되는 것이 방지된다. 도 4의 실시예의 다른 상세는 도 2l의 실시예의 상세와 유사하고, 따라서 본원에서 반복되지 않는다.
본 개시물의 다양한 실시예에서, 더미 피처의 구성을 통해, 유동성 재료는 구속되고 유동성 재료가 낮은 점도를 가지더라도 기판으로부터 떠나서 흐르는 것이 방지되어, 기판이 후속적인 패터닝 프로세스에서 오버-에칭되는 것이 방지된다. 더욱이, 본 개시물의 일부 실시예에서, 더미 피처의 구조는 메모리 셀의 구조와 실질적으로 동일하고, 따라서 더미 피처를 형성하기 위해 추가적인 단계가 수행되지 않는다. 더미 피처의 제조 프로세스는 메모리 셀의 제조 프로세스와 양호하게 통합된다.
본 개시물의 일부 실시예에 따르면, 반도체 구조체는 반도체 기판, 적어도 하나의 상승 더미 피처, 적어도 하나의 메모리 셀 및 적어도 하나의 워드 라인을 포함한다. 상승 더미 피처는 반도체 기판 상에 존재하고 반도체 기판 상의 셀 구역을 규정한다. 메모리 셀은 셀 구역 상에 존재한다. 워드 라인은 메모리 셀 근처에 존재한다.
본 개시물의 일부 실시예에 따르면, 반도체 구조체는 반도체 기판, 적어도 하나의 메모리 셀, 적어도 하나의 워드 라인 및 적어도 하나의 상승 더미 피처를 포함한다. 반도체 기판은 그 위에 셀 구역을 가진다. 메모리 셀은 셀 구역 상에 존재한다. 워드 라인은 메모리 셀 근처에 존재한다. 상승 더미 피처는 셀 구역 밖에 존재하고, 여기서 상승 더미 피처는 그 내부에 더미 제어 게이트 층을 가지고, 메모리 셀은 그 내부에 제어 게이트 층을 가지고, 상승 더미 피처의 더미 제어 게이트 층 및 메모리 셀의 제어 게이트 층은 실질적으로 동일한 재료로 이루어진다.
본 개시물의 일부 실시예에 따르면, 반도체 구조체를 형성하기 위한 방법은 다음의 단계를 포함한다: 적어도 하나의 메모리 셀 및 반도체 기판 상의 메모리 셀을 둘러싸는 적어도 하나의 상승 더미 피처를 형성하는 단계; 메모리 셀 및 상승 더미 피처 상에 게이트 전극 층을 형성하는 단계, 여기서 게이트 전극 층은 상승 더미 피처 상의 상부 부분 및 상부 부분에 의해 둘러싸인 내부 리세스 부분을 가지고; 및 게이트 전극 층 상에 유동성 재료를 도포하는 단계, 여기서 유동성 재료는 게이트 전극 층의 상부 부분에 의해 적어도 부분적으로 구속된다.
전술한 바는 당업자가 본 개시물의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 개략한다. 당업자는 본원에 도입되는 실시예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 이용할 수 있음을 인식해야 한다. 당업자는 또한 그와 같은 동등한 구성이 본 개시물의 정신 및 범위로부터 이탈하지 않는 것이고, 본 개시물의 정신 및 범위를 이탈하지 않고서 본원에 다양한 변경, 치환 및 개조를 수행할 수 있음을 깨달아야 한다.

Claims (10)

  1. 반도체 구조체에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 존재하는 적어도 하나의 상승 더미 피처(raised dummy feature) ― 상기 상승 더미 피처는 상기 반도체 기판 상에 셀 구역(cell region)을 규정함 ― ;
    상기 셀 구역 상에 존재하는 적어도 하나의 메모리 셀; 및
    상기 메모리 셀 근처에 존재하는 적어도 하나의 워드 라인
    을 포함하는, 반도체 구조체.
  2. 제1항에 있어서,
    상기 상승 더미 피처는 그 내부에 더미 제어 게이트 층(dummy control gate layer)을 가지고, 상기 메모리 셀은 그 내부에 제어 게이트 층을 가지고, 상기 상승 더미 피처의 상기 더미 제어 게이트 층 및 상기 메모리 셀의 상기 제어 게이트 층은 동일한 재료로 이루어지는 것인, 반도체 구조체.
  3. 제1항에 있어서,
    상기 상승 더미 피처는 그 내부에 더미 플로팅 게이트 층(dummy floating gate layer)을 가지고, 상기 메모리 셀은 그 내부에 플로팅 게이트 층을 가지고, 상기 상승 더미 피처의 상기 더미 플로팅 게이트 층 및 상기 메모리 셀의 상기 플로팅 게이트 층은 동일한 재료로 이루어지는 것인, 반도체 구조체.
  4. 제1항에 있어서,
    상기 상승 더미 피처는 그 내부에 더미 메모리 스택(dummy memory stack)을 가지고, 상기 메모리 셀은 그 내부에 메모리 스택을 가지고, 상기 상승 더미 피처의 더미 메모리 스택 및 상기 메모리 셀의 상기 메모리 스택은 동일한 재료로 이루어지는 것인, 반도체 구조체.
  5. 제1항에 있어서,
    상기 상승 더미 피처는 상기 메모리 셀을 둘러싸는 것인, 반도체 구조체.
  6. 제1항에 있어서,
    상기 상승 더미 피처는 상기 셀 구역을 상기 셀 구역 밖의 비-셀 구역(non-cell region)과 연통시키는 적어도 하나의 개구(opening)를 가지는 것인, 반도체 구조체.
  7. 제1항에 있어서,
    적어도 하나의 능동 구역(active region)을 규정하기 위해 상기 반도체 기판에 존재하는 적어도 하나의 격리 구조체(isolation structure)를 더 포함하고,
    상기 메모리 셀은 상기 능동 구역 상에 존재하고, 상기 상승 더미 피처는 상기 능동 구역 밖에 존재하거나 상기 격리 구조체 상에 존재하는 것인, 반도체 구조체.
  8. 제1항에 있어서,
    적어도 하나의 능동 구역(active region)을 규정하기 위해 상기 반도체 기판에 존재하는 적어도 하나의 격리 구조체를 더 포함하고,
    상기 메모리 셀 및 상기 상승 더미 피처는 상기 능동 구역 상에 존재하는 것인, 반도체 구조체.
  9. 반도체 구조체에 있어서,
    위에 셀 구역(cell region)을 가지는 반도체 기판;
    상기 셀 구역 상에 존재하는 적어도 하나의 메모리 셀;
    상기 메모리 셀 근처에 존재하는 적어도 하나의 워드 라인; 및
    상기 셀 구역 밖에 존재하는 적어도 하나의 상승 더미 피처(raised dummy feature)
    를 포함하고,
    상기 상승 더미 피처는 그 내부에 더미 제어 게이트 층(dummy control gate layer)을 가지고, 상기 메모리 셀은 그 내부에 제어 게이트 층을 가지고, 상기 상승 더미 피처의 상기 더미 제어 게이트 층 및 상기 메모리 셀의 상기 제어 게이트 층은 동일한 재료로 이루어지는 것인, 반도체 구조체.
  10. 반도체 구조체를 형성하기 위한 방법에 있어서,
    반도체 기판 상에 적어도 하나의 메모리 셀 및 상기 메모리 셀을 둘러싸는 적어도 하나의 상승 더미 피처(raised dummy feature)를 형성하는 단계;
    상기 메모리 셀 및 상기 상승 더미 피처 상에 게이트 전극 층(gate electrode layer)을 형성하는 단계 ― 상기 게이트 전극 층은 상기 상승 더미 피처 상의 적어도 하나의 상부 부분 및 상기 상부 부분에 의해 둘러싸인 적어도 하나의 내부 리세스 부분(recessed portion)을 가짐 ― ; 및
    상기 게이트 전극 층 상에 유동성 재료(flowable material)를 도포하는 단계
    를 포함하고,
    상기 유동성 재료는 상기 게이트 전극 층의 상기 상부 부분에 의해 적어도 부분적으로 구속되는 것인, 반도체 구조체를 형성하기 위한 방법.
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