JP4992722B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
電源を切っても記憶を保持できるフラッシュメモリは、携帯電話のようなモバイル機器に使用され、現在広く普及している。
そのフラッシュメモリの一つのメモリセルは、トンネル絶縁膜、フローティングゲート、中間絶縁膜、及びコントロールゲートをこの順に半導体基板上に形成してなり、このようなメモリセルが周辺回路と共に半導体基板に集積形成されて一つのフラッシュメモリが構成される。
このようなフラッシュメモリについては、例えば下記の特許文献１〜３に開示されている。
フラッシュメモリの製造工程では、導電膜をパターニングしてコントロールゲートを形成する工程のように様々なパターニング工程が行われるが、パターニングの後に余分な膜が残存していると、その膜が剥離して他の部分に再付着し、その部分がパターン不良になり、ひいては半導体装置の歩留まりが低下するという問題が発生する。
また、フラッシュメモリに限らず、一般の半導体装置の製造工程では、パターンの微細化に伴い、露光工程での光近接効果によってフローティングゲート等のデバイスパターンの変形が顕著となる。このようなパターン変形を防止するために、通常はOPC(Optical Proximity Correction)とよばれる形状補正をレチクル（露光用マスク）の遮光パターンに対して施し、その遮光パターンの投影像がデバイスパターンの設計形状になるようにする。
例えば、下記の特許文献４では、帯状の繰り返しパターンに対するOPCとして、各パターンの角を斜めに切り取る補正を提案している。
特開２００５−１２９７６０号公報 特開２００５−１４２３６２号公報 特開２００５−２４４０８６号公報 特開平１−１８８８５７号公報
本発明の目的は、フラッシュメモリセルを備え、歩留まりを向上させることが可能な半導体装置の製造方法を提供することにある。
本発明の一観点によれば、半導体基板に素子分離絶縁膜を形成することにより、互いに平行で且つ間隔がおかれた複数の帯状の活性領域を前記半導体基板に画定する工程と、前記活性領域における前記半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜と前記素子分離絶縁膜のそれぞれの上に第１導電膜を形成する工程と、前記第１導電膜上にフォトレジストを塗布する工程と、終端に向かって幅が順に狭くなる二以上の幅狭部を有する複数の帯状の遮光パターンが透明基板の上に互いに平行に形成された露光用マスクを用いて、前記フォトレジストを露光する工程と、前記フォトレジストを現像して、前記複数の活性領域のそれぞれを包含し且つ互いに離間した複数の帯状のレジストパターンを形成する工程と、前記レジストパターンをマスクに用い、前記第１導電膜を選択的にエッチングする工程と、前記レジストパターンを除去する工程と、前記レジストパターンを除去した後に、前記素子分離絶縁膜と前記第１導電膜のそれぞれの上に中間絶縁膜を形成する工程と、前記中間絶縁膜の上に第２導電膜を形成する工程と、前記第１導電膜、前記中間絶縁膜、及び前記第２導電膜をパターニングすることにより、前記活性領域の上に前記トンネル絶縁膜、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを順に形成してなるフラッシュメモリセルを形成すると共に、前記活性領域の終端の前記素子分離絶縁膜の上に、島状の下部導体パターン、前記中間絶縁膜の切片、及びダミーゲート電極を順に形成してなる構造体を形成する工程とを有する半導体装置の製造方法が提供される。
次に、本発明の作用について説明する。
本発明によれば、フォトレジストを露光する工程において、終端に向かって幅が順に狭くなる二以上の幅狭部を有する複数の帯状の遮光パターンを備えた露光用マスクを用いる。
このような幅狭部を二以上設けることで、光近接効果によるフォーカスマージンの低下が防止され、露光時にフォーカスが多少ずれても投影像同士が繋がるのを防止できる。
その結果、レジストパターンをマスクに用いて第１導電膜を選択的にエッチングする工程において、光近接効果に起因するパターンの変形量が低減された帯状に第１導電膜がパターニングされ、パターニング後の第１導電膜同士が光近接効果によって互いに繋がるのが抑制される。
ここで、フラッシュメモリセルと構造体とを形成する工程では、第１導電膜の側面に形成されていた中間絶縁膜がエッチングされずにフェンスとして残る。また、第１導電膜は、光近接効果に起因するパターン変形が抑制された帯状にパターニングされているので、コントロールゲートとダミー導体パターンの間におけるフェンスも、パターン変形に伴う丸みが抑制され、実質的に直線状になる。
このような直線状のフェンスは、異種の形状同士の組み合わせ、例えば曲線と直線とを組み合わせて得られるフェンスと比較してプロセス中に剥離し難い。よって、本発明では、剥離したフェンスが別の部分に付着してその部分にパターン不良が発生するのを未然に防ぐことができ、半導体装置の歩留まりを向上させることが可能となる。
更に、本発明では、中間絶縁膜の切片をダミー導体パターンで覆うようにしたので、たとえ第１導電膜の先端部分が光近接効果によって丸みを帯び、この部分の第１導電膜の形状を反映した曲線状の段差部分が切片に形成されても、ダミー導体パターンがエッチングマスクとなるため、段差部分がフェンスとなることはない。従って、この曲線状の不安定なフェンスが形成されず、フェンスの発生に伴う半導体装置の歩留まり低下をより一層効果的に防止することが可能となる。
図１は、仮想的な半導体装置の製造途中の断面図（その１）である。 図２は、仮想的な半導体装置の製造途中の断面図（その２）である。 図３は、仮想的な半導体装置の製造途中の断面図（その３）である。 図４は、仮想的な半導体装置の製造途中の断面図（その４）である。 図５は、仮想的な半導体装置の製造途中の断面図（その５）である。 図６は、仮想的な半導体装置の製造途中の断面図（その６）である。 図７は、仮想的な半導体装置の製造途中の断面図（その７）である。 図８は、仮想的な半導体装置の製造途中の断面図（その８）である。 図９は、仮想的な半導体装置の製造途中の断面図（その９）である。 図１０は、仮想的な半導体装置の製造途中の断面図（その１０）である。 図１１は、仮想的な半導体装置の製造途中の断面図（その１１）である。 図１２は、仮想的な半導体装置の製造途中の断面図（その１２）である。 図１３は、仮想的な半導体装置の製造途中の断面図（その１３）である。 図１４は、仮想的な半導体装置の製造途中の断面図（その１４）である。 図１５は、仮想的な半導体装置の製造途中の断面図（その１５）である。 図１６は、仮想的な半導体装置の製造途中の断面図（その１６）である。 図１７は、仮想的な半導体装置の製造途中の平面図（その１）である。 図１８は、仮想的な半導体装置の製造途中の平面図（その２）である。 図１９は、仮想的な半導体装置の製造途中の平面図（その３）である。 図２０は、仮想的な半導体装置の製造途中の平面図（その４）である。 図２１は、仮想的な半導体装置の製造途中の平面図（その５）である。 図２２は、仮想的な半導体装置の製造途中の平面図（その６）である。 図２３は、仮想的な半導体装置の製造途中の平面図（その７）である。 図２４は、仮想的な半導体装置の製造途中の平面図（その８）である。 図２５は、仮想的な半導体装置の製造途中の平面図（その９）である。 図２６は、仮想的な半導体装置の製造途中の平面図（その１０）である。 図２７は、仮想的な半導体装置の製造途中の平面図（その１１）である。 図２８は、仮想的な半導体装置の製造途中の平面図（その１２）である。 図２９は、仮想的な半導体装置を製造するのに使用されるレチクルの拡大平面図である。 図３０は、図２９のレチクルを用いて形成された第１レジストパターンの平面形状が、露光装置の焦点ずれによってどのように変化するのかをシミュレーションして得られた平面図である。 図３１は、本発明の第１実施形態において、光近接効果による投影像の変形を低減するために案出されたレチクルの拡大平面図である。 図３２は、図３１のレチクルを用いて形成された第１レジストパターンの平面形状が、露光装置の焦点ずれによってどのように変化するのかをシミュレーションして得られた平面図である。 図３３は、本発明の第１実施形態において、光近接効果による投影像の変形をより一層低減するために案出されたレチクルの拡大平面図である。 図３４は、図３３のレチクルを用いて形成された第１レジストパターンの平面形状が、露光装置の焦点ずれによってどのように変化するのかをシミュレーションして得られた平面図である。 図３５は、予備的事項のレチクルと、本発明の第１実施形態のレチクルのそれぞれを使用して得られた第１レジストパターンの平面形状のシミュレーション結果と、実際のレジストパターンのSEM像とを併記した図である。 図３６は、予備的事項で説明したレチクル（左側）、幅狭部を一段だけ設けたレチクル（中央）、及び幅狭部を二段設けたレチクル（右側）の順に、フォーカスマージンが拡大する様子を模式的に示す平面図である。 図３７は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４０は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図４１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図４２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図４３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その７）である。 図４４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その８）である。 図４５は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その９）である。 図４６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図４７は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図４８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図４９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図５０は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図５１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図５２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図５３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１７）である。 図５４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１８）である。 図５５は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１９）である。 図５６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２０）である。 図５７は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図５８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図５９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図６０は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図６１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図６２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図６３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その７）である。 図６４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その８）である。 図６５は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その９）である。 図６６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図６７は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図６８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図６９は、図３３で説明したレチクルとダミーコントロールゲートとの設計上の位置関係を示す拡大平面図である。
（１）予備的事項の説明
本発明の実施の形態の前に、本発明の予備的事項について説明する。
図１〜図１６は、仮想的な半導体装置の製造途中の断面図であり、図１７〜図２８はその平面図である。以下、その半導体装置の製造方法について説明する。
最初に、図１に示すように、シリコン（半導体）基板１に素子分離溝１ａを形成した後、その素子分離溝１ａ内に素子分離絶縁膜２としてシリコン酸化膜をCVD法で埋め込む。
図１７は、このようにして素子分離絶縁膜２を形成した後の平面図であり、先の図１の周辺回路領域Iとセル領域II（第１断面）は図１７のＡ１−Ａ１線に沿う断面図である。また、図１のセル領域IIの第２〜第４断面は、それぞれ図１７のＢ１−Ｂ１線、Ｃ１−Ｃ１線、及びＤ１−Ｄ１線に沿う断面図に相当する。
図１７に示されるように、半導体基板１には周辺回路領域Iとセル領域IIとが画定されている。そして、図１７のセル領域IIは、その終端付近、つまり素子分離溝１ａで囲まれるシリコン基板１の活性領域の端部付近が拡大されている。
次に、図２に示す断面構造を得るまでの工程について説明する。
まず、素子分離絶縁膜２が形成されていない部分のシリコン基板１の表面を熱酸化することにより第１熱酸化膜６を形成する。そして、その第１熱酸化膜６をスルー膜として使用するイオン注入により、セル領域IIのシリコン基板の深部にnウエル３を形成する。更に、セル領域IIにおいてそのnウエル３よりも浅い部分のシリコン基板１に第１pウエル５を形成すると共に、周辺回路領域Iのシリコン基板１に第２pウエル４を形成する。
続いて、図３に示す断面構造を得るまでの工程について説明する。
まず、スルー膜として使用した第１熱酸化膜６を除去し、シリコン基板１を再度熱酸化して、周辺回路領域Iとセル領域IIのシリコン基板１にトンネル絶縁膜１５を形成する。その後、トンネル絶縁膜１５の上に第１導電膜７としてポリシリコン膜を形成した後、第１導電膜７の上にポジ型のフォトレジストを塗布し、それを露光、現像して、平面形状が帯状の第１レジストパターン８を形成する。
図１８は、この工程を終了した後の平面図であり、先の図３の周辺回路領域Iとセル領域II（第１断面）は図１８のＡ２−Ａ２線に沿う断面図である。また、図３のセル領域IIの第２〜第４断面は、それぞれ図１８のＢ２−Ｂ２線、Ｃ２−Ｃ２線、及びＤ２−Ｄ２線に沿う断面図に相当する。
図１８に示されるように、複数の第１レジストパターン８は、本来は帯状になるように互いに孤立して形成されるべきであるが、この例では、露光時の光近接効果によって、セル領域IIの終端付近で互いに繋がるように形成されてしまっている。
図２９は、第１レジストパターン８を形成するために使用されたレチクル（露光用マスク）の拡大平面図である。
このレチクル１００は、石英よりなる透明基板１０１と、その上に形成された遮光パターン１０２とにより構成されたハーフトーン型のレチクルである。このうち、遮光パターン１０２は、KrFレーザ光やArFレーザ光のような露光光を遮光するMoSiNよりなる。
また、遮光パターン１０２は、互いに間隔がおかれた帯状の複数であり、その各々は図１８に示した第１レジストパターン８の形状に対応する。但し、図２９では、図の都合上、遮光パターン１０２の延在方向を第１レジストパターン８（図１８参照）の延在方向から９０°だけ回転してある。
上記のように、レチクル１００において遮光パターン１０２が孤立して形成されていても、既述の光近接効果によって、複数の第１レジストパターン８はそれらの終端付近において繋がってしまう。
その後に、図４に示すように、第１レジストパターン８をマスクにして第１導電膜７をエッチングし、第１導電膜７を帯状にパターニングする。
このエッチングを終了後、第１レジストパターン８は除去される。
図１９は、このように第１レジストパターン８を除去した後の平面図であり、先の図４の周辺回路領域Iとセル領域II（第１断面）は図１９のＡ３−Ａ３線に沿う断面図である。また、図４のセル領域IIの第２〜第４断面は、それぞれ図１９のＢ３−Ｂ３線、Ｃ３−Ｃ３線、及びＤ３−Ｄ３線に沿う断面図に相当する。
図１９に示されるように、帯状にパターニングされた第１導電膜７の各々は、第１レジストパターン８と同様にその終端付近で互いに繋がるように形成される。
次いで、図５に示すように、シリコン基板１の上側全面に中間絶縁膜９としてONO膜を全面に形成する。そのONO膜は、点線円内に示されるように、第１酸化シリコン膜９ｆ、窒化シリコン膜９ｇ、及び第２酸化シリコン膜９ｈをこの順に積層してなり、リーク電流の低さ及び誘電率向上の為にフラッシュメモリの中間絶縁膜に好適に使用される。
図２０は、この工程を終了した後の平面図であり、先の図５の周辺回路領域Iとセル領域II（第１断面）は図２０のＡ４−Ａ４線に沿う断面図である。また、図５のセル領域IIの第２〜第４断面は、それぞれ図２０のＢ４−Ｂ４線、Ｃ４−Ｃ４線、及びＤ４−Ｄ４線に沿う断面図に相当する。
図２０に示されるように、中間絶縁膜９には、下地の第１導電膜７を反映した段差部分９ｘが形成される。
ここで、周辺回路領域Iにはフラッシュメモリのセルを形成しないので、周辺回路領域における中間絶縁膜９は不要である。
そこで、次の工程では、図６に示すように、中間絶縁膜９の上に第２レジストパターン１０を形成し、その第２レジストパターン１０をマスクにして周辺回路領域Iにおける中間絶縁膜９をドライエッチングして除去する。このエッチングでは、C4F8、Ar、CO、及びO2の混合ガスがエッチングガスとして使用され、中間絶縁膜９の下のトンネル絶縁膜１５もエッチングされて除去され、その下のシリコン基板１の表面が露出する。
図２１は、この工程を終了した後の平面図であり、先の図６の周辺回路領域Iとセル領域II（第１断面）は図２１のＡ５−Ａ５線に沿う断面図である。また、図６のセル領域IIの第２〜第４断面は、それぞれ図２１のＢ５−Ｂ５線、Ｃ５−Ｃ５線、及びＤ５−Ｄ５線に沿う断面図に相当する。
その後に、酸素アッシングによって第２レジストパターン１０を除去した後、ウエット処理によりシリコン基板１の表面を洗浄する。
次に、図７に示す断面構造を得るまでの工程について説明する。
まず、基板温度を８５０℃、処理時間を４０分とする酸化条件を採用し、周辺回路領域Iに露出しているシリコン基板１の表面を熱酸化して熱酸化膜を厚さ約１２nmに形成し、その熱酸化膜をゲート絶縁膜１２とする。
更に、SiH4とPH3とを反応ガスとして使用する減圧CVD法を採用して、各絶縁膜９、１２の上に、リンがin-situでドープされた厚さ約１８０nmのポリシリコン膜を第２導電膜１３として形成する。そして、この第２導電膜１３の上に、プラズマCVD法により窒化シリコン膜を厚さ約３０nmに形成し、それを反射防止膜１４とする。
図２２は、この工程を終了した後の平面図であり、先の図７の周辺回路領域Iとセル領域II（第１断面）は図２２のＡ６−Ａ６線に沿う断面図である。また、図７のセル領域IIの第２〜第４断面は、それぞれ図２２のＢ６−Ｂ６線、Ｃ６−Ｃ６線、及びＤ１−Ｄ１線に沿う断面図に相当する。
次いで、図８に示すように、反射防止膜１４上にフォトレジストを塗布し、それを露光、現像して第３レジストパターン１６とする。
図２３は、このようにして第３レジストパターン１６を形成した後の平面図であり、先の図８の周辺回路領域Iとセル領域II（第１断面）は図２３のＡ７−Ａ７線に沿う断面図である。また、図８のセル領域IIの第２〜第４断面は、それぞれ図２３のＢ７−Ｂ７線、Ｃ７−Ｃ７線、及びＤ７−Ｄ７線に沿う断面図に相当する。
図２３に示されるように、第３レジストパターン１６は、周辺回路領域Iを覆うと共に、セル領域IIにおいてコントロールゲートに相当するストライプ状の平面形状を有する。
続いて、図９に示すように、第３レジストパターン１６をエッチングマスクとして使用して第１、第２導電膜７、１３、及び中間絶縁膜９をパターニングする。そのパターニングはプラズマエッチングチャンバ内で行われ、ポリシリコンよりなる第１、第２導電膜７、１３のエッチングガスとしてはCl2とO2との混合ガスが使用され、ONO膜よりなる中間絶縁膜９のエッチングガスとしてはCH3FとO2との混合ガスが使用される。
このようなパターニングの結果、周辺回路領域Iに第２導電膜１４を残しながら、セル領域IIでは、第１、第２導電膜７、１３と中間絶縁膜９とがそれぞれフローティングゲート７ａ、コントロールゲート１３ａ、中間絶縁膜９ａとされる。
また、セル領域IIの第１断面に示されるように、セル領域IIの終端における素子分離絶縁膜２上にはダミーコントロールゲート１３ｂが形成され、第１導電膜７よりなる下部導電体７ｂがそのダミーコントロールゲート１３ｂによって覆われる。
この後に、第３レジストパターン１６を除去する。
図２４は、第３レジストパターン１６を除去した後の平面図であり、先の図９の周辺回路領域Iとセル領域II（第１断面）は図２４のＡ８−Ａ８線に沿う断面図である。また、図９のセル領域IIの第２〜第４断面は、それぞれ図２４のＢ８−Ｂ８線、Ｃ８−Ｃ８線、及びＤ８−Ｄ８線に沿う断面図に相当する。
図２４に示されるように、各コントロールゲート１３ａの間のスペースでは、第１導電膜７（図２０参照）の上面に形成されていた中間絶縁膜９はエッチングされて除去されるものの、第１導電膜７の側面に形成された中間絶縁膜９は、第１導電膜７の膜厚と同程度に基板１の厚さ方向に厚く形成されているので、エッチングされずにフェンス９ｄとして残る。
次に、図１０に示すように、フローティングゲート７ａとコントロールゲート１３ａのそれぞれの側面を熱酸化することにより、これらの側面に厚さが約１０nm程度の熱酸化膜１７を形成する。その熱酸化膜１７は、最終的に形成されるフラッシュメモリセルのリテンション特性を向上させる役割を担い、ダミーコントロールゲート１３ｂの側面にも形成される。
次いで、図１１に示すように、フローティングゲート７ａとコントロールゲート１３ａとをマスクとするイオン注入により、セル領域IIのシリコン基板１にn型不純物としてAs-をイオン注入する。そのイオン注入の条件は例えば加速エネルギ５０KeV、ドーズ量６．０×１０14cm-2である。そのようなイオン注入の結果、フローティングゲート７ａの横のシリコン基板１に第１n型ソース／ドレインエクステンション１８ａが形成されることになる。
図２５は、この工程を終了した後の平面図であり、先の図１１の周辺回路領域Iとセル領域II（第１断面）は図２５のＡ９−Ａ９線に沿う断面図である。また、図１１のセル領域IIの第２〜第４断面は、それぞれ図２５のＢ９−Ｂ９線、Ｃ９−Ｃ９線、及びＤ９−Ｄ９線に沿う断面図に相当する。
次に、図１２に示す断面構造を得るまでの工程について説明する。
まず、フローティングゲート７ａとコントロールゲート１３ａのそれぞれの側面を再び熱酸化することにより、熱酸化膜１７の膜厚を更に９．５nmだけ増大させる。その後に、シリコン基板１の平坦面上での厚さが約１１５nmになるようにプラズマCVD法により各領域I、IIに窒化シリコン膜を形成する。そして、RIEによりその窒化シリコン膜をエッチバックして、フローティングゲート７ａとコントロールゲート１３ａのそれぞれの横に第１絶縁性サイドウォール２０として残す。
その第１サイドウォール２０は、ダミーコントロールゲート１３ｂの横にも形成される。
次いで、図１３に示すように、第４レジストパターン２１をマスクに使用しながら、周辺回路領域Iにおける第２導電膜１３をエッチングし、第４レジストパターン２１の下でエッチングされずに残った第２導電膜１３をゲート電極１３ｃとする。
図２６は、この工程を終了した後の平面図であり、先の図１３の周辺回路領域Iとセル領域II（第１断面）は図２６のＡ１０−Ａ１０線に沿う断面図である。また、図１３のセル領域IIの第２〜第４断面は、それぞれ図２６のＢ１０−Ｂ１０線、Ｃ１０−Ｃ１０線、及びＤ１０−Ｄ１０線に沿う断面図に相当する。
続いて、図１４に示すように、TEOSを反応ガスとして使用するプラズマCVD法により、シリコン基板１の平坦面上での厚さが１００nmになるように全面に酸化シリコン膜を形成した後、その酸化シリコン膜をエッチバックして、第１絶縁性サイドウォール２０とゲート電極２３ｃのそれぞれの側面に第２絶縁性サイドウォール２２を形成する。
このエッチバックでは、コントロールゲート１３ａで覆われていない部分のトンネル絶縁膜１５がエッチングされ、コントロールゲート１３ａの下方にのみトンネル絶縁膜１５が残される。
次に、図１５に示す断面構造を得るまでの工程について説明する。
まず、第２絶縁性サイドウォール２２、コントロールゲート１３ａ、及びゲート電極１３ｃをマスクとするイオン注入により、図示のようなn型ソース／ドレイン領域２５ａとp型ソース／ドレイン領域２５ｂとを形成する。このイオン注入におけるn型不純物とp型不純物との打ち分けは、不図示のレジストパターンを用いて行われ、イオン注入が終了後にそのレジストパターンは除去される。
また、n型不純物としてはP+イオンを採用し、それを加速エネルギ１０KeV、ドーズ量６．０×１０15cm-2の条件でイオン注入する。そして、p型不純物としてはB+イオンが採用され、それを加速エネルギ５KeV、ドーズ量４．０×１０15cm-2の条件でイオン注入する。
次いで、スパッタ法により厚さ８nmのコバルト膜と厚さ１０nmの窒化チタン（TiN）膜とをこの順に全面に形成する。そして、基板温度を約５５０℃、処理時間を約０．５分とするRTA(Rapid Thermal Anneal)によりこれらの膜をアニールしてシリコンと反応させる。そして、APMとSPMとの混合溶液をエッチング液として用いて、素子分離絶縁膜２等の上で未反応となっているコバルト膜と窒化チタン膜とをウエットエッチングして除去し、シリコン基板１の表層にコバルトシリサイド層２６を残す。なお、上記したAPMとは純水、過酸化水素水、及びNH4OHの混合溶液を指し、SPMとは硫酸と過酸化水素水との混合溶液を指す。
コバルトシリサイド層２６はゲート電極１３ｃの上面にも形成され、それによりゲート電極１３ｃはサイリサイド構造となる。
その後に、コバルトシリサイド層２６にRTAによるアニールを再び施し、コバルトシリサイド層２６を低抵抗化する。そのRTAの条件としては、例えば基板温度を８００℃、処理時間０．５分が採用される。
ここまでの工程により、周辺回路領域IにMOSトランジスタTRが形成された。
一方、セル領域IIでは、コントロールゲート１３ａ、中間絶縁膜９ａ、フローティングゲート７ａ、トンネル絶縁膜１５、及びn型ソース／ドレイン領域２５ａで構成されるフラッシュメモリセルFLが形成されたことになる。
図２７は、この工程を終了した後の平面図であり、先の図１５の周辺回路領域Iとセル領域II（第１断面）は図２７のＡ１１−Ａ１１線に沿う断面図である。また、図２７のセル領域IIの第２〜第４断面は、それぞれ図２７のＢ１１−Ｂ１１線、Ｃ１１−Ｃ１１線、及びＤ１１−Ｄ１１線に沿う断面図に相当する。
次に、図１６に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の上側全面に、CVD法により層間絶縁膜２７として酸化シリコン膜を形成する。そして、CMP法によりこの層間絶縁膜２７を平坦化した後、フォトリソグラフィにより層間絶縁膜２７をパターニングし、ソース／ドレイン領域２５ａ、２５ｂの上の層間絶縁膜２７にコンタクトホールを形成する。
次いで、そのコンタクトホールの内面と層間絶縁膜２７の上面に、スパッタ法によりグルー膜として窒化チタン膜を形成した後、CVD法によりこのグルー膜の上にタングステン膜を形成し、このタングステン膜でコンタクトホールを完全に埋め込む。その後に、層間絶縁膜２７の上面の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの絶縁膜をコンタクトホール内にのみ導電性プラグ２８として残す。
なお、図２８は、この工程を終了した後の平面図であり、先の図１６の周辺回路領域Iとセル領域II（第１断面）は図２８のＡ１２−Ａ１２線に沿う断面図である。また、図１６のセル領域IIの第２〜第４断面は、それぞれ図２８のＢ１−Ｂ１線、Ｃ１−Ｃ１線、及びＤ１−Ｄ１線に沿う断面図に相当する。
以上により、フラッシュメモリの基本構造が完成したことになる。
このフラッシュメモリによれば、図２７の平面図に示したように、セル領域IIにおけるコントロールゲート１３ａの間のスペースに、コントロールゲート１３ａのパターニング時にエッチングされなかったONO膜よりなる中間絶縁膜９がフェンス９ｄとして残る。
そのフェンス９ｄは、物理的に不安定ではあるが、コントロールゲート１３ａの間においては直線状に形成されているので、プロセス中で剥離する可能性は低い。
一方、セル領域IIの終端部分では、既述のように、パターニングされた第１導電膜７の平面形状が、露光時の光近接効果によって丸みを帯びるので、中間絶縁膜９の段差部分９ｘも丸みを帯びることになる。そして、ダミーコントロールゲート１３ｂを形成しない場合は、この段差部分９ｘがエッチングされずに曲線状のフェンスとして残ることになる。
しかしながら、このような曲線状のフェンスは、コントロールゲート１３ａ間の直線状のフェンス９ｄよりも一層不安定であり、プロセス中に剥離する可能性が大きい。
そこで、この例では、セル領域IIの終端にダミーコントロールゲート１３ｂを設け、このダミーコントロールゲート１３ｂによりその下の中間絶縁膜９を覆い、セル領域IIの終端に曲線状のフェンスが形成されないようにしている。
この構造は、ダミーコントロールゲート１３ｂの下におけるフェンスの剥離防止にある程度の効果がある。
しかし、本願発明者が調査したところ、上記のダミーコントロールゲート１３ｂと真のコントロールゲート１３ａとの間の部分、すなわち図２７の点線円Ａにおけるフェンス９ｄも非常に剥離し易いことが分かった。これは、この部分のフェンス９ｄの平面形状が直線状から曲線状に移行する境目にあり、このような異種の形状の組み合わせによってフェンス９ｄが物理的に非常に不安定になるためと推測される。
フェンス９ｄがプロセス中に剥離すると、シリコン基板１の別の部分にフェンス９ｄが再付着し、その部分にパターン不良を引き起こす。その結果、フラッシュメモリが不良となり、半導体装置の歩留まりが低下してしまうので、点線円Ａにおけるフェンス９ｄの剥離を防止する新たな対策が必要となる。
本願発明者は、このような問題点に鑑み、以下に説明するような本発明の実施の形態に想到した。
（２）第１実施形態
上記した予備的事項の例では、図１８に示した第１レジストパターン８を露光により形成する際に、図２９で説明したハーフトーン型のレチクル１００を使用した。
図２９に示したように、そのレチクル１００が備える遮光パターン１０２は、第１レジストパターン８（図１８参照）の設計形状を単に相似拡大して得られたものであり、光近接効果によって投影像が変形することについて考慮されていない。
図３０は、このレチクル１００を用いて得られた第１レジストパターン８の平面形状が、露光装置の焦点ずれΔd(μm)によってどのように変化するのかをシミュレーションして得られた平面図である。
なお、図３０におけるパターン濃度は、遮光パターン１０２の投影像における光の強度を示す。
図３０に示されるように、焦点ずれΔdが０．４以上になると、光近接効果によって隣接する第１レジストパターン８同士が繋がってしまうことが理解できる。
図３１は、このような光近接効果による投影像の変形を低減するために案出されたレチクル１０３の拡大平面図である。
このレチクル１０３では、遮光パターン１０２の終端付近の二つの長辺１０２ａに、エッジ１０２ｂをそれぞれ一つだけ設けてなる。以下では、このエッジ１０２ｂから先の部分を幅狭部１０４と呼ぶ。
図３２は、このような幅狭部１０４が形成されたレチクル１０３を用いて得られた第１レジストパターン８の平面形状が、露光装置の焦点ずれΔdによってどのように変化するのかをシミュレーションして得られた平面図である。
図３２では、焦点ずれΔdが０．４の場合、第１レジストパターン８同士の繋がりの幅が先の図３０よりも狭くなり、第１レジストパターン８の変形がある程度改善されている。しかし、焦点ずれΔdが０．４の場合に第１レジストパターン８同士が繋がってしまっていることに変わりは無い。
図３３は、光近接効果による投影像の変形を更に低減するために案出されたレチクル１０５の拡大平面図である。
このレチクル１０５では、遮光パターン１０２の長辺１０２ａに設けられるエッジ１０２ｂの数を更に一つだけ増やし、終端に向かって幅が順に狭くなる二つの幅狭部１０４を形成した。
なお、図３３に示される距離D1〜D6の値は特に限定されないが、本実施形態ではそれらの値を次のようにする：
D1＝４００nm
D2＝１０nm
D3＝１０nm
D4＝１２０nm
D5＝１５０nm
D6＝２００nm
但し、これらの値は、光近接効果による像の変形が無いと仮定した場合における、遮光パターン１０２のシリコン基板上での投影像の値である。レチクル１０５における遮光パターン１０２の実際の値は、これらの値に露光装置の縮小率（1/4倍）の逆数を乗じたものとなる。
図３４は、このような幅狭部１０４が二つ形成されたレチクル１０５を用いて得られた第１レジストパターン８の平面形状が、露光装置の焦点ずれΔdによってどのように変化するのかをシミュレーションして得られた平面図である。
図３４に示されるように、上記のレチクル１０５を用いると、焦点ずれΔdが０．４の場合に第１レジストパターン８同士が繋がらなくなり、第１レジストパターン８同士が繋がるまでの焦点ずれ（フォーカスマージン）を大きくすることができる。
図３５は、予備的事項で説明したレチクル１００（比較例）と、上記のレチクル１０５のそれぞれを使用して得られた第１レジストパターン８の平面形状のシミュレーション結果と、実際のレジストパターン１０８のSEM(Scanning Electron Microscope)像とを併記した図である。図３５では、左側に比較例を示し、右側に本実施形態を示してある。
図３５に示されるように、比較例のSEM像では、シュミレーション通りに第１レジストパターン８の先端部分が膨らむのに対し、幅狭部１０４を二段設けたレチクル１０５を使用した場合のSEM像では、第１レジストパターン８の先端部分の膨らみが抑制される。
図３６は、予備的事項で説明したレチクル１００（左側）、幅狭部１０４を一段だけ設けたレチクル１０３（中央）、及び幅狭部１０４を二段設けたレチクル１０５（右側）の順に、フォーカスマージンが拡大する様子を模式的に示す平面図である。なお、図３６では、上段の三つの図が理論上の平面レイアウトを示し、下段の三つの図が実際の出来上がりの平面レイアウトを示す。
図３３及び図３４を参照して説明したように、幅狭部１０４が二段設けられたレチクル１０５は、第１レジストパターン８を形成する際のフォーカスマージンを拡大するのに有効であり、以下に説明する実施形態でもこのレチクル１０５を使用する。
ところで、このレチクル１０５の遮光パターン１０２は、EB(Electron Beam)描画装置を用いたリソグラフィにより、石英よりなる透明基板１０１上に形成されたMoSiNよりなる遮光膜をパターニングして形成される。
EB描画装置では、透明基板１０１の面内において互いに直行するx方向とy方向に電子ビームを偏向することで描画が行われるので、図３３に示した遮光パターン１０２のように、x方向とy方向に延びる直線で輪郭が構成されるパターンを描画するのは容易である。
これに対し、既述の特許文献４のように、帯状の露光パターンの角を斜めに切る場合では、x方向とy方向への偏向量を僅かずつ調整しながら斜めの部分を電子ビームで描画する必要があるため、描画に時間がかかり、ひいてはレチクルの作成コストが上昇するという問題を招いてしまう。
ここで、図３３のレチクル１０５の遮光パターン１０２に対するOPCとしては、遮光パターン１０２の形状補正を計算機で行うオートOPCと、その形状補正を人間が行うマニュアルOPCとがある。
本実施形態では、遮光パターン１０２に幅狭部１０４を付与するために、オートAPCとマニュアルAPCのどちらを用いても構わない。
しかし、現在の技術では、遮光パターン１０２のように帯状の繰り返しパターンに対してオートAPCを適用するのは困難である。これは、オートAPCでは、パターン間隔とパターンの線幅補正量との対で構成されるOPCテーブルを用いており、遮光パターン１０２のような繰り返しパターンに対してこのOPCテーブルを作成するのが困難なためである。
よって、現状では、マニュアルOPCを用いて遮光パターン１０２に幅狭部１０４を付与することになる。
但し、今後技術が進歩した場合には、勿論オートOPCにより幅狭部１０４を付与してもよい。
（３）第２実施形態
図３７〜図５６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図であり、図５７〜図６８はその平面図である。本実施形態では、ゲート長を０．１３μmとするデザインルールを採用し、FPGA(Field Programmable Gate Array)等のロジック混載メモリを作製する。
最初に、図５０に示すように、周辺回路領域Iとセル領域IIとに画定されたシリコン基板５０にSTI用の素子分離溝５０ａを形成し、その溝５０ａ内に素子分離絶縁膜５１として酸化シリコンを形成する。なお、STIに代えて、LOCOS(Local Oxidation of Silicon)法により素子分離絶縁膜５１を形成してもよい。
また、シリコン基板５０の周辺回路領域Iは、高電圧トランジスタ形成領域IH、中電圧トランジスタ形成領域IM、及び低電圧トランジスタ形成領域ILに更に細分される。
図５７は、この工程を終了後の平面図である。そして、先の図３７におけるセル領域IIの第１〜第３断面は、それぞれ図５７のＥ１−Ｅ１線、Ｆ１−Ｆ１線、Ｇ１−Ｇ１線に沿う断面に相当する。また、図３７における周辺回路領域Iの断面図は、図５７のＨ１−Ｈ１線に沿う断面図に相当する。但し、周辺回路領域Iには最終的には１０個のMOSトランジスタが作製されるが、図が煩雑になるのを避けるために、図３７とこれ以降の平面図では、一つのMOSトランジスタが作製される部分の周辺回路領域Iのみを示す。
図５７に示されるように、素子分離絶縁膜５１で囲まれたシリコン基板５０の活性領域５０ｂは、活性領域IIに間隔をおいて帯状に複数形成される。
次に、図３８に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板５０の全面を熱酸化して厚さが約１５nmの犠牲絶縁膜（不図示）を形成する。
続いて、n型不純物のP+イオンをシリコン基板５０にイオン注入し、シリコン基板５０の深部に第１nウエル５３を形成する。そのイオン注入の条件は特に限定されないが、本実施形態では加速エネルギ２MeV、ドーズ量２×１０13cm-2を採用する。
次いで、２ステップのイオン注入によりシリコン基板５０にp型不純物のB+イオンを注入して第１〜第３pウエル５４〜５６を形成する。そのイオン注入の条件は、例えば第１ステップが加速エネルギ４２０KeV、ドーズ量１．４×１０13cm-2、第２ステップが加速エネルギ１００KeV、ドーズ量３．６×１０12cm-2である。
高電圧トランジスタ形成領域IHには、閾値電圧の高いn型MOSトランジスタと閾値電圧の低いn型MOSトランジスタとが形成されるが、後者の閾値電圧が上記の第１pウエル５４によって制御される。
更に、加速エネルギ１００KeV、ドーズ量４．０×１０12cm-2の条件でシリコン基板５０にp型不純物のB+イオンをイオン注入することにより、第４〜第６pウエル５７〜５９を形成する。
これらのウエルのうち、第４pウエル５７は、高電圧トランジスタ形成領域IHに後で形成される閾値電圧の高いn型MOSトランジスタの閾値電圧を制御するものである。一方、第５、第６pウエル５８、５９は、中電圧トランジスタ形成領域IMと低電圧トランジスタ形成領域ILに後で形成されるn型MOSトランジスタのチャネルストップ層としての機能を有する。
続いて、２ステップのイオン注入により、シリコン基板５０にn型不純物のP+イオンを注入して第２〜第４nウエル６０〜６２を形成する。そのイオン注入では、第１ステップにおいて加速エネルギ６００KeV、ドーズ量１．５×１０13cm-2の条件が採用され、第２ステップにおいて加速エネルギ２４０KeV、ドーズ量９．０×１０11cm-2の条件が採用される。
高電圧トランジスタ形成領域IHには、閾値電圧の高いp型MOSトランジスタと閾値電圧の低いp型MOSトランジスタとが形成されるが、後者の閾値電圧が上記の第２pウエル６０によって制御される。
次いで、加速エネルギ２４０KeV、ドーズ量３．６×１０12cm-2の条件でシリコン基板５０にn型不純物のP+イオンをイオン注入することにより、第５〜第７nウエル６３〜６５を形成する。
これらのウエルのうち、第５nウエル６３は、高電圧トランジスタ形成領域IHに後で形成される閾値電圧の高いp型MOSトランジスタの閾値電圧を制御するものである。一方、第６、第７nウエル６４、６５は、中電圧トランジスタ形成領域IMと低電圧トランジスタ形成領域ILに後で形成されるp型MOSトランジスタのチャネルストップ層としての機能を有する。
次に、p型不純物のB+イオンをシリコン基板５０にイオン注入して、セル領域IIに後で形成されるフラッシュメモリセルの閾値電圧を制御するための第１p型不純物拡散領域６６を形成する。そのイオン注入の条件としては、例えば、加速エネルギ４０KeV、ドーズ量６×１０13cm-2が採用される。
なお、上記したそれぞれのイオン注入では、最初に形成した犠牲絶縁膜がスルー膜として使用されると共に、その犠牲絶縁膜上の不図示のレジストパターンにより不純物が打ち分けられて、各イオン注入を終了した後にそのレジストパターンを除去する。
その後に、フッ酸溶液によるウエットエッチングで犠牲絶縁膜を除去してシリコン基板５０の清浄面を露出させ、例えば基板温度９００℃〜１０５０℃、処理時間３０分の熱処理条件でシリコン基板５０の表面に熱酸化膜を厚さ約１０nmに形成し、それをトンネル絶縁膜５２とする。
次に、図３９に示す断面構造を得るまでの工程について説明する。
まず、SiH4とPH3とを反応ガスとして使用する減圧CVD法により、トンネル絶縁膜５２の上に、in-situでリンがドープされたポリシリコン膜を厚さ約９０nmに形成し、それを第１導電膜６７とする。
次いで、この第１導電膜６７の上にポジ型のフォトレジストを塗布する。
そして、第１実施形態の図３３で説明したレチクル１０５を用い、ステッパ等の露光装置において上記のフォトレジストを露光する。この露光工程では、露光装置の焦点を、図３３に示したレチクル１０５の遮光パターン１０２の投影像同士が繋がらないような焦点ずれの範囲内で設定する。
その後に、フォトレジストを現像し、図示のような第１レジストパターン６８を形成する。
図５８は、このように第１レジストパターン６８を形成した後の平面図であり、先の図３９におけるセル領域IIの第１〜第３断面は、それぞれ図５８のＥ２−Ｅ２線、Ｆ２−Ｆ２線、Ｇ２−Ｇ２線に沿う断面に相当する。また、図３９における周辺回路領域Iの断面図は、図５８のＨ２−Ｈ２線に沿う断面図に相当する。
図３３で説明したように、レチクル１０５は、光近接効果に起因するフォーカスマージンの低下を抑制することが可能であるため、本露光工程において露光装置のフォーカスが多少ずれても、投影像同士が繋がるのを防止できる。その結果、図５８に示されるように、このレチクル１０５を用いて形成された帯状の複数の第１レジストパターン６８の各々は、光近接効果によって繋がることなく、互いに分離して形成されることになる。
なお、この帯状の第１レジストパターン６８の延在方向は、ワードラインの直交方向に等しい。
次いで、図４０に示すように、上記の第１レジストパターン６８をマスクとして使用しながら第１導電膜６７をエッチングすることにより、第１導電膜６７をパターニングして周辺回路領域Iから除去する。
この後に、第１レジストパターン６８は除去される。
図５９は、この工程を終了後の平面図であり、先の図４０におけるセル領域IIの第１〜第３断面は、それぞれ図５９のＥ３−Ｅ３線、Ｆ３−Ｆ３線、Ｇ３−Ｇ３線に沿う断面に相当する。また、図４０における周辺回路領域Iの断面図は、図５９のＨ３−Ｈ３線に沿う断面図に相当する。
図５９に示されるように、上記のようにして互いに分離された第１レジストパターン６８（図５８参照）をマスクにしたことで、セル領域IIにおける第１導電膜６７も互いに分離し、ワードラインの直交方向に延在する複数の帯状となる。
次に、図４１に示す断面構造を得るまでの工程について説明する。
まず、第１導電膜６７上と、周辺回路領域I上のトンネル絶縁膜５２上とに、減圧CVD法を用いて酸化シリコン膜と窒化シリコン膜とをこの順にそれぞれ厚さ５nm、８nmに形成する。更に、ArとO2との混合ガス雰囲気中において、基板温度約９５０℃、加熱時間約９０分間の熱処理条件で窒化シリコン膜の表面を酸化し、その表面に約６nmの酸化シリコン膜を形成する。これにより、第１酸化シリコン膜６９ｆ、窒化シリコン膜６９ｇ、及び第２酸化シリコン膜６９ｈをこの順に積層してなるONO膜が中間絶縁膜６９として全面に形成されたことになる。
なお、ONO膜中の窒化シリコン膜を酸化する際の熱処理や、図３８で説明したトンネル絶縁膜５２を形成する際の熱処理により、シリコン基板５０に形成されていたウエル中の不純物が拡散してその分布がブロードとなる。
その後、各絶縁膜５２、６９をスルー膜にしながら、シリコン基板６０にp型不純物のB+イオンをイオン注入することにより、中電圧トランジスタ形成領域IMにおいてn型MOSトランジスタの閾値電圧を調節するための第２p型不純物拡散領域８２を形成する。そのイオン注入の条件は特に限定されないが、本実施形態では加速エネルギ１５KeV、ドーズ量７．０×１０12cm-2の条件が採用される。
続いて、各絶縁膜５２、６９をスルー膜とするイオン注入により、加速エネルギ１５０KeV、ドーズ量６．０×１０12cm-2の条件でシリコン基板５０にn型不純物のAs-イオンをイオン注入して、中電圧トランジスタ形成領域IMにおいてp型MOSトランジスタの閾値電圧を調節するための第１n型不純物拡散領域８３を形成する。
次に、加速エネルギ３５KeV、ドーズ量４．５×１０12cm-2の条件でシリコン基板５０にp型不純物のB+イオンをイオン注入して第３p型不純物拡散領域８４を形成する。低電圧トランジスタ形成領域ILには、高閾値電圧と低閾値電圧の二つのn型MOSトランジスタと、高閾値電圧と低閾値電圧の二つのp型MOSトランジスタとが後で形成されるが、そのうちの高閾値電圧のn型MOSトランジスタの閾値電圧が上記の第３p型不純物拡散領域８４により制御される。
次いで、シリコン基板５０にn型不純物のAs-イオンをイオン注入して、低電圧トランジスタ形成領域ILにおける高閾値電圧のp型MOSトランジスタの閾値電圧調節用の第２n型不純物拡散領域８５を形成する。そのイオン注入の条件としては、例えば加速エネルギ１５０KeV、ドーズ量２．０×１０12cm-2の条件が採用される。
なお、上記した閾値調節用の各拡散領域は、中間絶縁膜６９上に形成された不図示のレジストパターンにより打ち分けが行われ、各ウエルを形成した後にそのレジストパターンは除去される。
図６０は、この工程を終了後の平面図であり、先の図４１におけるセル領域IIの第１〜第３断面は、それぞれ図６０のＥ４−Ｅ４線、Ｆ４−Ｆ４線、Ｇ４−Ｇ４線に沿う断面に相当する。また、図４１における周辺回路領域Iの断面図は、図６０のＨ４−Ｈ４線に沿う断面図に相当する。
ここまでの工程により、図４１に示したように、周辺回路領域Iにおけるトランジスタの閾値電圧を制御するための拡散領域８２〜８５の形成が終了したので、これらの拡散領域８２〜８５をイオン注入で形成する際にスルー膜として使用した周辺回路領域Iの絶縁膜５２、６９はこれ以降の工程では不要となる。
そこで、次の図４２に示す工程では、その周辺回路領域Iの各絶縁膜５２、６９を選択的に除去するために、セル領域IIを覆う第２レジストパターン７０を中間絶縁膜６９の上に形成する。
そして、この第２レジストパターン７０をマスクとして使用しながら、C4F8、Ar、CO、及びO2の混合ガスをエッチングガスとするプラズマエッチングにより、周辺回路領域Iの各絶縁膜５２、６９を選択的にエッチングして除去し、周辺回路領域Iにおけるシリコン基板５０の表面を露出させる。
図６１は、この工程を終了後の平面図であり、先の図４２におけるセル領域IIの第１〜第３断面は、それぞれ図６１のＥ５−Ｅ５線、Ｆ５−Ｆ５線、Ｇ５−Ｇ５線に沿う断面に相当する。また、図４２における周辺回路領域Iの断面図は、図６１のＨ５−Ｈ５線に沿う断面図に相当する。
その後に、酸素アッシングによって第２レジストパターン７０を除去した後、ウエット処理によりシリコン基板５０の表面を洗浄する。
次に、図４３に示す断面構造を得るまでの工程について説明する。
まず、基板温度を８５０℃、処理時間を４０分とする酸化条件を採用し、周辺回路領域Iに露出しているシリコン基板５０の表面を熱酸化して熱酸化膜を厚さ約１２nmに形成する。その後に、セル領域IIと高電圧トランジスタ形成領域IHの上に不図示のレジストパターンを形成し、そのレジストパターンをマスクにして、中電圧トランジスタ形成領域IM及び低電圧トランジスタ形成領域ILに形成された上記の熱酸化膜をエッチングして除去し、その熱酸化膜を高電圧トランジスタ形成領域IHのみに残す。
更に、中電圧トランジスタ形成領域IMと低電圧トランジスタ形成領域ILにおいて露出しているシリコン基板５０の表面を熱酸化して、これらの領域に熱酸化膜を厚さ約７．０nmに形成する。その酸化条件としては、例えば、基板温度８００℃〜９００℃、処理時間約１０分が採用される。そして、セル領域II、高電圧トランジスタ形成領域IH及び中電圧トランジスタ形成領域IMの上に不図示のレジストパターンを形成し、それをマスクにして上記の熱酸化膜をエッチングすることにより、その熱酸化膜を低電圧トランジスタ形成領域ILから除去し、低電圧トランジスタ形成領域ILにおけるシリコン基板５０の表面を露出させる。その後に、マスクとして使用したレジストパターンを除去する。
次いで、酸素雰囲気中で基板温度を約７００℃〜８００℃、処理時間を約５分とする酸化条件を採用して、低電圧トランジスタ形成領域ILにおいて露出しているシリコン基板５０の表面に熱酸化膜を形成する。その熱酸化膜の厚さは特に限定されないが、本実施形態では約２．２nmとする
上記した三回の熱酸化により、高電圧トランジスタ形成領域IH、中電圧トランジスタ形成領域IM、及び低電圧トランジスタ形成領域ILには、最終的な厚さがそれぞれ１６nm、７．５nm、及び２．２nmの熱酸化膜よりなるゲート絶縁膜７１が形成されたことになる。
その後、図４４に示すように、SiH4とPH3とを反応ガスとして使用する減圧CVD法を採用して、各絶縁膜６９、７１の上に、リンがin-situでドープされた厚さ約１８０nmのポリシリコン膜を第２導電膜７４として形成する。更に、この第２導電膜７４の上に、プラズマCVD法により窒化シリコン膜を厚さ約３０nmに形成し、それを反射防止膜７５とする。
図６２は、この工程を終了後の平面図であり、先の図４４におけるセル領域IIの第１〜第３断面は、それぞれ図６１のＥ６−Ｅ６線、Ｆ６−Ｆ６線、Ｇ６−Ｇ６線に沿う断面に相当する。また、図４４における周辺回路領域Iの断面図は、図６２のＨ６−Ｈ６線に沿う断面図に相当する。
但し、図６２では、図が煩雑になるのを防ぐため、反射防止膜７５を省略している。
図６２に示されるように、中間絶縁膜６９には、下地の第１導電膜６７を反映した段差部分６９ｘが形成される。
次に、図４５に示すように、反射防止膜７５上にフォトレジストを塗布し、それを露光、現像して第３レジストパターン７６とする。
図６３は、この工程を終了後の平面図であり、先の図４５におけるセル領域IIの第１〜第３断面は、それぞれ図６３のＥ７−Ｅ７線、Ｆ７−Ｆ７線、Ｇ７−Ｇ７線に沿う断面に相当する。また、図４５における周辺回路領域Iの断面図は、図６３のＨ７−Ｈ７線に沿う断面図に相当する。
図６３に示されるように、第３レジストパターン７６は、セル領域IIにおいてワードライン形状を有する。
次いで、図４６に示すように、第３レジストパターン７６をエッチングマスクとして使用して第１、第２導電膜６７、７４、及び中間絶縁膜６９をパターニングする。
このようなパターニングの結果、第２導電膜７４を周辺回路領域Iに残しながら、セル領域IIにおける第１、第２導電膜６７、７４が、それぞれフローティングゲート６７ａ、及びコントロールゲート７４ａとなる。
また、セル領域IIの終端における素子分離絶縁膜５１上には、パターニングされた第２導電膜７４よりなるダミーコントロールゲート（ダミー導体パターン）７４ｂが形成される。そして、セル領域IIの終端においてパターニングされずに残った中間絶縁膜６９の切片６９ｃと、パターニングされた第１導電膜６７よりなる下部導体パターン６７ｂとが、上記のダミーコントロールゲート７４ｂによって覆われる。
セル領域IIの終端では、このような下部導体パターン６７ｂ、切片６９ｃ、及びダミーコントロールゲート７４ｂをこの順に積層してなる構造体９８が形成される。
上記のパターニングは、例えばプラズマエッチングチャンバ内において３ステップのエッチングにより行われる。
第１のエッチングステップでは、エッチングガスとしてCl2とO2との混合ガスを用い、コントロールゲート７４ａ及びダミーコントロールゲート７４ｂとならない部分の第２導電膜７４を選択的にエッチングして除去する
第２のエッチングステップでは、エッチングガスとしてCH3FとO2との混合ガスを用い、コントロールゲート７４ａとダミーコントロールゲート７４ｂの間の第１導電膜６７の上面に形成された中間絶縁膜６９を選択的にエッチングして除去する。
そして、第３のエッチングステップでは、エッチングガス（エッチャント）としてCl2とO2との混合ガスを用い、コントロールゲート７４ａとダミーコントロールゲート７４ｂの間の第１導電膜６７を選択的にエッチングして除去する。
このパターニングを終了後、第３レジストパターン７６は除去される。
図６４は、この工程を終了後の平面図であり、先の図４６におけるセル領域IIの第１〜第３断面は、それぞれ図６４のＥ８−Ｅ８線、Ｆ８−Ｆ８線、Ｇ８−Ｇ８線に沿う断面に相当する。また、図４６における周辺回路領域Iの断面図は、図６４のＨ８−Ｈ８線に沿う断面図に相当する。
図６４に示されるように、コントロールゲート７４ａとダミーコントロールゲート７４ｂは、活性領域５０ｂ（図５７参照）の延在方向の直角方向に互いに平行に延在する帯状である。
また、各コントロールゲート７４ａの間のスペースでは、第１導電膜６７（図６３参照）の上面に形成されていた中間絶縁膜６９は、既述の第２のエッチングステップにおいてエッチングされて除去される。
しかし、第１導電膜６７の側面に形成された中間絶縁膜６９は、第１導電膜６７の膜厚と同程度にシリコン基板５０の厚さ方向に厚く形成されているので、第２のエッチングステップにおいてエッチングされずにフェンス６９ｄとして残る。
また、第２のエッチングステップにおいてエッチングガスとして使用されるCH3FとO2との混合ガスに対し、中間絶縁膜６９のエッチングレートが第１導電膜６７のそれよりも遅いという点も、フェンス６９ｄの形成を助長する一つの要因となる。
そのフェンス６９ｄは、素子分離絶縁膜５１上において、活性領域５０ｂ（図５７参照）に沿ってフローティングゲート６７ａの側面から下部導体パターン６７ｂに延在する。
そして、セル領域IIの終端に形成された既述の下部導体パターン６７ｂは、パターニング前の第１導電膜６７が分離された帯状となっているので、このパターニングによって互いに分離した島状となる。更に、既述の中間絶縁膜６９の切片６９ｃは、島状の下部導体パターン６７ｂのそれぞれに共通になるように、コントロールゲート７４ａと平行な帯状に形成される。
また、ダミーコントロールゲート７４ｂは、上から見た場合に、上記の下部導体パターン６７ｂを包含するように形成される。
図６９は、図３３で説明したレチクル１０５の遮光パターン１０２とダミーコントロールゲート７４ｂとの設計上の位置関係を示す拡大平面図である。
なお、図６９では、設計レイアウトを分かり易くするために、遮光パターン１０２とダミーコントロールゲート７４ｂとを同一図面に記載しているが、実際のデバイスでは、図６９の遮光パターン１０２はパターニング後の第１導電膜６７（図５９参照）に対応する。
図６９に示されるように、本実施形態では、ダミーコントロールゲート７４ｂのコントロールゲート７４ａ寄りの長辺７４ｃを、遮光パターン１０２の幅狭部１０４に交わる位置に形成する。
また、図６９に示される距離D4、D5は、図３３で説明した値と同じである。一方、図６９の距離D7〜D9は、例えば次の値を有する：
D7＝７１０nm
D8＝２００nm
D9＝４５０nm
続いて、図４７に示すように、フローティングゲート６７ａとコントロールゲート７４ａのそれぞれの側面を熱酸化することにより、これらの側面に厚さが約１０nm程度の熱酸化膜７７を形成する。その熱酸化膜７７は、最終的に形成されるフラッシュメモリセルのリテンション特性を向上させる役割を担う。
その熱酸化膜７７は、ダミーコントロールゲート７４ｂと下部導体パターン６７ｂの側面にも形成される。
次いで、図４８に示すように、周辺回路領域Iを覆う不図示のレジストパターンを形成し、そのレジストパターンをマスクにしてシリコン基板５０にn型不純物としてAs-をイオン注入する。そのイオン注入の条件は特に限定されないが、本実施形態では例えば加速エネルギ５０KeV、ドーズ量６．０×１０14cm-2を採用する。そのようなイオン注入の結果、フローティングゲート６７ａの横のシリコン基板５０には、第１n型ソース／ドレインエクステンション７８ｂが形成されることになる。
その後に、上記のレジストパターンを除去する。
図６５は、この工程を終了後の平面図であり、先の図４８におけるセル領域IIの第１〜第３断面は、それぞれ図６５のＥ９−Ｅ９線、Ｆ９−Ｆ９線、Ｇ９−Ｇ９線に沿う断面に相当する。また、図４８における周辺回路領域Iの断面図は、図６５のＨ９−Ｈ９線に沿う断面図に相当する。
次に、図４９に示す断面構造を得るまでの工程について説明する。
まず、フローティングゲート６７ａとコントロールゲート７４ａのそれぞれの側面を再び熱酸化することにより、熱酸化膜７７の膜厚を更に９．５nmだけ増大させる。その後に、シリコン基板５０の平坦面上での厚さが約１１５nmになるようにプラズマCVD法により各領域I、IIに窒化シリコン膜を形成する。そして、RIEによりその窒化シリコン膜をエッチバックして、ダミーコントロールゲート７４ｂとフローティングゲート６７ａのそれぞれの横に第１絶縁性サイドウォール７９として残す。
次いで、図５０に示すように、シリコン基板５０の上側全面にフォトレジストを塗布し、それを露光、現像して、周辺回路領域Iにおいてゲート電極形状の平面形状を有する第４レジストパターン８０を形成する。
次に、図５１に示すように、第４レジストパターン８０をマスクにするエッチングにより、周辺回路領域Iの第２導電膜７４を周辺トランジスタ用の第１〜第１０ゲート電極７４ｅ〜７４ｎにする。そのようなエッチングは、例えば、Cl2とO2との混合ガスをエッチングガスとするRIEにより行われる。
図６６は、この工程を終了後の平面図であり、先の図５１におけるセル領域IIの第１〜第３断面は、それぞれ図６６のＥ１０−Ｅ１０線、Ｆ１０−Ｆ１０線、Ｇ１０−Ｇ１０線に沿う断面に相当する。また、図５１における周辺回路領域Iの断面図は、図６６のＨ１０−Ｈ１０線に沿う断面図に相当する。
この後に、第４レジストパターン８０は除去される。
続いて、図５２に示すように、第１〜１０ゲート電極７４ｅ〜７４ｎをマスクにしながらシリコン基板５０にAs又はP等のn型不純物をイオン注入することにより、図示のような第２〜第８n型ソース／ドレインエクステンション７８ｃ〜７８ｇを形成する。また、これと同様にBF2等のp型不純物をシリコン基板５０にイオン注入することにより、図示のような第１〜第５p型ソース／ドレインエクステンション７８ｈ〜７８ｌを形成する。なお、上記のイオン注入におけるn型不純物とp型不純物との打ち分けは、不図示のレジストパターンを用いて行われ、イオン注入が終了後にそのレジストパターンは除去される。
次に、図５３に示す断面構造を得るまでの工程について説明する。
まず、TEOSを反応ガスとして使用するプラズマCVD法により、シリコン基板５０の平坦面上での厚さが１００nmになるように全面に酸化シリコン膜を形成した後、その酸化シリコン膜をエッチバックして、第１絶縁性サイドウォール７９と第１〜１０ゲート電極７４ｅ〜７４ｎの側面に第２絶縁性サイドウォール８１を形成する。
なお、このエッチバックでは、第２絶縁性サイドウォール８１がマスクとなってトンネル絶縁膜５２がパターニングされ、そのトンネル絶縁膜５２がフローティングゲート６７ａの下にのみ残される。
更に、周辺回路領域Iでは、第１〜１０ゲート電極７４ｅ〜７４ｎで覆われていない部分のゲート絶縁膜７１が除去される。
次いで、図５４に示すように、第２絶縁性サイドウォール８１、コントロールゲート７４ａ、及び第１〜１０ゲート電極７４ｅ〜７４ｎをマスクとするイオン注入により、図示のような第１〜第６n型ソース／ドレイン領域９０ｂ〜９０ｇと、第１〜第５p型ソース／ドレイン領域９０ｈ〜９０ｌとを形成する。このイオン注入におけるn型不純物とp型不純物との打ち分けは、不図示のレジストパターンを用いて行われ、イオン注入が終了後にそのレジストパターンは除去される。また、そのイオン注入の条件も特に限定されない。本実施形態では、n型不純物としてP+イオンを採用し、それを加速エネルギ１０KeV、ドーズ量６．０×１０15cm-2の条件でイオン注入する。また、p型不純物としてはB+イオンが採用され、それを加速エネルギ５KeV、ドーズ量４．０×１０15cm-2の条件でイオン注入する。更に、そのイオン注入では、p型MOSトランジスタのゲート電極（第３、第４、第６、第９、第１０ゲート電極７４ｇ、７４ｈ、７４ｊ、７４ｍ、７４ｎ）にB+イオンが導入され、これらのゲート電極の導電性がp型にされる。
ここまでの工程により、高電圧トランジスタ形成領域IHと低電圧トランジスタ形成領域ILのそれぞれには、センスアンプ等のロジック回路を構成するn型MOSトランジスタTRn(Low Vth)、TRn(High Vth)と、p型MOSトランジスタTRp(Low Vth)、TRp(High Vth)とが形成される。各トランジスタに付されたLow VthとHigh Vthは、そのトランジスタの閾値電圧の高低を示すものである。
このように閾値電圧が高いものと低いものとを混在させると、閾値電圧が低いトランジスタを使用することで回路を高速に動作させることができるとともに、スタンバイ時にはその閾値電圧が低いトランジスタをオフ状態にし、代わりに閾値電圧が高いトランジスタを使用することで、スタンバイ中に発生するリーク電流を抑制することができる。
また、上記のトランジスタのうち、高電圧トランジスタ形成領域IHに形成されるものは、ゲート電極に印加される電圧が５Vの高電圧トランジスタとなり、低電圧トランジスタ形成領域ILに形成されるものは１．２Vの低電圧トランジスタとなる。
そして、中電圧トランジスタ形成領域IMには、ゲート電極への印加電圧が共に３．３Vのn型MOSトランジスタTRnとp型MOSトランジスタTRpとが図示のように形成される。
一方、セル領域IIでは、コントロールゲート７４ａ、中間絶縁膜６９、フローティングゲート６７ａ、トンネル絶縁膜５２、及び第１n型ソース／ドレイン領域９０ｂで構成されるフラッシュメモリセルFLが形成される。
本実施形態では、周辺回路領域Iに形成された１０個のMOSトランジスタがロジック回路の主モジュールを構成する。そして、これらのトランジスタによって、セル領域IIにおける入出力が制御されることになる。
図６７は、この工程を終了後の平面図であり、先の図５４におけるセル領域IIの第１〜第３断面は、それぞれ図６７のＥ１１−Ｅ１１線、Ｆ１１−Ｆ１１線、Ｇ１１−Ｇ１１線に沿う断面に相当する。また、図５４における周辺回路領域Iの断面図は、図６７のＨ１１−Ｈ１１線に沿う断面図に相当する。
次に、図５５に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板５０の上側全面に、スパッタ法により厚さ８nmのコバルト膜と厚さ１０nmの窒化チタン（TiN）膜とをこの順に形成する。次いで、基板温度を約５５０℃、処理時間を約０．５分とするRTA(Rapid Thermal Anneal)によりこれらの膜をアニールしてシリコンと反応させる。そして、APMとSPMとの混合溶液をエッチング液として用いて、素子分離絶縁膜５１等の上で未反応となっているコバルト膜と窒化チタン膜とをウエットエッチングして除去し、シリコン基板５０の表層にコバルトシリサイド層９２を残す。なお、上記したAPMとは純水、過酸化水素水、及びNH4OHの混合溶液を指し、SPMとは硫酸と過酸化水素水との混合溶液を指す。
コバルトシリサイド層９２は、第１〜１０ゲート電極７４ｅ〜７４ｎの上面にも形成され、それにより各ゲート電極７４ｅ〜７４ｎがサイリサイド構造になる。
その後に、コバルトシリサイド層９２にRTAによるアニールを再び施し、コバルトシリサイド層９２を低抵抗化する。そのRTAの条件は特に限定されないが、本実施形態では基板温度を８００℃とし、処理時間を０．５分とする。
なお、コバルトシリサイド層９２に代えて、別の高融点金属シリサイド層、例えばニッケルシリサイド層を形成してもよい。
次に、図５６に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板５０の上側全面にCVD法により窒化シリコン膜を厚さ約７０nmに形成し、それをエッチングストッパ膜９３とする。次いで、そのエッチングストッパ膜９３の上にCVD法により層間絶縁膜９４として酸化シリコン膜を形成する。
続いて、CMP(Chemical Mechanical Polishing)法により層間絶縁膜９４の上面を研磨して平坦化する。平坦化の結果、エッチングストッパ膜９３と層間絶縁膜９４とを合わせた厚さはシリコン基板５０の平坦面上で約６００nmとなる。その後に、フォトリソグラフィにより層間絶縁膜９４とエッチングストッパ膜９３とをパターニングして、各ソース／ドレイン領域９０ｂ〜９０ｌの上にコンタクトホールを形成する。
そのフォトリソグラフィでは、エッチングストッパ膜９３をストッパに使用して層間絶縁膜９４を選択的にエッチングする第１のエッチングステップの後、エッチングガスを変えてコバルトシリサイド層９２（図５２参照）をストッパにする第２のエッチングステップでエッチングストッパ膜９３が選択的にエッチングされる。
更に、上記したコンタクトホールの内面と層間絶縁膜９４の上面とに、スパッタ法によりTi膜とTiN膜とをこの順に形成し、それらをグルー膜とする。そして、六フッ化タングステンを反応ガスとして使用するCVD法により、そのグルー膜の上にW（タングステン）膜を形成してコンタクトホールを完全に埋め込む。そして、層間絶縁膜９４の上面に形成された余分なW膜とグルー膜とをCMP法により除去し、それらを各コンタクトホールの中にのみ導電性プラグ９６として残す。
図６８は、この工程を終了後の平面図であり、先の図５６におけるセル領域IIの第１〜第３断面は、それぞれ図６８のＥ１２−Ｅ１２線、Ｆ１２−Ｆ１２線、Ｇ１２−Ｇ１２線に沿う断面に相当する。また、図５６における周辺回路領域Iの断面図は、図６８のＨ１２−Ｈ１２線に沿う断面図に相当する。
この後は、層間絶縁膜９４（図５６参照）の上に一層目の金属配線を形成する工程に移るが、その詳細については省略する。このようにして形成される金属配線のうち、フラッシュメモリセルFLの二つの第１n型ソース／ドレイン９０ｂのそれぞれに電気的に接続されるものは、例えばNAND型フラッシュメモリのビットライン（BL）とソースライン（SL）として機能する。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
上記した本実施形態によれば、図５８に示したような平面形状を有する第１レジストパターン６８を形成するために、図３３で説明したレチクル１０５を用いて、フォトレジストを露光した。
そのレチクル１０５は、図３３で説明したように、終端に向かって幅が順に狭くなる二つの幅狭部１０４を有しているので、光近接効果による遮光パターン１０２の投影像の変形量が小さくなり、露光装置におけるフォーカスマージン、すなわち投影像同士が繋がらずに互いに孤立し得るフォーカスずれを大きくすることができる。
従って、図５８に示したように、上記の露光装置でフォーカスが多少ずれても、このレチクル１０５を用いて形成された複数の第１レジストパターン６８が互いに分離して形成され、この第１レジストパターン６８をマスクにしてパターニングされた第１導電膜６７（図５９参照）も互いに分離される。
その結果、図６５のように、ダミーコントロールゲート７４ｂと真のコントロールゲート１３ａの間の部分、すなわち図６５の点線円Bにおいて、中間絶縁膜６９のフェンス６９ｄの平面形状が略直線状になり、図２７の点線円Aのような直線から曲線への移行部分が形成されない。
予備的事項で説明したように、フェンス６９ｄに直線から曲線への移行部分が存在すると、この部分のフェンス６９ｄが剥離し易いという問題がある。
これに対し、本実施形態では、そのような移行部分が存在しないので、プロセス中にフェンス６９ｄが剥離することを効果的に防止することができ、フェンス６９ｄが剥離した場合に見られるパターン不良等といった不具合が発生するのが抑止され、半導体装置の歩留まりを向上させることができる。
更に、本実施形態では、図６５に示されるように、光近接効果によって丸みを帯びた切片６９ｃの段差部分６９ｘをダミーコントロールゲート７４ｂで覆うようにした。
これによれば、図４６で説明した中間絶縁膜６９のパターニング時にダミーコントロールゲート７４ｂがエッチングマスクとなるので、この段差部分６９ｘがフェンスとならない。従って、セル領域IIの終端に曲線状の剥離しやすいフェンスが発生せず、そのフェンスに起因する半導体装置の歩留まり低下をより一層防止することが可能となる。
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。
例えば、図２９、図３１、図３３においてハーフトーン型のレチクル１００、１０３、１０５を説明したが、これらに代えて、クロム等の遮光膜を有するバイナリー型のレチクルを用いてもよい。

Claims (8)

  1. 半導体基板に素子分離絶縁膜を形成することにより、互いに平行で且つ間隔がおかれた複数の帯状の活性領域を前記半導体基板に画定する工程と、
    前記活性領域における前記半導体基板上にトンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜と前記素子分離絶縁膜のそれぞれの上に第１導電膜を形成する工程と、
    前記第１導電膜上にフォトレジストを塗布する工程と、
    終端に向かって幅が順に狭くなる二以上の幅狭部を有する複数の帯状の遮光パターンが透明基板の上に互いに平行に形成された露光用マスクを用いて、前記フォトレジストを露光する工程と、
    前記フォトレジストを現像して、前記複数の活性領域のそれぞれを包含し且つ互いに離間した複数の帯状のレジストパターンを形成する工程と、
    前記レジストパターンをマスクに用い、前記第１導電膜を選択的にエッチングする工程と、
    前記レジストパターンを除去する工程と、
    前記レジストパターンを除去した後に、前記素子分離絶縁膜と前記第１導電膜のそれぞれの上に中間絶縁膜を形成する工程と、
    前記中間絶縁膜の上に第２導電膜を形成する工程と、
    前記第１導電膜、前記中間絶縁膜、及び前記第２導電膜をパターニングすることにより、前記活性領域の上に前記トンネル絶縁膜、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを順に形成してなるフラッシュメモリセルを形成すると共に、前記活性領域の終端の前記素子分離絶縁膜の上に、島状の下部導体パターン、前記中間絶縁膜の切片、及びダミーゲート電極を順に形成してなる構造体を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記フラッシュメモリセルと前記構造体とを形成する工程は、
    前記コントロールゲート及び前記ダミー導体パターンとならない部分の前記第２導電膜を選択的にエッチングして除去する第１のエッチングステップと、
    前記コントロールゲートと前記ダミー導体パターンの間の前記第１導電膜の上面に形成された前記中間絶縁膜を選択的にエッチングして除去する第２のエッチングステップと、
    前記中間絶縁膜をエッチングした後、前記中間絶縁膜のエッチングレートが前記第２導電膜のエッチングレートよりも遅くなるエッチャントを使用して、前記コントロールゲートと前記ダミー導体パターンの間の前記第１導電膜を選択的にエッチングして除去する第３のエッチングステップとを有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第３のエッチングステップにおける前記エッチャントとして、Cl2とO2との混合ガスを使用すると共に、
    前記第１導電膜としてポリシリコン膜を採用し、前記中間絶縁膜としてONO膜を採用することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記フラッシュメモリセルと前記構造体とを形成する工程において、前記コントロールゲートと前記ダミー導体パターンとを、前記活性領域の延在方向の直角方向に互いに平行に延在する帯状に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記フラッシュメモリセルと前記構造体とを形成する工程において、前記ダミー導体パターンの前記コントロールゲート寄りの長辺を、前記遮光パターンの前記幅狭部に交わる位置に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記フラッシュメモリセルと前記構造体とを形成する工程において、前記下部電極を包含するように前記ダミー導体パターンを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記フォトレジストを露光する工程において、露光装置の焦点を、前記遮光パターンの投影像同士が繋がらないような焦点ずれの範囲内で設定することを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記第１導電膜としてポリシリコン膜を採用することを特徴とする請求項１に記載の半導体装置の製造方法。
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