TWI277180B - Semiconductor device and the manufacturing method thereof - Google Patents

Description

1277180 九、發明說明： 【發明所屬之技彳軒領域】 發明領域 本發明係有關於一種半導體裝置及其製造方法。 5 【軒】 發明背景

縱或切斷電源仍可保有記憶之快問記憶體，係使用在 譬如行動電話轉動式電話，且目前廣為普及。 10 該種快閃記憶體其中一種記憶體儲存單元（mem〇ry cell)，係構造成如下所述’ g卩，於半導體基板上，依序形 成有穿随式絕緣膜、浮動閘極、中間絕緣膜及控制閘極而 加以構成，且該種記憶體儲存單元係與週邊電路共同地集 成形成於半導體基板上。 此種快閃記憶體係譬如下述專利文獻丨〜3中所揭示者。 15 ㈣記憶體之製程中，進行譬如使導電顧樣化而形 • 《控侧極等各種之®樣化料，但若隱化後殘留有多 餘被膜，該被膜會剝離且再次附著於其他部分，導致該部 分產生圖案不良情形，更進—步產生半導體裝置成品率低 落問題。 -2〇 再者，不限純閃記憶體，1的半導體裝置製程中， ‘ 隨著圖案細微化’因曝光程序中之光鄰近效應，浮動閘極 等元件圖案變形之情況益發顯得嚴重。為防止此種圖案變 形情形，通常都是藉由OPC(光學鄰近效應修正法（〇ptica】 Proximity Correction))法而對標線片（曝光用遮罩）之遮光圖 1277180 案進行形狀修正，俾使該遮光圖案的投影影像成為元件圖 案的設計形狀。 譬如，專利文獻4中，針對帶狀之反覆圖案所進行的 OPC，係提出斜向裁割各圖案之角部以進行修正此作法。 5 專利文獻1 :日本專利公開公報特開2005-129760號 專利文獻2 :日本專利公開公報特開2005-142363號 專利文獻3 :曰本專利公開公報特開2005-244086號 專利文獻4:日本專利公開公報特開平1-188857號 【發明内容】 10 發明概要 本發明之目的係在於提供一種包含有快閃記憶體儲存 單元，且可提高成品率之半導體裝置及其製造方法。 依本發明其中一觀點，本發明係提供一種半導體裝 置，且該半導體裝置包含有：半導體基板；多數帶狀之活 15 性區域，係於前述半導體基板上區劃形成，且彼此間相互 平行並且隔有間隔；元件分離絕緣膜，係形成於前述半導 體基板上，且環繞前述活性區域；快閃記憶體儲存單元， 係於前述活性區域上，依序形成有穿隧式絕緣膜、浮動閘 極、中間絕緣膜、及控制閘極而構成者；島狀之下部導體 20 圖案，係於前述活性區域終端之元件分離絕緣膜上，藉由 與前述浮動閘極相同的材料而構成，且形成於每一活性區 域内；前述中間絕緣膜之切片，係覆蓋住前述多數下部導 體圖案而形成，且與各下部導體圖案共同連接者；空置導 體圖案，係形成於前述中間絕緣膜的切片上，俾與前述各 6 !27718〇 ^ 下部導體圖案共同連接，且藉由與前述控制閘極相同的材 料而構成者；及前述中間絕緣膜之屏攔，係於前述元件分 離區域上’沿著前述活性區域而由前述浮動閘極之側面延 伸至前述下部導體圖案的側面。 又，依本發明另一觀點，本發明係提供一種半導體製 造裝置之製造方法，該半導體裝置之製造方法包含有以下 程序，即：藉由於半導體基板上形成元件分離絕緣膜，而 在该半導體基板上區劃出多數相互平行，且隔有間隔之帶 狀活性區域；於前述活性區域中之半導體基板上形成穿隧 10式絕緣膜；分別於前述穿隧式絕緣膜及元件分離絕緣膜上 形成第1導電膜；於前述第丨導電膜上塗佈光阻劑；使用多 數帶狀之遮光圖案係相互平行地形成於透明基板上之曝光 用遮罩，對前述光阻劑進行曝光，又，前述遮光圖案包含 有二個以上寬度越朝終端越漸縮小的窄幅部； ，使前述光阻

浮動閘極、中間絕緣膜及控制閘極 體係於前述活性區域終端之 w而構成者，而前述構造 70件分離絕緣膜上，侬庄取$ 依序形成 7 1277180 有島狀之下部導體圖案、中間絕緣膜之切片、及空置電極 而構成者。 其次，說明本發明之作用。 依本發明，使光阻劑曝光程序中，係使用包含有多數 5帶狀遮光圖案之曝光用遮罩，又，該遮光圖案包含有二個 以上見度越朝終端越漸縮小的窄幅部。 如此，藉由設置二個以上如前述之窄幅部，可防止因 光鄰近效應而降低焦點裕度(margin)，且曝光時縱或焦點些 許偏移，仍可防止投影影像互相相連之情形。 10 由該結果，將抗餘圖案作為遮罩使用，並選擇性地蝕 刻第1導電膜程序中，係對起因於光鄰近效應之圖案變形量 降低的第1導電膜進行圖樣化，故可抑制圖樣化後之第1導 電膜群因光鄰近效應而相互連接情形。 此處，形成快閃記憶體儲存單元及構造體程序中，形 15成於第1導電膜側面上之中間絕緣膜並未予|虫刻，而以屏欄 形恶留下。又，由於第1導電膜係圖樣化成起因於光鄰近乂 應之圖案變形可獲得抑制之帶狀，故控制閘極及空置導體 圖案之間的屏欄，其伴隨圖案變形所產生的圓形度邡知以 抑制’而實質上為直線狀。 20 此種直線狀之屏攔相較於不同種類之形狀組合，譬如 曲線及直線組合而得之屏欄，係較不易於製程中剝離。因 此，本發明可預先防範業已剝離之屏攔附著於其他部刀 上，使得該部分產生圖案不良情形，並可提高半導體裝置 之成品率。 8 1277180 進而，由於本發明係以空置導體圖案覆蓋住中間絕緣 膜之切片，故縱或第1導電膜之前端部分因光鄰近效應而帶 有圓形度，且反映出該部分之第1導電膜形狀的曲線狀其段 差部分形成為切片，但由於空置導體圖案係作為蝕刻遮罩 5 使用，故段差部分並不會成為屏欄。是故，不會形成該曲 線狀之不安定態的屏欄，更進一步，可有效防止因產生屏 欄而降低半導體裝置之成品率情形。 圖式簡單說明 第1圖係假想之半導體裝置於製程中之截面圖（其1)。 10 第2圖係假想之半導體裝置於製程中之截面圖（其2)。 第3圖係假想之半導體裝置於製程中之截面圖（其3)。 第4圖係假想之半導體裝置於製程中之截面圖（其4)。 第5圖係假想之半導體裝置於製程中之截面圖（其5)。 第6圖係假想之半導體裝置於製程中之截面圖（其6)。 15 第7圖係假想之半導體裝置於製程中之截面圖（其7)。 第8圖係假想之半導體裝置於製程中之截面圖（其8)。 第9圖係假想之半導體裝置於製程中之截面圖（其9)。 第10圖係假想之半導體裝置於製程中之截面圖（其10)。 第11圖係假想之半導體裝置於製程中之截面圖（其11)。 20 第12圖係假想之半導體裝置於製程中之截面圖（其12)。 第13圖係假想之半導體裝置於製程中之截面圖（其13)。 第14圖係假想之半導體裝置於製程中之截面圖（其14)。 第15圖係假想之半導體裝置於製程中之截面圖（其15)。 第16圖係假想之半導體裝置於製程中之截面圖（其16)。 9 1277180 第17圖係假想之半導體裝置於製程中之截面圖（其1)。 第18圖係假想之半導體裝置於製程中之截面圖（其2)。 第19圖係假想之半導體裝置於製程中之截面圖（其3)。 第20圖係假想之半導體裝置於製程中之截面圖（其4)。 5 第21圖係假想之半導體裝置於製程中之截面圖（其5)。 第22圖係假想之半導體裝置於製程中之截面圖（其6)。 第23圖係假想之半導體裝置於製程中之截面圖（其7)。 第24圖係假想之半導體裝置於製程中之截面圖（其8)。 第25圖係假想之半導體裝置於製程中之截面圖（其9)。 10 第26圖係假想之半導體裝置於製程中之截面圖（其10)。 第27圖係假想之半導體裝置於製程中之截面圖（其11)。 第28圖係假想之半導體裝置於製程中之截面圖（其12)。 第29圖係製造假想之半導體裝置時所用的標線片之擴 大平面圖。 15 第30圖係一平面圖，模擬使用第29圖之標線片製得之 第1抗蝕圖案其平面形狀，因曝光裝置之焦點錯位而如何變 化情形。 第31圖係本發明第1實施態樣中，為降低因光鄰近效應 而產生之投影影像變形所提出的標線片其擴大平面圖。 20 第32圖係一平面圖，模擬使用第31圖之標線片製得之 第1抗蝕圖案其平面形狀，因曝光裝置之焦點錯位而如何變 化情形。 第33圖係本發明第1實施態樣中，為更進一步降低因光 鄰近效應而產生之投影影像變形所提出的標線片其擴大平 10 1277180 面圖。 第34圖係一平面圖，模擬使用第33圖之標線片製得之 第1抗蝕圖案其平面形狀，因曝光裝置之焦點錯位而如何變 化情形。 5 第35圖係併同記載分別使用備查事項中之標線片，及 本發明第1實施態樣之標線片所製得之第1抗蝕圖案其平面 形狀的模擬結果，以及實際上抗蝕圖案之SEM影像。 第36圖係一平面圖，依設置備查事項中所說明之標線 片（左側）、僅設置一階窄幅部之標線片（中間）、以及設置二 10 階窄幅部之標線片（右側）此順序，概略地例示擴大焦點裕度 之態樣。 第37圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其1)。 第38圖係本發明第2實施態樣之半導體裝置於製程中 15 之截面圖（其2)。 第39圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其3)。 第40圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其4)。 20 第41圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其5)。 第42圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其6)。 第43圖係本發明第2實施態樣之半導體裝置於製程中 11 1277180 之截面圖（其7)。 第44圖係本發明第2實施態樣之半導體裝置於製 之截面圖（其8)。 、 第45圖係本發明第2實施態樣之半導體農置於製程中 5 之截面圖（其9)。 第46圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其10)。

第47圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其11)。 " 10 帛48圖係本發明第2實施態樣之半導體裝置於製程中 之戴面圖（其12)。 第49圖係本發明第2實施態樣之半導 之截面圖(其13)。 中 第50圖係本發明第2實施態樣之半導體裝置於製程中 15 之戴面圖（其14)。

第51圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其15)。 第52圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其16)。 2〇 帛53圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其17)。 第54圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其18)。 第55圖係本發明第2實施態樣之半導體裝置於製程中 12 1277180 之截面圖（其19)。 第56圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其20)。 第57圖係本發明第2實施態樣之半導體裝置於製程中 5 之截面圖（其1)。 第58圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其2)。 》 帛59圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其3)。 1〇 帛60圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其4)。 第61圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其5)。 第62圖係本發明第2實施態樣之半導體裝置於製程中 15 之截面圖（其6)。 • 第63圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其7)。 弟64圖係本發明弟2實施態樣之半導體裝置於製程中 之截面圖（其8)。 2〇 弟&圖係本發明弟2實施態樣之半導體裝置於製程中 之截面圖（其9)。 弟66圖係本發明弟2實施態樣之半導體裝置於製程中 之截面圖（其10)。 笫67圖係本發明弟2實施態樣之半導體裝置於製程中 13 1277180 之截面圖（其11)。 第68圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其12)。 第69圖係用以例示第33圖說明之標線片及空置控制閘 5極在設計上的位置關係之擴大平面圖。 【實施冷式】 較佳實施例之詳細說明 (1)說明備查事項 說明本發明之實施態樣前，先說明本發明中備查之事 10項。 第1圖〜第6圖係製造假想之半導體裝置於製程中的截 面圖，弟17圖〜第28圖係其平面圖。以下，說明該半導體裝 置之製造方法。 首先，如第1圖所示，於矽（半導體）基板1上形成元件分 15離溝1a後，以CVD法而將作為元件分離絕緣膜2之氧化矽膜 埋入於該元件分離溝1 a内。 第17圖係如前述般形成元件分離絕緣膜2後之平面 圖，前述第1圖中之週邊電路區域I及儲存單元區域jQ(第1截 面），係沿第17圖中A1-A1線處之截面圖。又，第丄圖中之儲 20存單元區域11的第2〜第4截面，係分別相當於沿第17圖中之 B1-B1線、C1-C1線及D1-D1線之截面圖。 如第17圖所示’半導體基板〗上區劃出有週邊電路區域 I及儲存單元區域II。再者，第17圖中之儲存區域11，係放 大其終端附近，即’元件分_la所魏巧基板丨的活性 14 1277180 區域其端部附近。 其次，說明至製得第2圖所示之截面構造的程序。 首先，藉由對未形成有元件分離絕緣膜2之部分中的石夕 基板1表面進行熱氧化處理，而形成第1熱氧化膜6。再者， 5藉由將該第1熱氧化膜6作為貫通膜使用之離子注入程序， 而於儲存單元區域II之石夕基板的深部形成n縱縫3。進而，儲 存單元區域II中，於深度不及該11縱縫3部分之矽基板丨上形 成第lp縱縫5，並於週邊電路區域][之矽基板丨上形成第邛縱 縫4。 10 接著，5兒明至製得第3圖所示之截面構造的程序。 首先，去除作為貫通膜使用之第i熱氧化膜6，並再次 對矽基板1進行熱氧化處理，而於週邊電路區域〗及儲存單 元區域11的矽基板1上形成穿隧式絕緣膜15。於穿隧式絕緣 膜15上形成作為第丨導電膜7之多晶賴後，將正型之光阻 15劑塗佈於第1導電膜7上，並對其進行曝光、顯像，而形成 平面形狀形為帶狀之第1抗蝕圖案8。 第18圖係該程序結束之平面圖，前述幻圖中之週邊電 路區或I及儲存單兀區細(第i截面），係沿第18圖中a2 A2 線處之截面圖。又，第3圖中之儲存單元區域⑽第2~第4 截面，係分別相當於沿第18圖中之咖2線、Cm線及 D2-D2線之截面圖。 #第18圖所示’多數之第1抗_案8雖本來應形成為 相互分離且呈帶狀，但此例中，因曝光時之光鄰近效應， 而形成為於儲存單㈣細之終端附近相互接連狀。 15 1277180 第29圖係用以形成第“充蝕圖案8之標線片（曝光用遮 罩）的擴大平面圖。 °亥才示線片100係藉由以石英組成的透明基板101，以及 I成於錢明基板1G1上之遮光圖案撤所組成，且為半色 5翻之標線片。其中，遮光圖案1〇2係由用以對μ光及w 光此種曝光用光進行遮光的MoSiN組成。 又，遮光圖案102係多數相互隔有間隔之帶狀圖案，且 各自對應於第18圖所示之第1抗姓圖案8的形狀。惟，第29 ° 為方便圖式，係將遮光圖案1 〇2的延伸方向由第1抗 10蝕圖案8(苓照第8圖）的延伸方向轉動9〇。。 如則述，標線片100中，縱或遮光圖案102係獨立形成， 但由於前述說明的光鄰近效應，多數幻抗钱圖案8仍於其 終點附近相連接。 —之後，如第4圖所示，將第说姓圖案8作為遮罩用並蝕 15刻第1導電膜，使第1導電膜7圖樣化為帶狀。 該餘刻結束後，除去第1抗蝕圖案8。 第19圖係如前述般除去第丨抗蝕圖案8後之平面圖，前 述第4圖中之週邊電路區域!及儲存單元區域打(第丨截补Z 沿第19圖中A3-A3線處的截面圖。又，第4圖中之儲存單 20區域11的第2~第4截面，係分別相當於沿第19圖中:3早兀 線、C3-C3線及D3-D3線處的截面圖。 如第19圖所示，圖樣化成帶狀之第〗導電膜7係與 抗蝕圖案8相同地，各自都於其終端部分相互連接。〃 其次，如第5圖所示，於石夕基板！的整個上側，全面地 16 127718〇 形成ΟΝΟ膜以作為中間絕緣膜9。該〇N〇膜係如圖中圓形虛 線所示，依序積層有第丨氧化矽膜外、氮化矽膜9g及第2氧 化矽膜9h而構成，為降低洩漏電流及提高介電率，該〇N〇 膜適合用作為快閃記憶體之中間絕緣膜。 弟20圖係違程序結束後之平面圖，前述第$圖中之週邊 电路區域I及儲存單元區域11(第i截面），係沿第2〇圖中 A4-A4線之截面圖。又，第5圖之儲存單元區域1][的第2〜第* 截面，係分別相當於沿第20圖中B4_B4線、C4_C4線及d(D4 線的截面圖。 1〇 如第20圖所示，中間絕緣膜9上，形成有反映出底層的 第1導電膜7之段差部9χ。 此處，由於週邊電路區域Ϊ上未形成有快閃記憶體之儲 存單元’故不需要週邊電路區域中之中間絕緣膜9。 因此，次一之程序係如第6圖所示，於中間絕緣膜9之 15上形成第2抗蝕圖案10，並將該第2抗蝕圖案1〇作為遮罩使 用，對週邊電路區域中之中間絕緣膜9進行乾式蝕刻而將其 加以去除。該钱刻係將c4F8、Ar、c〇及〇2的混合氣體作為 蝕刻氣體使用，且亦蝕刻而除去中間絕緣膜9下之穿隧式絕 緣膜15，露出其下方之矽基板i表面。 2〇 第21圖係該程序結束後之平面圖，前述第6圖中之週邊 電路區域1及儲存單元區域Π(第1截面），係沿第21圖中 A5-A5線處之截面圖。又，第6圖中之儲存單元區域η的第 2第4截面’係分別相當於沿第21圖中Β5_Β5線、線 及D5-D5線處之截面圖。 17 1277180 藉由於灰化程序中通過氧而除去第2抗蝕圖案l〇後，藉 由濕式處理而洗淨石夕基板1的表面。 其次’説明至製得第7圖所示之截面構造的程序。 首先’採用使基板溫度為850。(：且處理時間為40分鐘之 5氧化條件，而對露出於週邊電路區域I之矽基板1表面進行 熱氧化，使熱氧化膜形成厚度約12nm，並將該熱氧化獏作 為閘絕緣膜12。 進而’採用將SiHU及PH3作為反應氣體使用之減壓cvd 法，而於各絕緣膜9、12上，形成就地摻雜有磷所形成厚度 10約180nm之多晶矽膜，並將之作為第2導電膜13。再者，該 第2導電膜13上，藉由電漿CVD法而使氮化矽膜形成為厚度 約30nm，並將之作為反射防止膜14。 第22圖係該程序結束後之平面圖，前述第7圖中之週邊 電路區域1及儲存單元區域Π(第1截面），係沿第22圖中 15 A6-A6線處之截面圖。又，第7圖之儲存單元區域H的第二〜 第4截面，係分別相當於沿第22圖中B6-B6線、C6-C6線及 D6-D6線處之截面圖。 其次，如第8圖所示，將光阻劑塗佈於反射防止膜14 上並使其曝光、顯像’而作為第3抗蝕圖案16。 2〇 第23圖係如前述般形成第3抗蝕圖案16後之平面圖，前 述第8圖中之週邊電路區域I及儲存單元區域11(第1戴面），係 沿第23圖中A7-A7線處之截面圖。又，第8圖巾之儲存單元 區域11的第2〜第4截面，係分別相當於沿第23圖中B7、B7 線、C7-C7線及D7七7線處之截面圖。 18 1277180 如第23圖所示，第3抗蝕圖案“包覆住週邊電路區域 1 於儲存單元區域11中，具有相當於控制閘極之帶狀 的平面形狀。 接者，如第9圖所示，將第3抗蝕圖案16作為蝕刻遮罩 • 5使1，亚钱刻第1、第2導電膜7、13,及中間絕緣膜9。該 **‘化係於刻處理室内進行，且使用C12及Q2之混合 ' 1 ^作為由多晶雜成之第1、第2導電膜7、13之钱刻 丨 使用⑶开及02之混合氣體，以作為由ΟΝΟ膜組 成之中間絕緣膜9之蝕刻氣體。 10 此圖樣化結果’係週邊電路區域I上留有第2導電膜 14，且儲存單元區域11中，第1、第2導電膜7、13及中間絕 緣膜9，係分別作為浮動閘極〜、控制問極仏、中間絕緣 膜9a。 又’如儲存單元區域η之第峨面所示，儲存單元區域 15 π之終端中的元件分離絕緣膜2上，形成有空置控制閉極 13b’又’由W導電膜7組成之下部導電體7b，係以^置 •控顧極13b而加以覆蓋。 " 此後’除去第3抗#圖案16。 第_係除去第職圖案16後之平面圖，前述第9圖 -20巾之週邊電路區域I及儲存單元區域II(M截面），係沿第24 一 ®$Α8·Α8線處之截關。又，細中之儲存單元區知切 的第2~第4截面’係分別相當於沿第24圖中則制線、cm 線及D8-D8線處之截面圖。 如第2 4圖所示’各控制閑極i 3 a之間的空間内，形成於 19 1277180 第1導電膜7(參照第 而除去，值由於m 中間絕緣膜9，雖予以1虫刻 係與第！ ”= ^電膜7側面上之中間絕緣膜9, 的厚度方向上，因二 程度般，厚厚地形狀基板1 5 10 15 20 其次 予蝕刻，而以屏攔9d形態留下。 ，藉由分職浮動_7a及控制 閘極13a的側面進行埶 1〇臟程度之熱氧化助該等側面上形成厚度約 成之㈣•體之記憶力，^制以提高最終形 形成有該熱氧化膜17。工置控制開極⑽的側面上亦 13a作其 ’藉由將_極7a及控制問極 石夕子以財，而於儲存單元區顧之 :離子注入方式注入As•離子，以作為_ 程序之條件’係譬如加速能率為皿-、 7里6.GxlGem。此離付入程序之結果，浮動問極7a 其橫向的絲板1上，形成第㈣源&㈣區18a。 真第25圖係該程序結束後之平面圖，前述第η圖中之週 4路區域單元區域11⑻截面），係沿第25圖中 脉猶處之截面圖。又，第_中之儲存單元_的第 2〜第4截面，係分別相當於沿第25圖中Β9 Β9線、C9 C9線 及D9-D9線處之截面圖。 其次，說明至製得第12圖所示之截面構造的程序。 百先’措由再次分別對浮動開極7a及控制閉極仏側面 進行熱氧化，而使熱氧化㈣之膜厚進㈣大到95騰。之 後’藉由電聚⑽法而於各區域卜„形成氮 20 1277180 矽基板1之平坦面上的厚度為約115nm。再者，藉由r正蝕 刻該氮化膜，使該氧化膜作為第说緣膜側壁2〇而分別留存 於浮動閘極7a及控制閘極13a的橫向上。 該第1側壁20亦形成於空置控制閘極13b的橫向上。 5 其次，如第13圖所示，將第4抗蝕圖案21作為遮罩使 用，並蝕刻週邊電路區域1中之第2導電膜13，且將第4抗蝕 圖案21下方未予钱刻而留下之第2導電膜13作為閑電極 13c 〇 第26圖係此程序結束後之平面圖，前述第3圖中之週邊 10電路區域I及储存單元H(第！截面），係沿第26圖中ai〇_ai〇 處之截面圖。又，第13圖中之儲存單元區域H的第2〜第4截 面，係分別相當於沿第26圖中B10-B10線、C10-C10線及 D10-D10線處之截面圖。 接著，如第14圖所示，藉由將TE〇s作為反應氣體使用 15之電漿CVD法，而全面地形成氧化矽膜，俾使矽基板1之平 坦面上的厚度為10〇11111，之後，蝕刻該氧化矽膜，而分別於 第1絕緣性側壁20及閘電極23的側面上，形成第2絕緣性側 壁22 〇 此蝕刻程序中，未以控制閘極13a覆蓋之部分的穿隧式 20絕緣膜15係予以蝕刻，僅控制閘極13a的下方留有穿隧式絕 緣膜15。 其次，說明至製得第15圖所示之截面構造的程序。 首先，藉由將第2絕緣性側壁22、控制閘極及閘電 極13c作為遮罩並進行離子注入程序，而形成如圖式之^型 21 1277180 源〉及區域25a及p型源及區域25b。該離子注入程序中之n型 雜質及Ρ型雜質的打散，係使用未予圖式之抗钱圖案來進 灯’且於離子注入程序結束後除去該抗餘圖案。 又，採用Ρ+離子作為η型雜質，並以加速能率1〇KeV、 5換雜量6·0χ10%10〈的條件而進行離子注入程序。再者， Ρ型雜夤係採用Β+離子，並以加速能率5KeV、摻雜量 4.0xl015Cml(T2的條件而進行離子注入程序。 其次’藉由濺艘法而依序於整個面上形成厚度8nrn之 賴及厚度10nm之氮化鈦mN)膜。χ，藉由基板溫度為 10 550°C、處理時間約〇·5分鐘的RTA(快速退火⑽邮几⑽以

Anneal))，俾使該等被膜退火並與矽產生反應。再者，將 APM及SPM^合溶液作為㈣液使用，⑽於元件分離 絕緣膜2等之上未反應之銘膜及氮化欽膜，並加以除去，而 於矽基板1的表層上留存鈷矽化物層26。又，前述之APM係 15指純水、雙氧水&NH4〇H的混合溶液，SPM係指硫酸及雙 氧水的混合溶液。 閘電極13c上面亦形成有鈷矽化物層26，藉此，閘電極 13c形成為金屬矽化構造。 之後，再次藉由RTA對鈷矽化物層26進行退火，使鈷 2〇石夕化物層26低電阻化。該RTA之條件，係採用譬如使基板 溫度為800°C、處理時間〇.5分鐘。 藉由A述之程序，於週邊電路區域〗上形成M〇s電晶體 TR 〇 另一方面，儲存單元區域11内，形成有以控制閘極13a、 22 1277180 中間絕緣膜9a、浮動閘極73、穿隨式絕緣膜15An型源汲區 域2 5 a構成的快閃記憶體儲存單元ρι。 第27圖係忒程序結束後之平面圖，前述第15圖中之週 邊電路區域I及儲存單元區域^(第i截面），係沿第27圖中 5 All-All之截面圖。又，第27圖中之儲存單元區域π的第八 第4截面，係分別相當於沿第27圖中B1]Ubii、cii_cii及 Dll-Dll處之截面圖。 其次，說明至製得第16圖所示之截面構造的程序。 首先，藉由CVD法而於整個基板丨的上側面形成氧化矽 10膜，俾作為層間絕緣膜27。再者，藉由CMP法而使該層間 絕緣膜27平坦化後，利用微影製程而使層間絕緣層27圖樣 化，於源汲區域25a、25b上之層間絕緣膜27之上，形成接 觸孔。 其次，藉由濺鍍法而於該接觸孔之内面以及層間絕緣 15膜27的上面，形成作為膠膜之氮化鈦膜，之後，藉由CVD 法而於該膠膜上形成鎢膜，並藉由該鎢膜而完全包覆住接 觸孔。之後，藉由CMP法研磨層間絕緣膜27上多餘的膠膜 及鎢膜，並加以除去，該等絕緣膜則作為導電性栓塞28而 僅留存於接觸孔内。 20 又，第28圖係此程序結束後之平面圖，前述第16圖中 之週邊電路區域I及儲存單元區域η(第i截面），係沿第28圖 中A12-A12線處之截面圖。又，第16圖中之儲存單元區域工工 的第2〜第4截面，係分別相當於第28圖中B12_bi2線、 C12-C12線及D12-D12線處之截面圖。 23 1277180 藉由前述程序，完成快閃記憶體之基本構造。 ϋ玄陕閃5己彳思體，如弟27圖之平面圖所示，由對控制 ㈤極13a進仃圖樣化程序時，未予餘刻之ΟΝΟ膜組成的中間 ，絕緣❹，係作為屏攔9d而留存於儲存單元區域財之控制 5閘極Ua之間的空間内。 隹J忒屏攔9d於物理上並不安定，但由於其在控制閘 - 極13a之間係形成為直線狀，故於製程中剝離之可能性較 • 低。 另方面，如前述，儲存單元區域^的終端部分中，業 已圖木八化之第1導電膜7的平面形狀，因日暴光時的光鄰近效 應而▼有圓形度，故中間絕緣膜9的段差部％亦帶有圓形 度。再者，未形成空置控制閘極13b時，該段差部9x未予以 蝕刻而以曲線狀之屏攔形態留下。 ^而此種曲線狀之屏攔較控制閘極13a間的直線狀屏 15攔9哎不安定，且於製程中剝離的可能性較大。 ® 口此此例中，於儲存單元區域II的終端設置空置控制 ，極13b ’亚藉由該空置控制閘極13b來被覆下方之中間絕 、彖膜9，且不於儲存單元區域η的終端形成曲線狀之屏欄。 。亥構造具有可防止位在空置控制閘極13b下方之屏欄 ’ 2〇 剝離的功效。 丨隹’經本案發明人調查，發現到前述空置控制閘極13b 及真正的控制閘極13a間之部分，即第27圖中虛線八處之屏 1亦極易於產生剝離情形。推測此係由於該部分之屏 欄9d的平㈣狀，係處於由直線狀轉換為曲線狀之交界 24 ^77180 處，而由於不同形狀之組合，使得屏欄如形成物理上極不 女定狀態。 . 若屏欄9d於製程中產生剝離情形，屏攔如會再次附著 ， 於秒基板1中其他的部分上，而於該部分？丨起圖案不良問 5題。由該結果，快閃記憶體成為不良品，而降低半導體裝 置之成品率，因此，需要有可防止虛線A處之屏欄如剝落的 . 新對策。 藝本案發明人係有鑑於前述問題點，而提出如下述說明 之本發明的實施態樣。 10 (2)第1實施態樣 前述備查事項之例中，藉由曝光而形成第18圖所示之 第1抗蝕圖案8時，係使用第29圖說明之半色調型的標線片 100。 如第29圖所示，備有該標線片100之遮光圖案1〇2，係 15僅相似放大第！抗兹圖案8(參照第的設計形狀而獲致 φ 者，並未針對因光鄰近效應而使得投影影像變形此一問題 加以考量。 第30圖係一平面圖，模擬使用該標線片1〇〇製得之第1 抗姓圖案8的平面形狀，因曝光裳置之焦點錯位 , 20 而如何變化情形。 ^ 又，第30圖中之圖案濃度，係表示遮光圖案102的投影 影像中的光強度。 如第30圖所示，可知焦點錯位△(1達〇.4以上時，因光 鄰近效應而產生鄰接之第1抗蝕圖案8群產生相連接情形。 25 1277180 第31圖係為降低如前述光鄰近效應而產生之投影影像 變形所提出的標線片103其擴大平面圖。 該標線片103中，遮光圖案102終端附近的二個長邊 102a上，分別僅設置一個邊部102b。以下，由該邊部102b 5 往前延伸之部分，稱為窄幅部104。 第32圖係一平面圖，模擬使用形成有該窄幅部104之標 線片103所製得之第1抗蝕圖案8其平面形狀，因曝光裝置之 焦點錯位Ad而如何變化情形。 第32圖中，焦點錯位△〇!達0.4時，第1抗蝕圖案8群相 10 連接的幅度較前述第30圖為狹窄，且第1抗蝕圖案8的變形 程度獲得改善。惟，焦點錯位Ad達0.4時，第1抗蝕圖案8 群終將相連接之情況並無改變。 第33圖係為更進一步降低因光鄰近效應而產生之投影 影像變形所提出的標線片105其擴大平面圖。 15 該標線片105中，設於遮光圖案102長邊上的邊部102b 數目僅增加一個，且形成有二個寬度越朝終端越漸縮小的 窄幅部1〇4。 又，第33圖所不之距離Di〜De之值並未特別限定，本貫 施態樣中，該等數值係如下載，即： 20 Di=400nm ^ D2=10nm、 D3=10nm、 D4=120nm 、 D5=150nm、 26 1277180 D6=200nm。 惟，該等數值係在假定未因光鄰近效應而產生影像變 形時，遮光圖案102在矽基板上的投影影像之數值。標線片 105中之遮光圖案102的實際數值，係於該等數值乘上曝光 5 裝置其縮小率（1/4倍）的倒數。 弟34圖係一平面圖’模擬使用形成有二個前述窄幅部 104之標線片105所製得的第1抗蝕圖案其平面形狀，因曝光 裝置之焦點錯位△(!而如何變化情形。 如第34圖所示，若使用前述之標線片1〇5，焦點錯位八 10 d達0.4時，第1抗蝕圖案8群並未有相連接情形，且可拉大 直至產生第1抗#圖案8群相連接止的焦點錯位（焦點裕度）。 第35圖係併同記載分別使用備查事項中之標線片 1〇〇(比較例）’及前述標線片105所製得之第1抗|虫圖案8其平 面形狀的模擬結果’以及實際上抗餘圖案1〇8之SEM影像 15 (掃描式電子顯微鏡(Scanning Electron Microscope))。第 35 圖中，於左側顯示比較例，右側顯示本實施態樣。 如第35圖所示，較例之SEM影像係如模擬般，第丨抗蝕 圖案8前端部分產生膨脹’相較於此，使用設置有二個窄幅 部104之標線片105時，由其SEM影像可知，可抑制住第^充 20 蝕圖案8前端部分的膨脹度。 第36圖係一該平面圖，依設置備查事項中所說明之標 線片100(左側）、僅設置一階窄幅部104之標線片1〇3(: 間）、以及設置二階窄幅部104之標線片1〇5(右側）此順序， 概略地例示擴大焦點裕度之態樣。 27 1277180 如參照第33圖及第34圖而加以說明般，設置二階窄幅 部104之標線片105，可有效擴大形成第1抗蝕圖案8時之焦 點裕度，又，以下說明之實施態樣中，亦使用該標線片1〇5。 該標線片105之遮光圖案102，係藉由使用Eg (電子束 ， 5 (Electr〇n Beam))描繪裝置之微影製程，對形成於由石英組 成之透明基板101上、且由MoSiN組成的遮光膜進行圖樣化 、 而構成者。 • EB彳田纟會裝置係精由在透明基板1 〇 1的面内，使電了束 於相互垂直的X方向及y方向上產生偏向而進行描緣動作， 10因此，係如第33圖所示之遮光圖案102般，易於描繪以延伸 於X方向及y方向上的直線構成輪廓之圖案。 相對於此，如前述之專利文獻4，斜切帶狀之曝光圖案 其角部時，每次僅能些微調整χ方向及y方向上的偏向量， 並同時以電子束描繪斜向的部分，因此描綠動作花費許多 15時間，進而言之，將招致標線片之製作成本高漲問題。 • 此處，對第33圖之標線片105的遮光罩1〇2所進行的 0pC ’有藉由計算機進行之遮光圖案1〇2其形狀修正的自動 式OPC ’以及藉由人力進行之手動式〇pc二種類。 本實施態樣中，由於遮光圖案102上設有窄幅部1〇4, 20因此可使用自動式OPC及手動式OPC中任一者。 准’目兩的技術對於如帶狀等反覆圖案，並不方便應 用自動式OPC。其原因在於自動式OPC中，係使用成對的 圖案間隔及圖案的線寬度來修正量所構成的OPC工作台， 但對於如遮光圖案102此種反覆圖案，要做出該種0PC工作 28 1277180 台實非易事。 因此，目前之狀況，係使用手動式OPC而在遮光圖案 102上設置窄幅部104。 然而，日後技術更加進步時，當然還是以自動式OPC 5 來設置窄幅部104此一方式較為理想。 (3)第2實施態樣 第37圖〜第56圖係本發明第2實施態樣之半導體裝置於 製程中的截面圖，第57圖〜第68圖係其平面圖。本實施態樣 中，係採用閘長度為0.13//m此設計規則，來製作FPGA(場 10 式可程式化閘陣列（Field Programmable Gate Array))等邏輯 混載記憶體。 一開始，如第50圖所示，於區劃出週邊電路區域I及儲 存單元區域II之矽基板5〇上，形成STI用之元件分離溝5〇a， 又，該元件分離溝50a内形成有氧化矽膜，俾作為元件分離 15絕緣膜51。又，亦可取代STI，而藉由L0C0S(矽之局部氧 化(Local 0xidation of Silic〇n))法形成元件分離絕緣膜5ι。 又，矽基板50之週邊電路區域1進而細分為高電壓電晶 體形成(《ΙΗ、巾電壓電晶體形成區孤、及低電壓電晶體 形成區域IL。 20 帛57圖係該程序結束後之平面圖。再者，前述第37圖 中之儲存單元區域η的第i〜第3截自，係分別相當於沿第5°7 圖中E1-E1線、F1-F1線、G1-G1線處之截面圖。又，第37 圖中之週邊電路區域I的截面圖，係相當於沿第57圖中 扪-m線處之截面圖。惟，雖週邊電路區域〗上最後製作有 29 1277180 * 第37圖及其之 體該部分的週 10個M〇s電晶體，但為避免圖式過於複雜， 後的平面圖中，都例示僅製作一個MOS電曰

兄日E 邊電路區域I。 如第57圖所示，以元件分離絕緣膜51加以環繞之石夕基 5 ^的活性區域遍，係於活性區域財隔有間隔:絲 帶狀，且為複數者。 其次，說明至製得第38圖所示之截面構造的程序。

首先’使石夕基板5〇整個熱氧化，而形成厚度仙謹之 犧牲絕緣膜（未予圖式）。 1〇 _，將n型雜質之P+離子以離子注入方式注入石夕基板 5〇，於矽基板50的深部處形成第以縱縫53。該離子注入程 序之ir、件並未特別限定，本實施態樣中，係採用加速能率 2KeV、摻雜量2xl〇i3cm-2。 其次，藉由二次步驟的離子注入程序而將？型雜質之矿 15離子以離子注入方式注入矽基板50，形成第1〜第3p縱缝 54 56。違咸子注入程序之條件，係譬如丨次步驟為加速能 率420KeV、摻雜量1.4xl〇13cm_2，2次步驟為加速能率 lOOKeV、摻雜量3.6xl〇12cm·2。 南電壓電晶體形成區域。上，形成有閾值電壓較高之n 20型^403電晶體，及閾值電壓較低之η型MOS電晶體，惟，後 者之閾值電壓可藉由前述第lp縱縫54而加以控制。 進而，藉由加速能率lOOKeV、摻雜量4.0xl012cm-2之條 件，而將p型雜質之B+離子以離子注入方式而注入矽基板 50，藉此，形成第4〜第6p縱縫57〜59。 30 1277180 該等縱縫中，譬如第4p縱縫57，係用以控制一段時間 後才形成於1¾電壓電晶體形成區域^内，且閾值電壓較高 的η型MOS電晶體其閾值電壓者。另一方面，第5、第卟縱 縫58、59係作為η型MOS電晶體的通道阻絕層而作用，而該 5 11型MOS電晶體係一段時間後才形成於中電壓電晶體形成 區域Ιμ ’及低電壓電晶體形成區域iL内者。

接著，藉由2次步驟之離子注入程序而將n型雜質ip+ 離子以離子注入方式注入矽基板5〇，形成第2〜第如縱縫 60〜62。該離子注入程序，係丨次步驟中能率6〇〇KeV、摻雜 10量1.5xl〇13cm2的條件，2次步驟中採用加速能率24〇KeV、 摻雜量ΙΟχΙΟίηΤ2的條件。 高電壓電晶體形成區域4中，形成有閾值電壓較高之ρ 型MOS電晶體，及閾值電壓較低之_M〇s電晶體，惟，後 者之閾值電壓可藉由前述第2p縱縫6〇加以控制。 其次，以加速能率240KeV、摻雜量3.6xl〇i2cm-2的條 件^將η型雜質之P+離子以離子注人方式而注入石夕基板 50 ’藉此形成第5〜第7η縱縫63〜65。 該等縱縫中，第5η縱縫63係用以控制一段時間之後才 形成於高電壓電晶體形成區域Ιη内，㈣值電壓較高的？型 20 MOS電晶體其閾值電壓者。 卜 / 有另方面，弟6、第7ρ縱縫64、 65係作為ρ型M〇s電晶體的通道阻絕層而作用，而該ρ型 MOS電晶體係_段時間之後才形成於中電壓電日日日體形成區 域1Μ，及低電壓電晶體形成區域IL内者。 其次’將P型雜質之時子以離子注人方式而注入石夕基 31 1277180 板50’形成第Ip型雜質擴散區域66，而該第化型雜質擴散 區域66,係用以控制一段時間之後才形成於儲存單元區域 II内之快閃記憶體儲存單元其閾值電壓者。該離子注入程序 之條件，係採用譬如加速能率40Kev、摻雜量6xl0]3cm_2。 5 又，前述之各離子注入程序中，最先形成之犧牲絕緣 膜係作為貫通膜而使用，且藉由各犧牲絕緣膜上未予圖式 之抗蝕圖案而將雜質打散，而於結束各離子注入程序後， I 除去該抗蝕圖案。 之後，藉由以氟酸溶液進行之濕式餘刻而除去犧牲絕 10緣膜，露出矽基板50的潔淨面，譬如以基板溫度 900C〜1050C、處理時間30分鐘的熱處理條件，而使熱氧 化膜於矽基板50的表面上形成為厚度約1〇11111，並將其作為 通道阻絕層52。 其次，說明至製得第39圖所示之截面構造的程序。

15 首先，藉由將SlH4&PHs作為反應氣體使用之減壓CVD 鲁法，於通道阻纟巴層52上，使就地摻雜有鱗之多晶石夕膜形成 為厚度約90nm，並將之作為第1導電膜67。 其次，將正型之光阻劑塗佈於該第1導電膜67上。 再者，使用第1實施態樣之第33圖所說明之標線片，且 -20於步進為等曝光裝置中，使前述光阻劑曝光。該曝光程序 . 中，將曝光裝置之焦點設定為譬如第33圖中，標線片105的 遮光圖案102其投影影像互不相連接般，即焦點錯位之範圍 内。 之後，使光阻劑顯像，形成如圖式之第1抗I虫圖案68。 32 1277180 第58圖係形成前述第1抗蝕圖案68後之平面圖，前述第 ΰ 儲存單元區域11的第1〜第3截面，係分別相當於沿 第58圖中Ε2-Ε2線、F2_F2線、G2_G2線處之截面圖。又，第 囷中之週邊電路區域1的截面圖，係相當於第58圖中 ^ 5 Η2#2線處之截面圖。 •如第33圖說明，由於標線片1〇5可抑制因光鄰近效應而 w I致之焦點裕度降低情形，故本實施態樣之曝光裝置中， • «曝光4置之焦點些許偏移，仍可防止投影影像互相相 連接由該結果，如第58圖所示，使用該標線片1〇5所形成 夕數▼狀第1抗蝕圖案68，任一者都不會因光鄰近效應而 相連接，可形成為相互分離狀。 又，該帶狀第1抗蝕圖案68的延伸方向，係與字線垂直 相交的方向相等。 其-人，如第4〇圖所示，藉由將前述第丨抗蝕圖案砧作為 遮罩使用’並li刻第i導電膜67，而使第1導電膜67圖樣化 • 且除去週邊電路區域。 之後，除去第1抗蝕圖案68。 第59圖係丽述程序結束後之平面圖，前述第仙圖中之 • j諸存單70區域11的第1〜第3截面，S分別相當於沿第59圖中 20 E3-E3線、F3_F3線、G3_G3線處之截面圖。又，第4〇圖中之 週邊電路區域I的截面圖，係相當於第％圖巾H3_H3線處之 戴面圖。 如第59圖所不’藉由將前述互相分離之第说姓圖案 68(麥照第58圖）作為遮罩，使儲存單元區域π中之第工導電 33 1277180 · 膜67亦相互分離，且形成為延伸於與字線垂直相交方向上 多數帶狀物。 其次，說明至製得第41圖所示之截面構造的程序。 首先，使用減壓CVD法而於第丨導電膜67上，以及週邊 • 5電路區域〗上的通道阻絕膜52上，依次形成膜厚分別為 - 5mn、8nm的氧化矽膜及氮化矽膜。進而，於沧及〇2的混合 • 氣體環境中，以基板溫度娜收、加熱時間聊分鐘的熱 _ 纽條件而氧化氮切膜的表面，於該表面上形成約6nm 的氧化矽膜。藉此，由依序積層有第丨氧化矽膜69f、氮化 10石夕膜69g及第2氧化石夕膜69h而組成的⑽〇膜，係作為中間絕 緣膜69而形成於整個面上。 又，由於氧化ΟΝΟ膜中的氮化秒膜時的熱處理，及形 成第38圖所說明之通道阻絕膜52時的熱處理，故，形成於 矽基板50上之縱縫中的雜質擴散，且其分布寬廣。 15 讀’藉由將各絕緣膜52、的作為貫通膜，並將ρ型雜 • 冑之『離子以離子注入方式而注入石夕基板60，而於中電壓 電晶體形成區域U，形成用以調節_她電晶體之間值 電壓的第2Ρ型雜質擴散區域.該離子注入程序之條件並 未特別限定，本實施態樣中，係採用加速能率15]^、換 20 雜量 7.0xl〇12cm-2 之條件。 / .、㈣’藉由將各絕_52、69作為貫通膜並進行離子 注入程序，又，利用加速能率15〇KeV、推雜量6域12咖2 之條件’而將η型雜質•離子以離子注人方式而注入於 石夕基板50上，於中電壓電晶體形成區域^中，形心㈣ 34 1277180 · 節㈣则電晶體之閾值電壓的第In型雜質擴散區域83。 其次，以加速能率35KeV、摻雜量4 5xl〇ncm-2之條件， 將P型雜备離子以離子注人方式而注人絲板％，形成 第3㈣雜質擴散區域.低電壓電晶體形成區贼内，形成 5有阿閾值電壓及低閾值電壓等二個η型MOS電晶體，以及一 ^日寸間之後才形成的高閾值電壓及低閾值電壓等二個ρ塑 MOS^晶體’其中’高閾值電壓之〇型勘§電晶體其間值電 壓可藉由前述第3p型雜質擴散區域84而加以控制。 接著，將η型雜質之As·離子以離子注入方式而注入矽 川基板50 ’形成第2n型雜質擴散區域85，該第2n型雜質擴散 區域85係用以調整位於低電壓電晶體形成區域^中之高関 值电[其p型MOSf：晶體的閾值電壓。該離子注人程序之條 件，係採用譬如加速能率150砂、捧雜42 〇xi〇1W2。 又’ 4㈣值减帛之各擴散領域，係藉纟形成於中 15間絕緣膜6 9上未予圖式的抗钮圖案而加以打散，且於形成 各Ir縫後’除去該抗名虫圖案。 第60圖係該程序結束後之平面圖，前述第41圖中之儲 存單兀區域II的第1〜第3截面，係分別相當於沿第6〇圖中 E4-E4線、F4-F4線、G4-G4線處之截面圖。又，第41圖中之 20週邊電路區域1的截面圖，係相當於第60圖中Η4-Η4線處之 截面圖。 藉由蝻述私序，如第41圖所示，由於形成用以控制週 邊電路區域I中之電晶體其閾值電壓的擴散區域82〜85之程 序結束，因此藉由離子注入程序而形成該等擴散區域82〜85 35 1277180 日f ’之後的程序中都不需要作為貫通膜使用之週邊電路區 域I的各絕緣膜52、69。 是故，第42圖所示之次一程序中，為可選擇性地除去 該週邊電路區域I之各絕緣膜52、69，係於中間絕緣膜69上 5形成可包覆住儲存單元區域II之第2抗蝕圖案70。 又’藉由將該第2抗钱圖案70作為遮罩使用，並將 QF8、Ar、CO及〇2的混合氣體作為蝕刻氣體之電漿蝕刻， 而選擇性地餘刻週邊電路區域I的各絕緣膜52、69，並加以 除去，而露出週邊電路區域I中之矽基板5〇的表面。 10 第61圖係該程序結束後之平面圖，前述第42圖中之儲 存單兀區域II的第1〜第3截面，係分別相當於沿第61圖中 E5-E5線、F5-F5線、G5-G5線處之截面圖。又，第42圖中之 週邊電路區域I的截面圖，係相當於第61圖中H5-H5線處之 截面圖。 15 之後，藉由於灰化步驟中通過氧而除去第2抗蝕圖案7〇 後，藉由濕式處理而洗淨矽基板5〇的表面。 其次，說明至製得第43圖所示之截面構造的程序。 首先，採用基板溫度850°C、處理時間4〇分鐘的氧化條 件，對露出於週邊電路區域Η的矽基板5〇其表面進行熱氧 20化，而使熱氧化膜形成為厚度約12nm。之後，於儲存單元 區域π及高電壓電晶體形成區域Ih±，形成未予圖式之2 圖案，並將該抗钱圖案作為遮罩，而對形成於中電壓電晶 體形成區域ιΜ、及低電壓電晶體形成區域II上之前述熱Z 膜進打蝕刻，且加以除去，使該熱氧化膜僅留存於高電厚 36 U77l8〇 電晶體形成區域IH内。 進而，對露出於中電壓電晶體形成區域IM、及低電壓 電晶體形成區域1L内之石夕基板5味面進行熱氧化，而於該等 ^ $ _中，使熱氧化膜形成為厚度約7 〇聰。該氧化條件係採 用譬域板溫度峨〜90叱、處理時間約ι〇分鐘。再者， :儲存早7L區域II、高電壓電晶體形成區域&、及中電壓電 、曰七成區域IM上’形成未予圖式之抗敍圖案，並將之作 • 4料且_前述減_，藉此，將職氧減由低電 形成區域^中除去，而露出低電壓電晶體形成區域 〇 II中之碎基板_表面。之後，使用遮罩而除去紐圖案。 接著，於氧ί哀境中，採用基板溫度約7〇〇。〇〜8〇〇它、處 里日守間約5分鐘的氧化條件，於露出低電壓電晶體形成區域 L之石夕基板50表面上，形成熱氧化膜。該熱氧化膜之厚度並 無特別限制，本實施態樣中為約22nm。 、藉由則述二回合的熱氧化程序，高電壓電晶體形成區 • 域1H、中電壓電晶體形成區域1L、及低電壓電晶體形成區域 L上，形成有由最後之膜厚分別為16nm、Μ·、及2如 的熱氧化膜組成的閘絕緣膜71。 .2〇 之後，如第44圖所示，採用將SiHU及PH3作為反應氣體 2〇使用之CVD法，而於各絕緣膜69、71上形成就地摻雜有鱗 ‘ 之厚度約18〇nm的多晶石夕膜，並將之作為第2導電膜％。進 而，於該第2導電膜％上，藉由電漿㈣法而使氮化石夕膜形 成為厚度約3〇nm，並將之作為反射防止膜乃。 第62圖係該程序結束後之平面圖，前述第料圖中之儲 37 1277180 存單元區域II的第1〜第3截面，係分別相當於沿第61圖中 E6-E6線、F6_F6線、G6-G6線處之截面圖。又，第44圖中之 週邊電路區域I的截面圖，係相當於第62圖中H6-H6線處之 截面圖。 惟，第62圖中，為避免圖式過於複雜，故省略反射防 止膜75。 • 如第62圖所示，中間絕緣膜69上，形成有反映出底層 φ 之第1導電膜67的段差部69x。 其次，如第45圖所示，將光阻劑塗佈於反射防止膜75 1〇上，並使其曝光、顯像，而將之作為第3抗蝕圖案76。 第63圖係該程序結束後之平面圖，前述第45圖中之儲 存單元區域Η的第1〜第3截面，係分別相當於沿第幻圖中 E7'E7線、F7-F7線、G7-G7線處之截面圖。又，第45圖中之 週邊電路區域1的截面圖，係相當於第63圖中H7-H7線處之 15 戴面圖。 具有字線形狀 20 接著，如第64圖所示，將第3抗姓圖案76作為餘刻遮罩 使用，使第1、第2導電膜67、74及中間絕緣膜69圖樣化。 可述圖樣化之結果，第2導電膜74留存於週邊電路區知、 I内’且儲存單元區域Η中之第i、第2導電膜67、二= 別作為浮動閘極67a、及控制閘極74a。 糸刀 又，儲存單元區域π終端之元件分離絕緣膜51上，，、 有由業已圖案化之第2導電膜74組成的空置控制_^ 38 1277180 導體圖案）74b。再者，μ左留—广l 丹考儲存早凡區域Π終端中，未予以圖樣 化二留下之中間絕緣膜69的切片69c，及由業已圖樣化之第 1導電膜76组成的下部導體圖案67b，係以前述之空置控制 閘極74b而加以覆蓋。 、儲存單元區域II之終端，形成有依序積層如前述之下部 導體圖案67b、切片69c、及空置控制閘極74b而組成的構造 . 體 98。 • 前述圖樣化係譬如於電漿蝕刻處理室内，藉由以下三 個步驟來進行钱刻處理。 第1钱刻步驟’係將CL及〇2的混合氣體作為蝕刻氣 體，選擇性地蝕刻非為控制閘極74&及空置控制閘極74b之 部分的第2導電膜74，並加以除去。 第2钱刻步驟，係將CHe及〇2的混合氣體作為蝕刻氣 體’選擇性地蝕刻中間絕緣膜69，並加以除去，該中間絕 15緣膜69係形成於控制閘極74a、及空置控制閘極74b之間的 • 第1導電膜67上面。 又，第3鍅刻步驟，係將Cl2及02的混合氣體作為姓刻 氣體(蝕刻劑），選擇性地蝕刻控制閘極74a及空置控制閘極 74b之間的第1導電膜67，並加以除去。 • 20 該圖樣化結束後，除去第3抗蝕圖案76。 ， 第64圖係該程序結束後之平面圖，前述第46圖中之儲 存單元區域II的第1〜第3截面，係分別相當於沿第64圖中 E8-E8線、F8-F8線、G8-G8線處之截面圖。又，第46圖中之 週邊電路區域I的截面圖，係相當於第64圖中H8-H8線處之 39 1277180 隹乂囬_ 如第64圖所示，控制閘極74a及空置控制閣拓 與活性區域50b(參照第57圖）其延伸方向的直角方向$ ，係 行，而加以延伸之帶狀物。 及平 又’各控制閘極74a間之空間中 67(參照第63圖）上面之中間絕緣膜69 驟中加以钱刻而予以除去。 ，形成於第 ，係於前逃第 1導電 2蝕刻 步 惟，由於形成於第1導電膜67側面上的第1中尸 69,係與第1導電膜67之膜厚度略同程度地，寬厚=、、、巴緣螟 ⑺石夕基板50的厚度方向上，因此於第2茲刻步驟中^成於 刻，而以屏攔69d形態留下。 予以飪 又’第城刻步驟中，對於作為_氣體 及〇2的混合氣—言’中間絕_69的㈣率 67之飯刻讀，此點也㈣_絲_的要1導電鱗 該屏棚69d於元件分離絕緣膜51上H〜。 5〇b(參照第57圖）而由浮動閘極67a的側 ^性區域 6几上。 τ部導體 圈安以 仔早元區域Η終端之前述下心 圖木67b，係由圖樣化前 4導體 20 此藉由該圖樣化，二者可相互出之帶狀，因 φ ΒΒ ^ 刀離而為島狀。進而，〜 中間给緣膜69之切片69c，传 則述 係形成為與控制閘極74a相 的㈣’俾與各島狀之下部導體圖編共同連接。〜 又’由前述說明觀之，办努仏4丨 有前述之下部導體圖編：置控制一系形成為包含 40 1277180 第69圖係例示第33圖所說明之標線片105的遮光圖 案，及空置控制閘極74b在設計上的位置關係之擴大平面 圖。 又，第69圖中，為更易於了解設計佈局，係將遮光圖 5 案102及空置控制閘極74b描繪於同一圖面，但實際之元件 中，第69圖之遮光圖案102係對應圖樣化後之第1導電膜 67(參照第59圖）。 如第69圖所示，本實施態樣中，空置控制閘極74b靠近 控制閘極74a的長邊74c，係形成於與遮光圖案102之窄幅部 10 104相交叉的位置。 又，第69圖所示之距離D4、D5，係與第33圖說明之數 值相同。另一方面，第69圖之距離D7〜D9係譬如具有下述數 值，即： D7=710nm、 15 D8=200nm、 D9=450nm。 接著，如第47圖所示，藉由分別熱氧化浮動閘極67a及 控制閘極74a之側面，而於該等側面上形成厚度約10nm程度 的熱氧化膜77。 20 該熱氧化膜77亦形成於空置控制閘極74b及下部導體 圖案67b的側面上。 其次，如第48圖所示，形成覆蓋週邊電路區域I且未予 圖式之抗蝕圖案，並將該抗蝕圖案作為遮罩，而將As·離子 作為η型雜質而以離子注入方式注入矽基板50。該離子注入 41 1277180 私序之條件亚未特別限制，本實施態樣中，係採用譬如加 速月b率50KeV、核雜量6·〇χ1〇14·_2。前述離子注入種序之 ， 絲，係浮動閘極67a的橫向部分之砍基板獻，形成有第

In型源汲延伸區78b。 ， 5 之後，除去前述抗蝕圖案。 第65圖係该程序結束後之平面圖，前述第48圖中之儲 - 存單元區域11的第1〜第3截面，係分別相當於沿第65圖中 • E9-E9線、F9~F9線、G9'G9線處之截面圖。又，第48圖中之 週邊電路區域1的截面圖，係相當於第65圖中Η9·Η9線處之 10 截面圖。 其次，說明至製得第仍圖所示之截面構造的程序。 首先，分別再次熱氧化浮動閘極67a及控制閘極74a之 :則面’藉此，使熱氧化膜77之膜厚進而增加至95nm。之後， 藉由电聚CVD法而於各區域jH形成氮化石夕膜，俾使石夕基 ^板5G之平坦面上的厚度增違約n5nm。再者，藉由而姓 刻賅氮化矽膜，使其作為第丨絕緣性側壁79而分別留存於空 置控制閘極74b及浮動閘極67a。 接著’如第50圖所示，將光阻劑塗佈於整個石夕基板5〇 上側，並使其曝光、顯像’而於週邊電路區域丨中，形成具 2〇有閘電極形狀此種平面形狀的第4抗蝕圖案8〇。 / 其次，如第51圖所示，藉由將第4抗蝴案⑽作為遮罩 之蝕刻’而將週邊電路區域!之第2導電膜74，作為週邊電 晶體用之第1 ~第10閘電極74e〜74n。此姓刻係藉由譬如將 C】2及〇2的混合氣體作為蝕刻氣體之RIE而進行。 42 1277180 第66圖係該程序結束後之平面圖，前述第51圖中之儲 存單元區域II的第1〜第3截面，係分別相當於沿第66圖中 E10-E10線、F10-F10線、G10-G10線處之截面圖。又，第5ι 圖中之週邊電路區域I的截面圖，係相當於第66圖中 5 H10-H10線處之截面圖。 之後，除去第4抗蝕圖案80。 接著，如第52圖所示，將第i〜第10閘電極74e〜74n作為 遮罩，並將As或P等n型雜質以離子注入方式而注入矽基板 50，形成如圖式之第2〜第8η型源汲延伸區78c〜。又，相 10同地，藉由離子注入方式將BF2等p型雜質注入矽基板5〇， 而形成如圖式之第1〜第5p型源汲延伸區78h〜781。再者，前 述離子注人程序中之n型雜fAp型雜f之打散，係使用未 予圖式之抗_案來進行，且於離子注入程序結束後，除 去該抗蝕圖案。 15 20 v、人π兒明至製得第53圖所示之截面構造的程序。 首先藉Mateos作為反應氣體使用之電聚CVD法， 以石夕基板50之平垣面上的膜厚度為1〇〇變於石夕基板50的整 個面上形成氧化妙膜，之候，姓刻該氧化频，而於第1絕 緣性側壁79及第1〜第1G閘電極74e〜74η的側面上，形成第2 絕緣性側壁81。 , ^ r 弟2絕緣性側壁81係作為遮罩，並使穿 k式、d膜52目樣化’❿使财卩僅留存於浮 動間極67a下方。 進而，除去週邊電路區域I中，未以第1〜第10閘電極 43 1277180 74e〜74η加以覆蓋之部分的閘絕緣膜71。 接著，如第54圖所示，藉由將第2絕緣性側壁81、控制 閘極74e、及第丨〜第10閘電極74e〜74η作為遮罩之離子注入 程序，而形成如圖式之第1〜第6η型源汲區域9〇b〜9〇g，及第 5 1〜第5p型源汲區域9〇h〜9〇l。 該離子注入程序中之η型雜質及p型雜質之打散，係使 用未予圖式之抗蝕圖案而進行，離子注入程序結束後，除 去該抗#圖案。又，该離子注入程序之條件亦無特別限定。 本實施態樣中，係採用Ρ+離子作型雜質，並以加速能率 10 WKeV、摻雜量6.0xl0i5cm·2之條件而進行離子注入程序。 又，採用B+離子作為p型雜質，並以加速能率5KeV、掺雜 量4.0xl〇15cm·2之條件而進行離子注入程序。進而，該離子 注入程序中，係將B+離子導入？型]^〇3電晶體之閘電極（第 3、第 4、第 6、第 9、第 10 閘電極74g、74h、74j、74m、74η)， 15 使該等閘電極之導電性為p型。 藉由前述程序，分別於高電壓電晶體形成區域Ih、及 低電壓電晶體形成區域IL，形成構成感測放大器等邏輯電路 之η型 MOS 電晶體TRn(Low Vth)、TRn(High Vth)、及p型 MOS 電晶體TRP(Low Vth)、TRP(High Vth)。給予各電晶體之Low 20 Vth及High Vth，係表示該電晶體之閾值電壓高低者。 如箣述，閾值笔壓較南者與較低者混在一起時，可藉 由使用閾值電壓較低之電晶體，而使電路高速地動作，再 者，待機時，可使該閾值電壓較低之電晶體為關閉狀態， 取而代之’藉由使用閾值電壓較高之電晶體，而可抑制待 44 1277180 機中所產生的洩漏電流。 入料*日日日體中，形成於高電壓電日日日體形成區灿 内者，係施加於閘電極 士“ + r 4為5V之向電壓電晶體，而形 成於低電壓電晶體形#广 ^ 少成區域IL内者，係12V之低電壓電 體0 中电[电晶體形成區域Μ，施加於閘電極之 施加電壓總共為3.3 VU型刪電晶體％及㈣則電晶 體TRP，係形成如圖式態樣。 另一方面’儲存單元區域財，形成有以控制閘極7知、 10中間絕緣膜69、浮動閙榀π ^ 助閘柽67a、牙隧式絕緣膜52、及第In型 源沒區域9 G b構成之快閃記憶體儲存單元f l。 本貝轭心木7C中，形成於週邊電路區域^内之1〇個“〇5電 晶體構成邏輯電路之主模組。又，可藉由該等電晶體而控 制儲存單元區域II中之輸入、輸出。 15 帛67®係該程序結束後之平面®，前述第54圖中之儲 存單元區域II的第1〜第3截面，係分別相當於沿第67圖中 E11-E11線、F11-F11線、G11.G11線處之截關。又，第54 圖中之週邊電路區域I的截面圖，係相當於第67圖中 H11-H11線處之截面圖。 20 其次，說明至製得第55圖所示之截面構造的程序。 首先，於矽基板50的整個上側面，以濺鍍法依序形成 膜厚8nm之鈷膜及厚度10腿的氮化鈦膜(TiN)。其次，藉由 基板溫度約55CTC、處理時間約〇·5分鐘的RTA(快速退火 (Rapid Thermal Anneal))，對該等被膜進行退火程序，並與 45 l277l8〇 石夕反應。再者，將APM及SPM的混合溶液作為蝕刻液使用， 並對元件分離絕緣膜51等上之未反應之鈷膜及氮化鈦膜進 〜 仃濕式蝕刻，並加以除去，而於矽基板50的表層留存鈷矽 „ 5化物層92。又，前述APM係指純水、雙氧水及NH4OH的混 5合溶液，SPM係指硫酸及雙氧水的混合溶液。 鈷矽化物層92亦形成於第1〜第i 〇閘電極74e〜74n上 ' 面，藉此，各閘電極74e〜74η成為金屬矽化構造。 • 之後，以RTA對鈷矽化物層92再次施予退火處理，使 鈷矽化物層92低電阻化。該RTA的條件並未特別限定，本 10 广、· 錢施恶樣中，基板溫度為800。〇、處理時間為〇·5分鐘。 又，亦可替代銘石夕化物層92，形成其他之高溶點金屬 矽化物層，譬如鎳矽化物層。 其次，說明至製得第56圖所示之截面構造的程序。 首先，藉由CVD法而於石夕基板5〇的整個上側面，形成 15厚度約70nm的氮化石夕膜，並將之作為餘刻撞止膜％。接著， • 藉由CVD法而在該蝕刻擋止膜93上形成氧化矽膜，俾作為 層間絕緣膜94。 其次，藉由CMP(化學機械研磨（Chemical Mechankai

Polishing))法，而研磨層間絕緣膜94的上面，使其平坦化。 ，20 1 亥平坦化之結果，钱刻擋止膜93及層間絕緣膜94合在一起 ’ 的厚I於⑨基板5G的平坦面上約6GGnm。之後，藉由微影 製程而使層間絕緣膜94及名虫刻擋止膜93圖樣化，而於各源 汲區域90b〜901上，形成接觸孔。 該微影製程中，於進行該將钱刻擋止膜93作為擋止件 46 !27718〇 使用，且選擇性地姻層間絕緣膜94的姓刻，即第】餘刻步 驟後，係藉由改㈣刻氣體，且將銘石夕化物層92(參照第ς 圖）作為擋止件使用，即第2侧步驟，而選擇性地對餘刻 擔止膜93進行蝕刻。 5 —進而，於前述接觸孔之内面及層間絕緣膜94的上面， 藉由濺链法而依序形成Ti膜及TiN膜，並將該等被膜作為貫 通膜。再者，藉由將六1化嫣作為反應氣體使用的CVD法， 於該貫通膜上形成W(鶴）膜，而完全埋住接觸孔。又，藉由 CMP法除去形成於層間絕賴94上面，多餘之賴及貫通 1〇膜，而使該等被膜僅留存在各接觸孔中，並作為導電性检 塞96。 第68圖係該程序結束後之平面圖，前述第测中之儲 存單兀區域II的第丨〜第3截面，係分別相當於沿第砧圖中 E12-E12線、F12‘F12線、G12_G12線處之截面圖。又，第％ 15圖中之週邊電路區域1的截面圖，係相當於第68圖中 H12-H12線處之截面圖。 之後，移進至在層間絕緣膜94(參照第56圖）上形成第一 層金屬配線之程序，惟省略其詳細說明。如此形成之金屬 配線中，分別與快閃記憶體儲存單元1^的二個第以塑源汲 20區域90b電性相連者，係譬如作為NAND型快閃記憶 體之位 元線(BL)及源極線(SL)而加以作用者。 藉此，完成本實施態樣之半導體裝置的基本構造。 依A述之本實施態樣，為形成具有如第58圖所禾平面 形狀之第1抗蝕圖案68，係使用第33圖說明之標線片1〇5， 47 1277180 且使光阻劑曝光。 由於該標線片105係如第33圖所說明，具有二個寬度越 朝終端越漸縮小的窄幅部104，故，因光鄰近效應而產生之 遮光圖案102的投影影像變形量減少，且可增大曝光裝置中 5 之焦點裕度，即投影影像互不相連接且可相互獨立之焦點 錯位。 因此’如第58圖所示，縱或前述曝光裝置中，焦點些

許錯位，但使用該標線片105所形成的多數第1抗蝕圖案 68，係相互分離地形成，故將該第1抗餘圖案沾作為遮罩而 10進行圖樣化之第1導電膜67(參照第59圖），亦相互分離。 由該結果，如第65圖，空置控制閘極74b及真正之控制 閘極13a之間的部份，即第65圖之虛線財，中間絕緣膜的 的屏攔69d其平面形狀為略直線狀，並未形成如第27圖中虛 線A之態樣，即，由直線轉換為曲線之轉換部分。 15

20 如備查事射所，若屏_吐存有由直線轉換為 曲線之轉換部分，該部分之屏攔_亦產生剝離問題。 八本實施態樣中，由於未存有前述之轉換部 刀，故可有效防止屏攔_於製程進行” 抑制屏獅產生剝離而導致之圖案部 ^ 導體裝置之成品率。 I 了k同丰 進而 ’本貫施態樣中，如第65圖， 閉極職因光鄰近效應 错由空置控制 部69x。 其段差 依此， 第46圖所說明之中間絕 緣膜69圖樣化時 ，由於 48 1277180 空置控制閘極74b係作為蝕刻遮罩，因此該段差部69χ並不 會成為屏欄。是故，可防止於儲存單元區域II終端產生曲線 狀且易剝離之屏欄，且可更進一步防止因該屏攔而引起之 半導體裝置成品率降情形。 5 以上，詳細說明本發明之實施態樣，惟本發明並不限 於前述實施態樣。 譬如，雖針對第29圖、第31圖、第33圖中，半色調型 之標線片100、103、105加以說明，但亦可取代該等標線片， 始用具有鉻等遮光膜之二進位型標線片。 10 【圖式簡單說明】 第1圖係假想之半導體裝置於製程中之截面圖（其1)。 第2圖係假想之半導體裝置於製程中之截面圖（其2)。 第3圖係假想之半導體裝置於製程中之截面圖（其3)。 第4圖係假想之半導體裝置於製程中之截面圖（其4)。 15 第5圖係假想之半導體裝置於製程中之截面圖（其5)。 第6圖係假想之半導體裝置於製程中之截面圖（其6)。 第7圖係假想之半導體裝置於製程中之截面圖（其7)。 第8圖係假想之半導體裝置於製程中之截面圖（其8)。 第9圖係假想之半導體裝置於製程中之截面圖（其9)。 20 第10圖係假想之半導體裝置於製程中之截面圖（其10)。 第11圖係假想之半導體裝置於製程中之截面圖（其11)。 第12圖係假想之半導體裝置於製程中之截面圖（其12)。 第13圖係假想之半導體裝置於製程中之截面圖（其13)。 第14圖係假想之半導體裝置於製程中之截面圖（其14)。 49 1277180 第15圖係假想之半導體裝置於製程中之截面圖（其15)。 第16圖係假想之半導體裝置於製程中之截面圖（其16)。 第17圖係假想之半導體裝置於製程中之截面圖（其1)。 第18圖係假想之半導體裝置於製程中之截面圖（其2)。 5 第19圖係假想之半導體裝置於製程中之截面圖（其3)。 第20圖係假想之半導體裝置於製程中之截面圖（其4)。 第21圖係假想之半導體裝置於製程中之截面圖（其5)。 第22圖係假想之半導體裝置於製程中之截面圖（其6)。 第23圖係假想之半導體裝置於製程中之截面圖（其7)。 10 第24圖係假想之半導體裝置於製程中之截面圖（其8)。 第25圖係假想之半導體裝置於製程中之截面圖（其9)。 第26圖係假想之半導體裝置於製程中之截面圖（其10)。 第27圖係假想之半導體裝置於製程中之截面圖（其11)。 第28圖係假想之半導體裝置於製程中之截面圖（其12)。 15 第29圖係製造假想之半導體裝置時所用的標線片之擴 大平面圖。 第30圖係一平面圖，模擬使用第29圖之標線片製得之 第1抗蝕圖案其平面形狀，因曝光裝置之焦點錯位而如何變 化情形。 20 第31圖係本發明第1實施態樣中，為降低因光鄰近效應 而產生之投影影像變形所提出的標線片其擴大平面圖。 第32圖係一平面圖，模擬使用第31圖之標線片製得之 第1抗蝕圖案其平面形狀，因曝光裝置之焦點錯位而如何變 化情形。 50 1277180 第33圖係本發明第1實施態樣中，為更進一步降低因光 鄰近效應而產生之投影影像變形所提出的標線片其擴大平 面圖。 第34圖係一平面圖，模擬使用第33圖之標線片製得之 5 第1抗蝕圖案其平面形狀，因曝光裝置之焦點錯位而如何變 化情形。 第35圖係併同記載分別使用備查事項中之標線片，及 本發明第1實施態樣之標線片所製得之第1抗蝕圖案其平面 形狀的模擬結果，以及實際上抗蝕圖案之SEM影像。 10 第36圖係一平面圖，依設置備查事項中所說明之標線 片（左側）、僅設置一階窄幅部之標線片（中間）、以及設置二 階窄幅部之標線片（右側）此順序，概略地例示擴大焦點裕度 之態樣。 第37圖係本發明第2實施態樣之半導體裝置於製程中 15 之截面圖（其1)。 第38圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其2)。 第39圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其3)。 20 第40圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其4)。 第41圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其5)。 第42圖係本發明第2實施態樣之半導體裝置於製程中 51 1277180 之截面圖（其6)。 第43圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其7)。 第44圖係本發明第2實施態樣之半導體裝置於製程中 5 之截面圖（其8)。 第45圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其9)。

第46圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其10)。 1〇 帛47圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其11)。 第48圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其12)。 第49圖係本發明第2實施態樣之半導體裝置於製程中 15 之截面圖（其13)。 第50圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其14)。 第51圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其15)。 2〇 f 52圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其16)。 第53圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其17)。 第54圖係本發明第2實施態樣之半導體裝置於製程中 52 1277180 之截面圖（其18)。 第55圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其19)。 第56圖係本發明第2實施態樣之半導體裝置於製程中 5 之截面圖（其20)。 第57圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其1)。

第58圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其2)。 1〇 帛59圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其3)。 第60圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其4)。 第61圖係本發明第2實施態樣之半導體裝置於製程中 15 之截面圖（其5)。 第62圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其6)。 第63圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其7)。 2〇 帛64圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其8)。 第65圖係本發明第2實施態樣之半導體|置於製程中 之截面圖（其9)。 第66圖係本發明第2實施態樣之半導體裝置於製程中 53 1277180 之截面圖（其ίο)。 第67圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其11)。 第68圖係本發明第2實施態樣之半導體裝置於製程中 之截面圖（其12)。 第69圖係用以例示第33圖說明之標線片及空置控制閘 極在設計上的位置關係之擴大平面圖。

【主要元件符號說明】 1...矽基板 9h...第2氧化矽膜 la...元件分離溝 9x...段差部 2...元件分離絕緣膜 10...第2抗蝕圖案 3...η縱縫 12...閘絕緣膜 4···第2ρ縱縫 13...第2導電膜 5…第lp縱縫 13a...控制閘極 6...第1熱氧化膜 13b...空置控制閘極 7...第1導電膜 13c...閘電極 7a...浮動閘極 14...反射防止膜 7b...下部導電體 15...穿隧式絕緣膜 8...第1抗蝕圖案 16...第3抗蝕圖案 9...中間絕緣膜 17…熱氧化膜 9a...控制閘極 18a…第In型源汲延伸區 9d...屏搁 20...第1側壁 9f...第1氧化矽膜 21...第4抗蝕圖案 9g··.氮化矽膜 22...第2絕緣性側壁 54 1277180 25a... η型源汲區域 69h...第2氧化矽膜 25b...ρ型源汲區域 69x...段差部 26...始碎化物層 70...第2抗蝕圖案 27...層間絕緣膜 71...閘絕緣膜 28...導電性栓塞 74…第2導電膜 50.$夕基板 74a...控制閘極 50a...元件分離溝 74b...空置控制閘極 50b...活性區域’ 74e〜74η...第1〜第10閘電極 51...元件分離絕緣膜 75...反射防止膜 52···通道阻絕層(膜） 76…第3抗蝕圖案 53…第In縱縫 77…熱氧化膜 54〜56···第1〜第3p縱缝 78b··.第In型源汲延伸區 57〜59···第4〜第6p縱缝 78c〜78g. · ·第2〜第8n型源汲延 60〜62…第2〜第4n縱缝 伸區 63〜65···第5〜第7n縱縫 78h〜781···第1〜第5p型源汲延 67…第1導電膜 伸區 67a...浮動閘極 80...第4抗蝕圖案 67b...下部導體圖案 81...第2絕緣性側壁 68...第1抗蝕圖案 82···第2p型雜質擴散區域 69...中間絕緣膜 83…第In型雜質擴散區域 69c...切片 84...3p型雜質擴散區域 69d...屏欄 85...第2n型雜質擴散區域 69f...第1氧化矽膜 90b...第In型源汲區域 69g··.氮化矽膜 90b〜90g · · ·第1〜第6n型源汲區 55 1277180 域 103...標線片 90h〜901...第1〜第5p型源汲區 104...窄幅部 域 92.. .鈷矽化物層 93.. .蝕刻擋止膜 94.. .層間絕緣膜 96.. .導電性栓塞 98.. .構造體 100.. .標線片 101.. .透明基板 102.. .遮光圖案 102a...長邊 102b...邊部 105.. .標線片 1.. .週邊電路區域

Ih. . ·南電壓電晶體形成區域 Im...中電壓電晶體形成區域 11.. .低電壓電晶體形成區域 II·.·儲存單元區域、活性區域 TR...MOS電晶體 FL···快閃記憶體儲存單元 Di〜D9· · ·距離 56

Claims (1)

1277180 十、申請專利範圍： 1. 一種半導體裝置，包含有： 半導體基板； 多數帶狀之活性區域，係於前述半導體基板上區劃 5 形成，且彼此間相互平行並且隔有間隔； 元件分離絕緣膜，係形成於前述半導體基板上，且 環繞前述活性區域； _ 快閃記憶體儲存單元，係於前述活性區域上，依序 形成有穿隧式絕緣膜、浮動閘極、中間絕緣膜、及控制 10 閘極而構成者； 島狀之下部導體圖案，係於前述活性區域終端之元 件分離絕緣膜上，藉由與前述浮動閘極相同的材料而構 成，且形成於每一活性區域内； 前述中間絕緣膜之切片，係覆蓋住前述多數下部導 15 體圖案而形成，且與各下部導體圖案共同連接者； φ 空置導體圖案，係形成於前述中間絕緣膜的切片 上，俾與前述各下部導體圖案共同連接，且藉由與前述 控制閘極相同的材料而構成者；及 前述中間絕緣膜之屏欄，係於前述元件分離區域 • 20 上，沿著前述活性區域而由前述浮動閘極之側面延伸至 , 前述下部導體圖案的側面。 2. 如申請專利範圍第1項之半導體裝置，其中前述控制閘 極及空置導體圖案係於前述活性區域延伸方向的直角 方向上，互相平行延伸之帶狀體。 57 1277180 3. 如申請專利範圍第1項之半導體裝置，其中前述中間絕 緣膜係由ΟΝΟ膜組成。 4. 如申請專利範圍第1項之半導體裝置，其中前述空置導 體圖案係由多晶矽構成。 5 5. —種半導體裝置之製造方法，包含有以下程序： 藉由於半導體基板上形成元件分離絕緣膜，而在該 半導體基板上區劃出多數相互平行’且隔有間隔之帶狀 活性區域； 於前述活性區域中之半導體基板上形成穿隧式絕 10 緣膜； 分別於前述穿隧式絕緣膜及元件分離絕緣膜上形 成第1導電膜； 於前述第1導電膜上塗佈光阻劑； 使用多數帶狀之遮光圖案係相互平行地形成於透 15 明基板上之曝光用遮罩，對前述光阻劑進行曝光，又， 前述遮光圖案包含有二個以上寬度越朝終端越漸縮小 的窄幅部； 使前述光阻劑顯像，以形成多數包含前述各活性區 域且相互分離之帶狀抗蝕圖案； 20 使用前述抗蝕圖案作為遮罩，以選擇性地蝕刻第1 導電膜； 除去前述抗蝕圖案； 於除去前述抗蝕圖案後，分別在元件分離絕緣膜及 第1導電膜上形成中間絕緣膜； 58 1277180 於前述中間絕緣膜上形成第2導電膜；及 藉由對前述第1導電膜、中間絕緣膜及第2導電膜進 行圖樣化，形成快閃記憶體儲存單元，並形成構造體， 又，前述快閃記憶體儲存單元係於前述活性區域上，依 5 序形成有穿隧式絕緣膜、浮動閘極、中間絕緣膜及控制 閘極而構成者，而前述構造體係於前述活性區域終端之 元件分離絕緣膜上，依序形成有島狀之下部導體圖案、 中間絕緣膜之切片、及空置電極而構成者。 6·如申請專利範圍第5項之半導體裝置之製造方法，其中 10 形成前述快閃記憶體儲存單元及構造體之程序，包含 有： 第1蝕刻步驟，係選擇性地蝕刻非前述控制閘極及 空置導體圖案之部分的第2導電膜，且加以除去； 弟2餘刻步驟，係擇性地钮刻形成於前述控制閘 15 極及空置導體圖案二者間的第1導電膜上面之中間絕緣 膜，且加以除去；及 第3蝕刻步驟，係於蝕刻前述中間絕緣膜後，使用 中間絕緣膜之蝕刻率較第2導電膜之蝕刻率為慢的蝕刻 劑，以選擇性地蝕刻控制閘極及空置導體圖案二者間的 20 第1導電膜，且加以除去。 7·如申請專利範圍第6項之半導體裝置之製造方法，其係 使用CL及〇2的混合氣體作為前述第3蝕刻步驟中之蝕 刻劑； 又，採用多晶矽膜作為前述第i導電膜，並採用〇N〇 59 1277180 膜作為前述中間絕緣膜。 8. 如申請專利範圍第5項之半導體裝置之製造方法，其中 形成前述快閃記憶體儲存單元及構造體程序係使前述 控制閘極及空置導體圖案於前述活性區域其延伸方向 5 的直角方向上相互平行地延伸形成為帶狀。 9. 如申請專利範圍第8項之半導體裝置之製造方法，其中 形成前述快閃記憶體儲存單元及構造體程序係使前述 空置導體圖案靠近控制閘極之長邊，形成於與前述遮光 圖案之窄幅部相交叉的位置。 10 10.如申請專利範圍第5項之半導體裝置之製造方法，其中 形成前述快閃記憶體儲存單元及構造體程序係以空置 導體圖案内含有下部電極方式而形成該空置導體圖案。 11. 如申請專利範圍第5項之半導體裝置之製造方法，其中 對前述光阻劑進行曝光程序係將曝光裝置之焦點設定 15 在遮光圖案的投影影像互不相連之焦點錯位的範圍内。 12. 如申請專利範圍第5項之半導體裝置之製造方法，其係 採用多晶矽膜作為第1導電膜。 60