CN106206445B - 存储器结构的形成方法 - Google Patents

Abstract

一种存储器结构的形成方法，包括：提供包括器件区和外围区的衬底；在衬底表面形成自器件区延伸至外围区表面的若干栅极结构，栅极结构横跨于若干有源区表面，栅极结构两侧分别具有源区沟槽和漏区沟槽；在衬底表面形成第一介质层；在器件区的源区沟槽内形成源区互连线；在源区互连线、第一介质层和栅极结构表面形成第二介质层；在第二介质层内形成若干第一通孔；在第一通孔的侧壁表面形成第三阻挡层；去除外围区的第一通孔底部的第一阻挡层和第一介质层，形成控制栅通孔和漏区通孔；在漏区通孔内形成漏区插塞，在控制栅通孔内形成控制栅插塞。所形成的存储器结构形貌良好、性能稳定、可靠性提高。

Description

存储器结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种存储器结构的形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪存(flash memory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息，因此被广泛应用于各种急需要存储的数据不会因电源中断而消失，有需要重复读写数据的存储器。而且，闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机电系统、自动化控制等多项领域得到了广泛的应用。因此，如何提升闪存的性能、并降低成本成为一个重要课题。

或非门(NOR)电擦除隧穿氧化层(ETOX，Erase Through Oxide)闪存存储器是一种具有优异性能的闪存存储器，具体包括：位于衬底表面的栅极结构、以及分别位于所述栅极结构两侧的源区和漏区；其中，所述栅极结构包括：位于衬底表面的隧穿氧化层、位于隧穿氧化层表面的浮栅层、位于浮栅层表面的绝缘层、以及位于绝缘层表面的控制栅层。

随着高密度闪存技术的发展，各类随身电子设备的性能得到了提升，例如以闪存作为数码相机、笔记本电脑或平板电脑等电子设备中的存储器件。因此，降低闪存单元的尺寸，并以此降低闪存存储器的成本是技术发展的方向之一。对于所述或非门电擦除隧穿氧化层闪存存储器来说，能够采用自对准电接触(Self-Align Contact)工艺制作源区和漏区表面的导电结构，以此能够满足制作更小尺寸的闪存存储器的需求。

然而，现有的形成闪存存储器的工艺复杂，且所形成的闪存存储器的形貌不佳，性能不良。

发明内容

本发明解决的问题是提供一种存储器结构的形成方法，所形成的存储器结构形貌良好、性能稳定、可靠性提高。

为解决上述问题，本发明提供一种存储器结构的形成方法，包括：提供衬底，所述衬底包括器件区和外围区，所述器件区的衬底内具有若干隔离结构，相邻隔离结构之间的衬底内具有源区；在所述衬底表面形成自器件区延伸至外围区表面的若干栅极结构，所述栅极结构横跨于若干有源区表面，所述栅极结构两侧分别具有源区沟槽和漏区沟槽，所述源区沟槽和漏区沟槽底部暴露出器件区和外围区的有源区和隔离结构表面，所述栅极结构包括：位于衬底有源区表面的第一栅介质层、位于第一栅介质层表面的浮栅层、位于浮栅层和隔离结构表面的第二栅介质层、位于第二栅介质层表面的控制栅层、以及位于控制栅层表面的第一阻挡层；在所述源区沟槽底部的有源区内形成源区，在所述漏区沟槽底部的有源区内形成漏区；在衬底和隔离结构表面形成第一介质层，所述第一介质层的表面与栅极结构的顶部表面齐平；去除器件区的源区沟槽内的第一介质层；在去除器件区的源区沟槽内的第一介质层之后，在所述器件区的源区沟槽内形成源区互连线；在所述源区互连线、第一介质层和栅极结构表面形成第二介质层；在所述第二介质层内形成若干第一通孔，位于器件区的第一通孔暴露出漏区表面的第一介质层，位于外围区的第一通孔暴露出部分栅极结构顶部；在所述第一通孔的侧壁表面形成第三阻挡层；去除外围区的第一通孔底部的第一阻挡层，在第二介质层和栅极结构内形成暴露出外围区内控制栅层的控制栅通孔；在形成第三阻挡层之后，去除器件区第一通孔底部的第一介质层，在第一介质层和第二介质层内形成暴露出器件区内漏区的漏区通孔；在所述漏区通孔内形成漏区插塞，在所述控制栅通孔内形成控制栅插塞。

可选的，所述第三阻挡层的材料与第一介质层的材料不同；所述第三阻挡层的材料为氮化硅。

可选的，所述第三阻挡层的形成步骤包括：在第二介质层表面、以及第一通孔的侧壁和底部表面形成第三阻挡膜；刻蚀去除第二介质层表面和第一通孔底部表面的第三阻挡膜，形成第三阻挡层。

可选的，所述第一阻挡层的材料与第三阻挡层的材料相同；在刻蚀去除第一通孔底部表面的第三阻挡膜的同时，去除外围区的第一通孔底部的第一阻挡层，形成暴露出外围区内控制栅层的控制栅通孔。

可选的，所述第一介质层的材料为氧化硅；所述第一介质层的形成工艺包括流体化学气相沉积工艺或高深宽比化学气相沉积工艺。

可选的，形成第一通孔的工艺为各向异性的干法刻蚀工艺。

可选的，去除器件区第一通孔底部的第一介质层的工艺为湿法刻蚀工艺。

可选的，还包括：在去除器件区的源区沟槽内的第一介质层之前，去除器件区漏区沟槽内的隔离结构表面的第一介质层、以及外围区源区沟槽和漏区沟槽内的第一介质层；在去除器件区漏区沟槽内的隔离结构表面的第一介质层、以及外围区的源区沟槽和漏区沟槽内的第一介质层之后，在器件区漏区沟槽内的隔离结构表面、以及外围区源区沟槽和漏区沟槽内形成第二阻挡层。

可选的，所述第二阻挡层的材料与第一介质层的材料不同。

可选的，所述第二阻挡层的材料为氮化硅。

可选的，在去除器件区的源区沟槽内的第一介质层之前，在所述第一介质层和栅极结构表面形成第三介质层；在形成源区互连线之后，去除所述第三介质层。

可选的，所述第三介质层的材料为氧化硅；所述第三介质层的形成工艺为等离子体增强化学气相沉积工艺。

可选的，所述源区互连线的形成步骤包括：在第一介质层表面和器件区的源区沟槽内形成填充满所述源区沟槽的源区互连膜；平坦化所述源区互连膜直至暴露出第一介质层表面为止，形成源区互连线。

可选的，所述第二介质层包括：第一氧化硅层、位于第一氧化硅层表面的第一氮化硅层、位于第一氮化硅层表面的第二氧化硅层、位于第二氧化硅层表面的第二氮化硅层、以及位于第二氮化硅层表面的第三氧化硅层。

可选的，还包括：在形成第一通孔的同时，在第二介质层内形成暴露出部分源区互连线的源区通孔；在形成漏区插塞和控制栅插塞的同时，在所述源区通孔内形成源区插塞。

可选的，所述栅极结构还包括：位于所述第一栅介质层、浮栅层、第二栅介质层、控制栅层和第一阻挡层侧壁表面的第一侧墙。

可选的，在形成第一侧墙之前，在所述衬底的有源区内形成轻掺杂区。

可选的，在形成第一侧墙之后，在所述衬底的有源区内形成源区和漏区。

可选的，还包括：在形成源区和漏区之后，在所述第一侧墙表面形成第二侧墙；所述第一侧墙的材料为氮化硅；所述第二侧墙的材料为氮化硅。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法，在源区互连线、第一介质层和栅极结构表面形成第二介质层之后，在所述第二介质层内形成若干暴露出漏区表面的第一介质层以及外围区部分栅极结构顶部的第一通孔，并且在所述第一通孔的侧壁表面形成第三阻挡层；之后去除器件区第一通孔底部的第一介质层，以形成漏区通孔；并且去除外围区第一通孔底部的第一阻挡层，以暴露出外围区的控制栅层，以形成控制栅通孔；所述漏区通孔和控制栅通孔用于形成漏区插塞和控制栅插塞。由于在第二介质层内形成第一通孔之后，在所述第一通孔的侧壁表面形成了第三阻挡层，所述第三阻挡层能够在后续刻蚀器件区第一通孔底部的第一介质层时，用于保护第一通孔的侧壁不会受到刻蚀工艺的损害，从而保证了在刻蚀第一介质层时，第一通孔的形貌不会发生变化，从而保证了所形成的漏区通孔的形貌良好。而且，相对于所述漏区通孔，刻蚀形成的第一通孔深度较小，因此刻蚀形成第一通孔的工艺难度较低，能够保证所形成的第一通孔的形貌良好；而在后续刻蚀第一通孔底部的第一介质层时，第一通孔的侧壁表面具有第三阻挡层保护，则所形成的漏区通孔形貌良好；此外，所形成的控制栅通孔的形貌良好；从而能够保证所形成的漏区插塞和控制栅插塞形貌良好，避免漏区插塞与源区互连线之间发生桥接。因此，所形成的存储器结构形貌良好、性能稳定、可靠性提高。

进一步，形成第一通孔的工艺为各向异性的干法刻蚀工艺。由于所述第一通孔的深度较后续形成的漏区通孔的深度小，所述第一通孔的深宽比较低，因此使各向异性的干法刻蚀工艺的难度降低，且所形成的第一通孔的形貌良好。当在所述第一通孔的侧壁表面形成第三阻挡层之后，再对器件区第一通孔底部的第一介质层进行刻蚀，则在刻蚀第一介质层时，所述第一通孔的形貌不会发生变化，有利于保证形成于第一介质层内的部分漏区通孔形貌良好。

进一步，去除器件区第一通孔底部的第一介质层的工艺为湿法刻蚀工艺。由于通过刻蚀第一通孔底部的第一介质层，暴露出器件区的漏区表面，而所述湿法刻蚀工艺对于第一介质层和衬底有源区之间的刻蚀选择比较高，因此在刻蚀第一介质层之后，所暴露出的漏区表面受到的损伤较小，有利于使后续形成于漏区通孔内的漏区插塞与漏区之间的电接触质量良好。

进一步，所述第三阻挡层的形成步骤包括：在第二介质层表面、以及第一通孔的侧壁和底部表面形成第三阻挡膜；刻蚀去除第一通孔底部表面的第三阻挡膜，形成第三阻挡层。而且，所述第一阻挡层的材料与第三阻挡层的材料相同，则在刻蚀去除第一通孔底部表面的第三阻挡膜的同时，还能够去除外围区的第一通孔底部的第一阻挡层，以暴露出外围区的控制栅层。从而能够简化工艺步骤。

进一步，所述第二介质层包括：第一氧化硅层、位于第一氧化硅层表面的第一氮化硅层、位于第一氮化硅层表面的第二氧化硅层、位于第二氧化硅层表面的第二氮化硅层、以及位于第二氮化硅层表面的第三氧化硅层。所述第三氧化硅层用于作为形成第三阻挡层时的刻蚀停止层；所述第二氮化硅层在后续刻蚀器件区第一通孔底部的第一介质层时，用于保护第二氧化硅层免受损伤；所述第二氧化硅层作为层间介质层；所述第一氮化硅层用于在第二介质层内形成外围电路时，作为刻蚀停止层；所述第一氧化硅层作为第二氮化硅层与第一介质层、栅极结构和源区互连线之间的粘附层。

附图说明

图1至图3是一实施例的存储器结构的形成过程的剖面结构示意图；

图4至图31是本发明实施例的存储器结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有的形成闪存存储器的工艺复杂，且所形成的闪存存储器的形貌不佳，性能不良。

随着存储器的结构尺寸缩小，导致存储器的器件密度提高，而制造存储器的工艺难度增大，且容易所形成的存储器结构的形貌及性能不良。图1至图3是一实施例的存储器结构的形成过程的剖面结构示意图。

请参考图1和图2，图2是图1的俯视结构示意图，供衬底100，所述衬底100内具有若干有源区，相邻有源区之间具有隔离结构101，所述衬底100表面具有若干栅极结构102，所述栅极结构102横跨于若干有源区表面，所述栅极结构102两侧分别具有暴露出的有源区衬底100表面和隔离结构101表面的源区沟槽和漏区沟槽，所述漏区沟槽底部的衬底100内具有若干漏区103，所述源区沟槽底部的衬底100内具有若干源区104，所述源区沟槽内具有源线107，所述源线107表面、栅极结构102表面以及漏区沟槽内具有介质层105。

需要说明的是，图2中忽略所述第一介质层105。

所述栅极结构102包括：位于衬底100有源区部分表面的第一栅介质层120、位于第一栅介质层120表面的浮栅层121、位于浮栅层121表面的第二栅介质层122、位于第二栅介质层122表面的控制栅层123、以及位于控制栅层123表面的掩膜层124。

请参考图3，图3基于图1沿割线FF’的剖面结构示意图，在所述介质层105内形成若干漏极插塞106，所述漏极插塞106分别位于若干漏区103表面。

其中，由于所述漏极插塞106采用自对准硅化工艺形成。所述导电结构106的形成步骤包括：在所述介质层105表面形成图形化的光刻胶层，所述图形化层的光刻胶层至少暴露出与漏区103对应的介质层105表面；以所述图形化层光刻胶层为掩膜，刻蚀所述介质层105，直至暴露出漏区103表面为止，形成通孔；在所述通孔内形成填充满所述通孔的导电材料，形成漏极插塞106。

为了降低对光刻精度的要求，所述图形化层的光刻胶层暴露出的区域面积能够大于所述漏区103的面积。而所述栅极结构102还包括位于控制栅层123表面的掩膜层124，因此，即使所述图形化的光刻胶层暴露出的区域尺寸大于所述漏区103的面积，所述掩膜层124也能够在刻蚀第一介质层的过程中，用于保护控制栅层123表面，避免所述控制栅层123受到刻蚀。

因此，所述栅极结构102的高度较高，而所述介质层105位于所述栅极结构102顶部表面，因此，所述介质层105的表面到衬底100有源区表面的距离大于所述栅极结构102的高度；同时，随着半导体器件的密度提高，栅极结构102之间的距离缩小，例如小于50纳米；因此，形成于所述介质层105内的通孔深宽比较大，例如大于6:1。

由于所述通孔的深宽比较大，因此对刻蚀介质层105的工艺提出了更到要求，需要使所形成的通孔的侧壁形貌良好，而且需要避免刻蚀工艺对衬底100的有源区表面造成过度损伤。然而，经过研究发现，现有的干法刻蚀工艺或湿法刻蚀工艺难以满足上述要求。

为了解决上述问题，本发明提供一种存储器结构的形成方法。其中，在源区互连线、第一介质层和栅极结构表面形成第二介质层之后，在所述第二介质层内形成若干暴露出漏区表面的第一介质层以及外围区部分栅极结构顶部的第一通孔，并且在所述第一通孔的侧壁表面形成第三阻挡层；之后去除器件区第一通孔底部的第一介质层，以形成漏区通孔；并且去除外围区第一通孔底部的第一阻挡层，以暴露出外围区的控制栅层，以形成控制栅通孔；所述漏区通孔和控制栅通孔用于形成漏区插塞和控制栅插塞。由于在第二介质层内形成第一通孔之后，在所述第一通孔的侧壁表面形成了第三阻挡层，所述第三阻挡层能够在后续刻蚀器件区第一通孔底部的第一介质层时，用于保护第一通孔的侧壁不会受到刻蚀工艺的损害，从而保证了在刻蚀第一介质层时，第一通孔的形貌不会发生变化，从而保证了所形成的漏区通孔的形貌良好。而且，相对于所述漏区通孔，刻蚀形成的第一通孔深度较小，因此刻蚀形成第一通孔的工艺难度较低，能够保证所形成的第一通孔的形貌良好；而在后续刻蚀第一通孔底部的第一介质层时，第一通孔的侧壁表面具有第三阻挡层保护，则所形成的漏区通孔形貌良好；此外，所形成的控制栅通孔的形貌良好；从而能够保证所形成的漏区插塞和控制栅插塞形貌良好，避免漏区插塞与源区互连线之间发生桥接。因此，所形成的存储器结构形貌良好、性能稳定、可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图31是本发明实施例的存储器结构的形成过程的剖面结构示意图。

请参考图4，提供衬底200，所述衬底200包括器件区201和外围区202，所述器件区201的衬底200内具有若干隔离结构203，相邻隔离结构203之间的衬底200内具有源区。

所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓或砷化镓等。本实施例中，所述衬底200为硅衬底。

所述器件区201用于形成存储器的存储单元；在本实施例中，所述器件区201用于形成存储器的栅极结构。所述外围区202用于形成存储器的外围布线；在本实施例中，所述外围区202作为字线(word line)的电连接区域。

所述隔离结构203用于隔离相邻的有源区，在所述衬底200的有源区内能够进行离子掺杂以形成阱区，所述阱区内的掺杂离子与后续形成的源区和漏区内的掺杂离子的导电类型相反。

本实施例中，所述隔离结构203为浅沟槽隔离结构(Shallow Trench Isolation，简称STI)；所述隔离结构203的材料为绝缘材料，所述绝缘材料包括氧化硅、氮氧化硅、氮氧化硅中的一种或多种组合；所述隔离结构203的表面高于或齐平与所述衬底200表面。

在本实施例中，所述外围区202的衬底200内也具有若干隔离结构203。而且，所述隔离结构203顶部的形状为条形，所述隔离结构203平行排列。

请参考图5至图9，图5是图6至图9的俯视结构示意图，图6是图5沿AA’方向的剖面结构示意图，图7是图5沿BB’方向的剖面结构示意图，图8是图5沿CC’方向的剖面结构示意图，图9是图5沿DD’方向的剖面结构示意图，在所述衬底200表面形成自器件区201延伸至外围区202表面的若干栅极结构204，所述栅极结构204横跨于若干有源区表面，所述栅极结构204两侧分别具有源区沟槽205和漏区沟槽206，所述源区沟槽205和漏区沟槽206底部暴露出器件区201和外围区202的有源区和隔离结构203表面，所述栅极结构204包括：位于衬底有源区表面的第一栅介质层240、位于第一栅介质层240表面的浮栅层241、位于浮栅层241和隔离结构203表面的第二栅介质层242、位于第二栅介质层242表面的控制栅层243、以及位于控制栅层243表面的第一阻挡层244；在所述源区沟槽205底部的有源区内形成源区250，在所述漏区沟槽206底部的有源区内形成漏区260。

本实施例中，所述栅极结构204用于构成或非门(NOR)电擦除隧穿氧化层(ETOX，Erase Through Oxide)闪存存储器。所述栅极结构204还包括：位于所述第一栅介质层240、浮栅层241、第二栅介质层242、控制栅层243和第一阻挡层244侧壁表面的第一侧墙245。

所述栅极结构204横跨于所述隔离结构203表面，即所述栅极结构204位于至少两个相邻的衬底200有源区表面，且所述栅极结构204覆盖相邻有源区之间的隔离结构203表面。在本实施例中，所述栅极结构204投影于衬底200表面的图形为条形，且所述栅极结构204投影于衬底200表面的图形垂直于所述隔离结构203顶部的图形。

而且，所述栅极结构204的数量至少为1个。当所述栅极结构204的数量大于1时，所述栅极结构204平行排列，相邻栅极结构204之间形成源区沟槽205或漏区沟槽206，且所述源区沟槽205与漏区沟槽206也平行且交替排列，使得栅极结构204两侧分别形成源区沟槽205和漏区沟槽206。

所述浮栅层241和控制栅层243的材料为多晶硅；而且，所述控制栅层243的表面或内部还能够具有金属硅化物材料，用于减小控制栅层243的电阻，所述金属硅化物材料能够采用自对准金属硅化工艺形成。所述第一栅介质层240或第二栅介质层242的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述第一阻挡层244的材料与控制栅层243的材料、后续形成的第一介质层的材料、第三介质层的材料或第二介质层与第一阻挡层244接触表面的材料不同；所述第一阻挡层244的材料为氧化硅、氮化硅、氮氧化硅、无定形碳、金属或金属化合物；在本实施例中，所述第一阻挡层244的材料为氮化硅。

在本实施例中，所述第一栅介质层240的材料为氧化硅，所述第一栅介质层240为隧穿氧化层，电子通过所述第一栅介质层240在衬底200内的沟道区和浮栅层241之间迁移，以实现写入、擦除或编程等操作。

所述浮栅层241内能够存储电子，以实现对于数据的断电存储。所述控制栅层243用于对浮栅层241施加偏压，通过不同的偏压以控制浮栅层241执行写入、擦除或编程等操作。所述浮栅层241或控制栅层243的多晶硅材料内还能够掺杂离子，用于调节所述浮栅层241或控制栅层243的电阻。

所述第二栅介质层242用于隔离所述浮栅层241和控制栅层243；在本实施例中，所述第二栅介质层242由氧化硅层、位于氧化硅层表面的氮化硅层、以及位于氮化硅层表面的氧化硅层构成，即所述第二栅介质层222为氧化硅-氮化硅-氧化硅(ONO)结构，所述氧化硅-氮化硅-氧化硅结构的隔离能力强，而且与多晶硅材料的结合能力好。

所述栅极结构204的形成步骤包括：在衬底200表面形成第一栅介质膜；在第一栅介质膜表面形成第一多晶硅膜；采用各向异性的干法刻蚀工艺刻蚀部分第一多晶硅膜和第一栅介质膜，直至暴露出隔离结构203和部分有源区表面，形成第一栅介质层240和浮栅层241；在所述第一栅介质层240和浮栅层241表面形成第二栅介质膜；在第二栅介质膜表面形成第二多晶硅膜；对所述第二多晶硅膜进行平坦化，使所述第二多晶硅膜的表面平坦；在对所述第二多晶硅膜进行平坦化之后，在所述第二多晶硅膜表面形成第一阻挡层244，所述第一阻挡层244定义了所需要所形成的栅极结构204的形状和位置；以所述第一阻挡层244为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第二多晶硅膜和第二栅介质膜直至暴露出部分隔离结构203和有源区表面为止，形成第二栅介质层242和控制栅层243。

其中，所述第一阻挡层244还能够在后续工艺中用于保护控制栅层223的顶部表面，以便后续形成源区互连线251和漏区插塞262时，能够采用自对准(self-aligned)电互连工艺。

在形成第二栅介质层242和控制栅层243之后，在形成第一侧墙245之前，还能够采用离子注入工艺在所述衬底200的有源区内形成轻掺杂区；所述轻掺杂区内的掺杂离子类型与后续形成的源区250和漏区260内的掺杂离子类型相同；所述轻掺杂区用于抑制源区250和漏区260内的掺杂离子发生扩散，用于抑制漏电流。

所述第一侧墙245的材料与后续形成的第一介质层的材料不同，以便后续在去除第一介质层时，所述第一侧墙245能够保护浮栅层241和控制栅层243。在本实施例中，所述第一侧墙245的材料为氮化硅。所述第一侧墙245的形成步骤包括：在所述衬底200、隔离结构203、第一栅介质层240、浮栅层241、第二栅介质层242、控制栅层243和第一阻挡层244表面形成第一侧墙膜；回刻蚀所述第一侧墙膜直至暴露出第一阻挡层244、衬底200和隔离结构203表面，形成第一侧墙245。

在形成第一侧墙245之后，还包括采用离子注入工艺在所述衬底200的有源区内形成源区250和漏区260；其中，所述源区250形成于源区沟槽205底部；所述漏区260形成于漏区沟槽206底部。

在一实施例中，在形成源区250和漏区260之后，还在所述第一侧墙245表面形成第二侧墙；所述第二侧墙能够在后续工艺中对第一侧墙245进行保护；所述第二侧墙的材料为氮化硅；所述第二侧墙的形成步骤与形成第一侧墙的步骤相同，在此不做赘述。

请参考图10至图12，图10与图6的剖面方向一致，图11与图7的剖面方向一致，图12与图8的剖面方向一致，在衬底200和隔离结构203表面形成第一介质层207，所述第一介质层207的表面与栅极结构204的顶部表面齐平。

所述第一介质层207的形成步骤包括：在所述衬底200、隔离结构203和栅极结构204表面形成第一介质膜；对所述第一介质膜表面进行平坦化，直至暴露出所述第一阻挡层244表面，形成所述第一介质层207。

所述第一介质层207的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种；在本实施例中，所述第一介质层207的材料为氧化硅。

所述第一介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；在本实施例中，所述第一介质膜的形成工艺为流体化学气相沉积(FCVD)工艺或高深宽比(HARP)化学气相沉积工艺。所述平坦化工艺为化学机械抛光工艺。

在本实施例中，由于后续采用湿法刻蚀工艺去除漏区260表面第一介质层207，以形成漏区通孔，而所述湿法刻蚀工艺对衬底200与第一介质层207之间的刻蚀选择性较高，对衬底200表面的损伤较小，因此无需在形成第一介质膜之前在所述衬底200、隔离结构203和栅极结构204表面形成停止层。

请参考图13至图14，图13与图11的剖面方向一致，图14与图12的剖面方向一致，去除器件区201漏区沟槽206内的隔离结构203表面的第一介质层207、以及外围区202源区沟槽205和漏区沟槽206内的第一介质层207。

去除所述第一介质层207的步骤包括：在所述第一介质层207和栅极结构204表面形成第一光刻胶层，所述第一光刻胶层暴露出部分第一介质层207表面，且所述第一光刻胶层暴露出的区域与器件区201漏区沟槽206内的隔离结构203、以及外围区202源区沟槽205和漏区沟槽206相对应；以所述第一光刻胶层为掩膜，刻蚀所述第一介质层207，直至暴露出衬底200表面为止。

所述第一光刻胶层的形成步骤包括：在第一介质层207和栅极结构204的顶部表面形成第一光刻胶膜；对所述第一光刻胶膜进行曝光显影工艺，去除部分第一光刻胶膜，形成第一光刻胶层。

刻蚀所述第一介质层207的工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺参数包括：刻蚀气体包括主刻蚀气体和辅助刻蚀气体，主刻蚀气体包括碳氟气体，辅助刻蚀气体包括O₂、H₂、Ar、N₂中的一种或多种，刻蚀气体总流量为10sccm至10000sccm，源功率为100瓦至5000瓦，偏置功率为0瓦至500瓦；所述碳氟气体包括CF₄、C₃F₈、C₄F₈、CHF₃中的一种或多种。

去除器件区201漏区沟槽206内的隔离结构203表面的第一介质层207之后，能够暴露出漏区沟槽206内的隔离结构203表面，后续形成的第二阻挡层能够位于漏区沟槽206内的隔离结构203表面；在后续形成漏区通孔的过程中，所述第二阻挡层能够用于隔离漏区沟槽206内的相邻有源区；在后续形成漏区插塞的过程中，所述第二阻挡层能够用于隔离漏区沟槽206内相邻的漏区插塞。

去除外围区202源区沟槽205和漏区沟槽206内的第一介质层207，则后续形成的第二阻挡层能够位于外围区202的源区沟槽205和漏区沟槽206内；当后续在器件区201的漏区沟槽206内形成漏区插塞、或者在器件区201源区沟槽205内形成源区互连线时，不会在外围区202的源区沟槽205或漏区沟槽206内形成电互连结构。

在本实施例中，在去除第一介质层207之前，还包括在所述第一介质层207和栅极结构204表面形成第三介质层208，在所述第三介质层208表面形成第一光刻胶层；所述第三介质层208的材料为氧化硅；所述第三介质层208的形成工艺为等离子体增强化学气相沉积(PECVD)工艺；所述第三介质层208的密度高于第一介质层207的密度，有利于对栅极结构204的顶部表面进行保护。

请参考图15至图16，图15与图13的剖面方向一致，图16与图14的剖面方向一致，在去除器件区201漏区沟槽206内的隔离结构201表面的第一介质层207、以及外围区202的源区沟槽205和漏区沟槽206内的第一介质层207之后，在器件区201漏区沟槽206内的隔离结构201表面、以及外围区202源区沟槽205和漏区沟槽206内形成第二阻挡层209。

所述第二阻挡层209的材料与第一介质层207的材料不同；在本实施例中，所述第二阻挡层209的材料为氮化硅。所述第二阻挡层209的形成步骤包括：在所述第三介质层208表面、器件区201的漏区沟槽206内、以及器件区201和外围区202的源区沟槽205和漏区沟槽206内形成第二阻挡膜；平坦化所述第二阻挡膜直至暴露出所述第三介质层208表面为止。

其中，所述平坦化工艺能够为化学机械抛光工艺，或者为无掩膜刻蚀工艺，所述无掩膜刻蚀工艺能够为干法刻蚀工艺或湿法刻蚀工艺。所述第二阻挡膜的形成工艺化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在器件区201的漏区沟槽206内，所述第二阻挡层209形成于隔离结构表面，当后续器件区201漏区沟槽206内剩余的第一介质层207之后，能够暴露出器件区漏区沟槽206内的漏区260表面，从而能够在漏区260表面形成漏区插塞，所述器件区201内的第二阻挡层209作为后续刻蚀漏区沟槽206内的第一介质层207时的掩膜。

所述第二阻挡层209还用于在外围区202填充源区沟槽205和漏区沟槽206，则后续在器件区201形成源区互连线和漏区插塞时，不会在外围区202的源区沟槽205和漏区沟槽206内形成电互连结构。

请参考图17和图18，图17与图6的剖面方向一致，图18基于图5中沿EE’方向的剖面结构示意图，在形成第二阻挡层209之后，去除器件区201的源区沟槽205内的第一介质层207。

在去除器件区201源区沟槽205内的第一介质层207之后，能够暴露出器件区201的源区沟槽205底部的有源区和隔离结构203表面，如图28所示，从而后续能够在器件区201的源区沟槽205内填充导电材料，以形成源区互连线。

去除所述器件区201的源区沟槽205内的第一介质层207的步骤包括：在第三介质层208和第二阻挡层209表面形成第二光刻胶层，所述第二光刻胶层暴露出与器件区201的源区沟槽205对应的区域；以所述第二光刻胶层为掩膜，刻蚀所述第一介质层207，直至暴露出器件区201源区沟槽205底部的衬底200。

所述刻蚀第一介质层207的工艺能够为干法刻蚀工艺或湿法刻蚀工艺，所述干法刻蚀工艺能够为各向异性的刻蚀工艺或各向同性的刻蚀工艺。在本实施例中，刻蚀器件区201源区沟槽205内的第一介质层207的工艺为湿法刻蚀工艺，由于所述湿法刻蚀工艺对第一介质层207与衬底200之间的刻蚀选择比较大，对衬底200表面的所述较小，有利于后续在器件区201源区沟槽205内形成电性能稳定的源区互连线。在本实施例中，所述第一介质层207的材料为氧化硅，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。

所述第二光刻胶层的形成步骤包括：在所述第三介质层208和第二阻挡层表面形成第二光刻胶膜；对所述第二光刻胶膜进行曝光显影工艺，去除与源区沟槽205为止对应的部分第二光刻胶膜，形成第二光刻胶层。

其中，形成所述第二光刻胶层时所采用的光刻掩膜能够与形成第一光刻胶层时的光刻掩膜版相同，而所述第二光刻胶层相对于所述第一光刻胶层为反型胶；即当所述第一光刻胶层为正胶时，所述第二光刻胶层为负胶；当所述第一光刻胶层为负胶时，所述第二光刻胶层为正胶；由于所述第一光刻胶层覆盖所述源区沟槽205对应的区域，当所述第二光刻胶层为所述第一光刻胶层的反型胶时，则所述第二光刻胶层能够暴露出所述源区沟槽205对应的区域。

请参考图19和图20，图19与图17的剖面方向一致，图20与图18的剖面方向一致，在去除器件区201的源区沟槽205内的第一介质层207之后，在所述器件区201的源区沟槽205内形成源区互连线251。

所述源区互连线251用于使相邻有源区内的源区250相互电连接，以便对若干源区250施加偏压。所述源区互连线251的材料为导电材料，所述导电材料包括铜、钨、铝或银，所述导电材料还能够包括钛、钽、氮化钛和氮化钽中的一种或多种组合。

所述源区互连线251的形成步骤包括：在第一介质层207表面和器件区201的源区沟槽205内形成填充满所述源区沟槽205的源区互连膜；平坦化所述源区互连膜直至暴露出第一介质层207表面为止，形成源区互连线251。

在本实施例中，所述第一介质层207和栅极结构204表面还具有第三介质层208，则所述源区互连膜形成于第三介质层208(如图17和18所示)和第二阻挡层209表面、以及器件区201的源区沟槽205内。

所述源区互连膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。平坦化所述源区互连膜的工艺为化学机械抛光工艺或回刻蚀工艺，所述回刻蚀工艺能够为干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，在所述平坦化工艺暴露出第三介质层208开之后，继续对所述第三介质层208、第二阻挡层209和所述源区互连膜进行平坦化，直至暴露出第一介质层207表面为止，以去除所述第三介质层208。

请参考图21，图21与图19的剖面方向一致，在所述源区互连线251、第一介质层207和栅极结构204表面形成第二介质层210。

在本实施例中，所述第二介质层210包括：第一氧化硅层210a、位于第一氧化硅层210a表面的第一氮化硅层210b、位于第一氮化硅层210b表面的第二氧化硅层210c、位于第二氧化硅层210c表面的第二氮化硅层210d、以及位于第二氮化硅层210d表面的第三氧化硅层210e。

所述第一氧化硅层210a、第一氮化硅层210b、第二氧化硅层210c、第二氮化硅层210d和第三氧化硅层210e的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在形成所述第三氧化硅层210e之后，还能够对所述第二介质层210进行化学机械抛光，使所述第二介质层210的表面平坦。

其中，所述第三氧化硅层210e用于作为后续形成第三阻挡层时的刻蚀停止层，而所述第三阻挡层用于保护后续形成于第二介质层210内的第一通孔侧壁，防止后续在刻蚀器件区201第一通孔底部的第一介质层207时，所述第一通孔的尺寸被扩大。

所述第二氮化硅层210d在后续刻蚀器件区201第一通孔底部的第一介质层207时，用于保护第二氧化硅层210c免受损伤。所述第二氧化硅层210c作为层间介质层。所述第一氮化硅层210b用于作为刻蚀停止层，当后续在所述第二介质层210内形成外围电路时，刻蚀工艺停止于所述第一氮化层210b。所述第一氧化硅层210a作为第二氮化硅层21b与第一介质层207、栅极结构204和源区互连线251之间的粘附层。

请参考图22至图24，图22与图21的剖面方向一致，图23与图15的剖面方向一致，图24与图9的剖面方向一致，在所述第二介质层210内形成若干第一通孔211，位于器件区201的第一通孔211暴露出漏区260表面的第一介质层207，位于外围区202的第一通孔211暴露出部分栅极结构204顶部。

在器件区201内，所述第一通孔211暴露出位于漏区260表面的第一介质层207，因此，器件区201形成的第一通孔211为后续形成的漏区通孔的一份。在外围区202内，所述第一通孔211暴露出栅极结构204顶部的第一阻挡层244，因此，外围区202的第一通孔211为后续形成的控制栅通孔的一部分。

所述第一通孔211的形成步骤包括：在第二介质层210表面形成第三光刻胶层，所述第三光刻胶层暴露出与器件区201内漏区260对应的第二介质层210、以及与外围区202内栅极结构204对应的第二介质层210；以所述第三光刻胶层为掩膜，刻蚀所述第二介质层210，直至暴露出第一介质层207和栅极结构204表面，形成第一通孔211。

所述第三光刻胶层的形成步骤包括：涂布第三光刻胶膜、以及对第三光刻胶膜进行曝光显影工艺。形成第一通孔211的工艺为各向异性的干法刻蚀工艺；所形成的第一通孔211的侧壁垂直于衬底200表面。

在刻蚀形成第一通孔211的过程中，所述第二介质层210内的第一氮化硅层210b能够作为刻蚀停止层。在一实施例中，在刻蚀至暴露出所述第一氮化硅层210b之后，能够去除第一通孔211底部的第一氮化硅层210b，而第一通孔211底部的第一氧化硅层210a能够在后续与第一介质层207一起被去除。在另一实施例中，还能够不去除所述第一氮化硅层210b，第一通孔211底部的第一氮化硅层210b在后续形成第三阻挡层的过程中被去除。

在外围区202内，所述刻蚀第二介质层210的工艺停止于栅极结构204的顶部表面。在本实施例中，由于所述栅极结构204的顶部为第一阻挡层244，且所述第一阻挡层244的材料为氮化硅，而所述第二介质层210中，第一氧化硅层210a与所述第一阻挡层244相接触，因此，能够通过选用具有高选择比的刻蚀工艺刻蚀第二介质层210，使所述刻蚀工艺停止于所述第一阻挡层244表面。

刻蚀形成第一通孔211的各向异性的干法刻蚀工艺包括：刻蚀气体包括碳氟气体和氧气，所述碳氟气体包括CF₄、C₃F₈、C₄F₈、CHF₃中的一种或多种，刻蚀工艺的偏置电压大于10伏，偏置功率大于100瓦。

在本实施例中，所述第三光刻胶层还包括与器件区201的部分源区互连线250对应的第二介质层210表面，从而在以第三光刻胶层为掩膜，刻蚀所述第二介质层时，能够在形成第一通孔211的同时，第二介质层210内形成暴露出部分源区互连线250的源区通孔，所述源区通孔用于形成源区插塞，所述源区插塞通过源区互连线250对器件区201的若干源区250施加偏压。

请参考图25至图27，图25与图22的剖面方向一致，图26与图23的剖面方向一致，图27与图24的剖面方向一致，在所述第一通孔211的侧壁表面形成第三阻挡层212；去除外围区的第一通孔211底部的第一阻挡层244，在第二介质层210和栅极结构204内形成暴露出外围区202内控制栅层243的控制栅通孔213。

所述第三阻挡层212的材料与第一介质层207的材料不同，所述第三阻挡层212与所述第一介质层207之间具有较高的刻蚀选择性，在后续刻蚀第一通孔211底部的第一介质层207时，所述电阻挡层212能够对第一通孔211的侧壁进行保护，避免在刻蚀第一介质层207的过程中，所述第一通孔211的尺寸被扩大，或者所述第一通孔211的侧壁表面受到损伤，从而保证了后续形成的漏区通孔的形貌良好，则形成于漏区通孔内的漏区插塞的电性能稳定。在本实施例中，所述第三阻挡层212的材料为氮化硅。

所述第三阻挡层212的形成步骤包括：在第二介质层210表面、以及第一通孔211的侧壁和底部表面形成第三阻挡膜；刻蚀去除第二介质层210表面和第一通孔211底部表面的第三阻挡膜，形成第三阻挡层212。

所述第三阻挡膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述第三阻挡膜的厚度即所形成的第三阻挡层212的厚度；所述第三阻挡膜的厚度为3纳米～20纳米。

刻蚀所述第三阻挡膜的工艺为回刻蚀工艺，所述回刻蚀工艺为无掩膜的各向异性干法刻蚀工艺；所述回刻蚀工艺能够在去除第二介质层210表面以及第一通孔211底部表面的第三阻挡膜的同时，保留位于第一通孔211侧壁表面的第三阻挡膜，以形成第三阻挡层212。

在所述回刻蚀形成第三阻挡层212的过程中，所述第三氧化硅层210e用于保护所述第二氮化硅层210d，而所述第二氮化硅层210d用于在后续刻蚀第一通孔211底部的第一介质层207的过程中，保护第二氧化硅层210c。在本实施例中，在所述回刻蚀工艺中，所述第三氧化硅层210e被完全消耗去除。

在本实施例中，由于所述第一阻挡层244的材料与第三阻挡层212的材料相同；因此，能够在刻蚀去除第一通孔211底部表面的第三阻挡膜之后，继续对外围区202第一通孔211底部暴露出的第一阻挡层244进行刻蚀，直至形成暴露出外围区202内控制栅层243的控制栅通孔213；所述控制栅通孔213用于形成控制栅插塞，所述控制栅插塞能够对器件区201栅极结构204内的控制栅层243施加偏压。

请参考图28，图28与图25的剖面方向一致，在形成第三阻挡层212之后，去除器件区201第一通孔211底部的第一介质层207，在第一介质层207和第二介质层210内形成暴露出器件区201内漏区260的漏区通孔261。

去除器件区201第一通孔211底部的第一介质层207的工艺为湿法刻蚀工艺；在本实施例中，所述第一介质层207的材料为氧化硅，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。

在器件区201内，所述第一通孔211暴露出漏区260表面的第一介质层207；而在漏区沟槽206内，相邻漏区260之间具有第二阻挡层209相互隔离，因此，采用湿法刻蚀工艺去除第一通孔211底部的第一介质层207时，不会对漏区沟槽206底部隔离结构203表面造成损伤，使得所形成的漏区通孔261之间具有第二阻挡层209相互隔离；而且，由于漏区260表面受到的损伤较小，则后续与漏区通孔261内形成的漏区插塞与漏区260之间的电连接性能稳定、接触电阻较小。

而且，由于所述第一通孔211的侧壁表面具有第三阻挡层212保护，而所述第二氧化硅层210c表面具有第二氮化硅层210d保护，因此在所述湿法刻蚀工艺中，所述第一通孔211的尺寸不会被扩大，且所述第一通孔211的形貌能够保持稳定，而所述第二氧化硅层210c的厚度也不会被减薄，从而保证了形成于器件区210漏区260表面的漏区通孔261的形貌良好，则后续形成于漏区通孔261内的漏区插塞的形貌良好、性能稳定。

请参考图29至图31，图29与图28的剖面方向一致，图30与图26的剖面方向一致，图31与图27的剖面方向一致，在所述漏区通孔261内形成漏区插塞262，在所述控制栅通孔213内形成控制栅插塞214。

所述漏区插塞262和控制栅插塞214的材料为导电材料，所述导电材料包括铜、钨、铝或银，所述导电材料还能够包括钛、钽、氮化钛和氮化钽中的一种或多种组合。

所述漏区插塞262和控制栅插塞214的形成步骤包括：在第二介质层210表面、漏区通孔261内以及控制栅通孔213内形成填充满所述漏区通孔261内以及控制栅通孔213的导电膜；平坦化所述导电膜，直至暴露出第二介质层210表面为止，形成所述漏区插塞262和控制栅插塞214。

所述导电膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述平坦化工艺为化学机械抛光工艺；在本实施例中，所述第二氮化硅层210d(如图28所示)用于作为化学机械抛光工艺的停止层，并且在暴露所述第二氮化硅层210d之后，对所述第二氮化硅层210d进行抛光，直至暴露出第二氧化硅层210c。

在本实施例中，由于在形成第一通孔211的同时，在第二介质层210内形成了暴露出源区互连线251的漏区通孔，因此，在形成漏区插塞262和控制栅插塞214的同时，能够在所述源区通孔内形成源区插塞；所述源区插塞用于通过所述源区互连线251对器件区201内的若干源区250施加偏压。

综上，本实施例中，在源区互连线、第一介质层和栅极结构表面形成第二介质层之后，在所述第二介质层内形成若干暴露出漏区表面的第一介质层以及外围区部分栅极结构顶部的第一通孔，并且在所述第一通孔的侧壁表面形成第三阻挡层；之后去除器件区第一通孔底部的第一介质层，以形成漏区通孔；并且去除外围区第一通孔底部的第一阻挡层，以暴露出外围区的控制栅层，以形成控制栅通孔；所述漏区通孔和控制栅通孔用于形成漏区插塞和控制栅插塞。由于在第二介质层内形成第一通孔之后，在所述第一通孔的侧壁表面形成了第三阻挡层，所述第三阻挡层能够在后续刻蚀器件区第一通孔底部的第一介质层时，用于保护第一通孔的侧壁不会受到刻蚀工艺的损害，从而保证了在刻蚀第一介质层时，第一通孔的形貌不会发生变化，从而保证了所形成的漏区通孔的形貌良好。而且，相对于所述漏区通孔，刻蚀形成的第一通孔深度较小，因此刻蚀形成第一通孔的工艺难度较低，能够保证所形成的第一通孔的形貌良好；而在后续刻蚀第一通孔底部的第一介质层时，第一通孔的侧壁表面具有第三阻挡层保护，则所形成的漏区通孔形貌良好；此外，所形成的控制栅通孔的形貌良好；从而能够保证所形成的漏区插塞和控制栅插塞形貌良好，避免漏区插塞与源区互连线之间发生桥接。因此，所形成的存储器结构形貌良好、性能稳定、可靠性提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种存储器结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括器件区和外围区，所述器件区的衬底内具有若干隔离结构，相邻隔离结构之间的衬底内具有源区；

在所述衬底表面形成自器件区延伸至外围区表面的若干栅极结构，所述栅极结构横跨于若干有源区表面，所述栅极结构两侧分别具有源区沟槽和漏区沟槽，所述源区沟槽和漏区沟槽底部暴露出器件区和外围区的有源区和隔离结构表面，所述栅极结构包括：位于衬底有源区表面的第一栅介质层、位于第一栅介质层表面的浮栅层、位于浮栅层和隔离结构表面的第二栅介质层、位于第二栅介质层表面的控制栅层、以及位于控制栅层表面的第一阻挡层；

在所述源区沟槽底部的有源区内形成源区，在所述漏区沟槽底部的有源区内形成漏区；

在衬底和隔离结构表面形成第一介质层，所述第一介质层的表面与栅极结构的顶部表面齐平；

去除器件区的源区沟槽内的第一介质层；

在去除器件区的源区沟槽内的第一介质层之后，在所述器件区的源区沟槽内形成源区互连线；

在所述源区互连线、第一介质层和栅极结构表面形成第二介质层；

在所述第二介质层内形成若干第一通孔，位于器件区的第一通孔暴露出漏区表面的第一介质层，位于外围区的第一通孔暴露出部分栅极结构顶部；

在所述第一通孔的侧壁表面形成第三阻挡层；

去除外围区的第一通孔底部的第一阻挡层，在第二介质层和栅极结构内形成暴露出外围区内控制栅层的控制栅通孔；

在形成第三阻挡层之后，去除器件区第一通孔底部的第一介质层，在第一介质层和第二介质层内形成暴露出器件区内漏区的漏区通孔；

在所述漏区通孔内形成漏区插塞，在所述控制栅通孔内形成控制栅插塞。

2.如权利要求1所述的存储器结构的形成方法，其特征在于，所述第三阻挡层的材料与第一介质层的材料不同；所述第三阻挡层的材料为氮化硅。

3.如权利要求1所述的存储器结构的形成方法，其特征在于，所述第三阻挡层的形成步骤包括：在第二介质层表面、以及第一通孔的侧壁和底部表面形成第三阻挡膜；刻蚀去除第二介质层表面和第一通孔底部表面的第三阻挡膜，形成第三阻挡层。

4.如权利要求3所述的存储器结构的形成方法，其特征在于，所述第一阻挡层的材料与第三阻挡层的材料相同；在刻蚀去除第一通孔底部表面的第三阻挡膜的同时，去除外围区的第一通孔底部的第一阻挡层，形成暴露出外围区内控制栅层的控制栅通孔。

5.如权利要求1所述的存储器结构的形成方法，其特征在于，所述第一介质层的材料为氧化硅；所述第一介质层的形成工艺包括流体化学气相沉积工艺或高深宽比化学气相沉积工艺。

6.如权利要求1所述的存储器结构的形成方法，其特征在于，形成第一通孔的工艺为各向异性的干法刻蚀工艺。

7.如权利要求1所述的存储器结构的形成方法，其特征在于，去除器件区第一通孔底部的第一介质层的工艺为湿法刻蚀工艺。

8.如权利要求1所述的存储器结构的形成方法，其特征在于，还包括：在去除器件区的源区沟槽内的第一介质层之前，去除器件区漏区沟槽内的隔离结构表面的第一介质层、以及外围区源区沟槽和漏区沟槽内的第一介质层；在去除器件区漏区沟槽内的隔离结构表面的第一介质层、以及外围区的源区沟槽和漏区沟槽内的第一介质层之后，在器件区漏区沟槽内的隔离结构表面、以及外围区源区沟槽和漏区沟槽内形成第二阻挡层。

9.如权利要求8所述的存储器结构的形成方法，其特征在于，所述第二阻挡层的材料与第一介质层的材料不同。

10.如权利要求9所述的存储器结构的形成方法，其特征在于，所述第二阻挡层的材料为氮化硅。

11.如权利要求1所述的存储器结构的形成方法，其特征在于，在去除器件区的源区沟槽内的第一介质层之前，在所述第一介质层和栅极结构表面形成第三介质层；在形成源区互连线之后，去除所述第三介质层。

12.如权利要求11所述的存储器结构的形成方法，其特征在于，所述第三介质层的材料为氧化硅；所述第三介质层的形成工艺为等离子体增强化学气相沉积工艺。

13.如权利要求1所述的存储器结构的形成方法，其特征在于，所述源区互连线的形成步骤包括：在第一介质层表面和器件区的源区沟槽内形成填充满所述源区沟槽的源区互连膜；平坦化所述源区互连膜直至暴露出第一介质层表面为止，形成源区互连线。

14.如权利要求1所述的存储器结构的形成方法，其特征在于，所述第二介质层包括：第一氧化硅层、位于第一氧化硅层表面的第一氮化硅层、位于第一氮化硅层表面的第二氧化硅层、位于第二氧化硅层表面的第二氮化硅层、以及位于第二氮化硅层表面的第三氧化硅层。

15.如权利要求1所述的存储器结构的形成方法，其特征在于，还包括：在形成第一通孔的同时，在第二介质层内形成暴露出部分源区互连线的源区通孔；在形成漏区插塞和控制栅插塞的同时，在所述源区通孔内形成源区插塞。

16.如权利要求1所述的存储器结构的形成方法，其特征在于，所述栅极结构还包括：位于所述第一栅介质层、浮栅层、第二栅介质层、控制栅层和第一阻挡层侧壁表面的第一侧墙。

17.如权利要求16所述的存储器结构的形成方法，其特征在于，在形成第一侧墙之前，在所述衬底的有源区内形成轻掺杂区。

18.如权利要求16所述的存储器结构的形成方法，其特征在于，在形成第一侧墙之后，在所述衬底的有源区内形成源区和漏区。

19.如权利要求16所述的存储器结构的形成方法，其特征在于，还包括：在形成源区和漏区之后，在所述第一侧墙表面形成第二侧墙；所述第一侧墙的材料为氮化硅；所述第二侧墙的材料为氮化硅。