CN109216259B - 一种存储器的制作方法 - Google Patents

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Abstract

本发明提供一种存储器的制作方法，在浮动栅形成后，采用图案化的负性光刻胶层为掩模对浮动栅之间的隔离结构进行两次刻蚀，然后在隔离结构和浮动栅上依次形成栅间介质层和控制栅。本发明采用负性光刻胶层为掩模对浮动栅之间的隔离结构进行刻蚀，减少或者避免了光刻胶在第一次刻蚀过程中的剥落或褶皱，进而减少由于光刻胶剥落或褶皱对第二次刻蚀的影响，使隔离结构刻蚀到预定的深度，增加栅间介质层与控制栅对浮动栅的包裹面积，提高了耦合率，提升了器件的性能。进一步的，本发明在对隔离结构进行第二次刻蚀前，对所述图案化的负性光刻胶层进行有氧预处理，使第一次刻蚀后光刻胶层的界面得到修复，进一步减少光刻胶在刻蚀过程中造成的缺陷。

Description

一种存储器的制作方法
技术领域
本发明涉及半导体制造领域，特别涉及一种存储器的制作方法。
背景技术
随着半导体工艺技术的发展，在存储器件方面已经开发出存取速度较快的快闪存储器(Flash Memory)。快闪存储器具有可进行多次信息存入、读取和擦除等动作，且具有存入的信息在断电后不会消失的特性。因此，快闪存储器已经成为个人电脑和电子设备所广泛采用的一种非易失性存储器。
快闪存储器的工作电压、读取及擦除的速度与浮动栅和控制栅间耦合率(Coupling Ratio)有关。耦合率是指施加于控制栅上的电压耦合至浮动栅的参数。对于快闪存储器而言，耦合率越大，操作快闪存储器所需要的工作电压越低，编程以及擦除的速率越高，功耗越低。
存储器制备过程中，在浮动栅形成后，会对浮动栅之间的隔离结构进行刻蚀，目的是提高栅间介质层(ONO)与控制栅对浮动栅的包裹面积，提高耦合率，从而获得更好的存储器件擦写速度的要求。
但是，如果对隔离结构采用湿法刻蚀工艺，由于湿法刻蚀的各向同性，在保证沟槽刻蚀深度同时，很容易造成过刻蚀现象，会对后续沉积的栅间介质层(ONO)与浮动栅的耦合率造成不利影响，如果采用干法刻蚀，虽然不会有过刻蚀现象，但浮动栅在等离子体(plasma)的作用下，会发生损伤或者俘获电荷，影响浮动栅的性能。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种存储器的制作方法。
为实现上述技术目的，本发明提供一种存储器的制作方法，包括：
提供一衬底，所述衬底内形成有多个隔离结构，所述隔离结构的上表面高于所述衬底的上表面，且位于所述隔离结构之间的所述衬底上表面上形成有浮动栅；
在所述隔离结构和浮动栅上形成图案化的负性光刻胶层；
以所述图案化的负性光刻胶为掩膜对所述隔离结构进行两次刻蚀，暴露出所述浮动栅的侧壁；
在所述隔离结构和浮动栅上依次形成栅间介质层和控制栅。
可选的，所述图案化的负性光刻胶层的厚度为
Figure BDA0001807042230000021
可选的，所述隔离结构为浅沟槽隔离结构。
可选的，所述浮动栅与所述衬底之间形成有一隧穿氧化层。
可选的，对所述隔离结构进行的两次刻蚀，第一次刻蚀为湿法刻蚀，第二次刻蚀为干法刻蚀。
可选的，所述存储器的制作方法还包括：在进行第二次刻蚀之前，对第一次刻蚀之后的所述图案化的负性光刻胶层进行有氧预处理。
可选的，进行第一次刻蚀后所述隔离结构的顶部距所述浮动栅的上表面的高度为所述浮动栅的高度的1/3到1/2。
可选的，进行第二次刻蚀后所述隔离结构的顶部高于所述隧穿氧化层的上表面。
可选的，所述栅间介质层为氧化物-氮化物-氧化硅的层叠结构。
可选的，所述浮动栅及所述控制栅的材质为多晶硅。
综上所述，本发明提供一种存储器的制作方法，在浮动栅形成后，采用图案化的负性光刻胶层为掩模对浮动栅之间的隔离结构进行两次刻蚀，然后，在隔离结构和浮动栅上依次形成栅间介质层和控制栅。本发明采用负性光刻胶层为掩模对浮动栅之间的隔离结构进行刻蚀，减少或者避免了光刻胶在第一次刻蚀过程中的剥落或褶皱，进而减少由于光刻胶剥落或褶皱对第二次刻蚀的影响，使隔离结构刻蚀到预定的深度，进而增加了栅间介质层与控制栅对浮动栅的包裹面积，提高了耦合率，提升了器件的性能。
进一步的，本发明在对隔离结构进行第二次刻蚀前，对所述图案化的负性光刻胶层进行有氧预处理，使第一次刻蚀后光刻胶层的界面得到修复，进一步减少光刻胶在刻蚀过程中造成的缺陷。
附图说明
图1A-1C为现有技术对相邻浮动栅之间隔离结构进行刻蚀过程中相关步骤对应的结构示意图；
图2为本发明一实施例所提供的存储器制作方法的流程图；
图3A-3K为本发明一实施例所提供的存储器制作方法中相关步骤对应的结构示意图；
图4A为现有技术中光刻胶去除后衬底缺陷分布图；
图4B为本发明一实施例中光刻胶去除后衬底表面的缺陷分布图。
具体实施方式
如背景技术中所述，存储器制备过程中在形成浮动栅后，会对相邻浮动栅之间的隔离结构进行刻蚀以形成需要深度的沟槽，进而暴露出浮动栅的侧壁，增加栅间介质层(ONO)与控制栅对浮动栅的包裹面积，提高耦合率。对隔离结构的刻蚀一般采用湿法刻蚀工艺，由于湿法刻蚀的各向同性，在保证沟槽刻蚀深度同时，很容易造成过刻蚀现象，即湿法刻蚀液很容易侵蚀浮动栅底部的隧穿氧化层。如果采用干法刻蚀(各向异性刻蚀)，虽然不会有过刻蚀现象，但由于干法刻蚀的局限性，浮动栅在等离子体(plasma)的作用下，会发生损伤或者俘获电荷，影响浮动栅的性能。
因此，为避免单一刻蚀工艺的局限性，现有技术一般将刻蚀分为两步进行，包括第一步湿法刻蚀和第二步干法刻蚀，二者结合可以很好地控制沟槽的形貌和深度，且工艺过程对浮动栅的损伤较小。如图1A-1C所示，首先，在衬底100内形成有隔离结构101，隔离结构的上表面高于所述衬底的上表面，且位于隔离结构之间的所述衬底上表面上形成有浮动栅103，所述浮动栅与衬底之间形成有隧穿氧化层102。然后，在所述隔离结构101和浮动栅103上旋涂光刻胶，通过掩膜版105进行曝光显影，形成图案化的光刻胶层104。接着，以图案化的光刻胶层104为掩膜，采用湿法刻蚀去除第一深度的隔离结构101，暴露出浮栅103的部分侧壁。最后，采用干法刻蚀去除第二深度的隔离结构101，使浮动栅103的侧壁暴露出来，避免了刻蚀对浮动栅103底部的隧穿氧化层102的影响。
其中，现有技术中对隔离结构101的刻蚀工艺掩膜采用的是正性光刻胶，其优点显著，应用广泛，但其抗湿法腐蚀能力较差，在第一步湿法刻蚀中，正性光刻胶104可能被湿法刻蚀液(HF)侵蚀并在机械扰动作用下发生剥落(Peeling)或者褶皱(Lifting)，改变了光刻胶的图形和形貌，其中一部分附着在第一步湿法刻蚀形成的沟槽中，导致第二步干法刻蚀难以进行，导致隔离结构没有被刻蚀到设计的深度，影响后续栅间介质层(ONO层)的沉积，最终影响器件的性能。
为解决上述技术问题，本发明提供一种存储器的制作方法，在衬底上形成浮动栅后，采用图案化的负性光刻胶为掩模对浮动栅之间的隔离结构进行两次刻蚀，然后，在隔离结构和浮动栅上依次形成栅间介质层和控制栅。本发明增强了光刻胶的抗湿法腐蚀的能力，减少或避免了光刻胶在刻蚀过程中由于剥落或褶皱而造成的缺陷(隔离结构刻蚀不彻底)，增加了栅间介质层及控制栅对浮动栅的包裹面积，提高了耦合率，从而提升了器件的性能。
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
图2使本发明一实施例所提供的存储器制作方法的流程图，如图2所示，本发明提出一种存储器的制作方法，包括以下步骤：
S01：提供一衬底，所述衬底内形成有多个隔离结构，所述隔离结构的上表面高于所述衬底的上表面，且位于所述隔离结构之间的所述衬底上表面上形成有浮动栅；
S02：在所述隔离结构和浮动栅上形成图案化的负性光刻胶层；
S03：以所述图案化的负性光刻胶层为掩膜对所述隔离结构进行两次刻蚀，暴露出所述浮动栅的侧壁；
S04：在所述隔离结构和浮动栅上依次形成栅间介质层和控制栅。
图3A-图3K是本发明一实施例所提供的存储器制作过程中相关步骤对应的结构示意图。请参考图2所示，并结合图3A-图3K，详细说明本发明提供的存储器的制作方法。
执行步骤S01，提供一衬底200，所述衬底200可以是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。作为优选，本实施例中衬底200为硅衬底。所述衬底200包括三个区域：逻辑电路区域，高压电路区域及存储单元区域，其中逻辑电路区域和高压电路区域位于外围电路区。本实施例只对存储单元区域进行说明，其他区域在此就不详细描述。
首先，在所述衬底200上沉积形成衬垫氧化层201和氮化硅层202，所述衬垫氧化层201可以采用热氧化法或者采用化学气相沉积工艺形成，所述氮化硅层202可以采用二氯硅烷和NH3作为前驱体的化学气相沉积工艺或者采用等离子体化学气相沉积工艺形成。依次刻蚀衬垫氧化层201、氮化硅层202和部分所述衬底200以形成浅沟槽，并沉积绝缘氧化物层填充浅沟槽至氮化硅层之上；平坦化绝缘氧化物层至氮化硅层202，如图3A所示；刻蚀去除衬垫氧化层201和氮化硅层202得到浅沟槽隔离结构(Shallow Trench Isolation，STI)203，如图3B所示。采用这种方式形成的浅沟槽隔离结构203高于衬底200，且在衬底200上表面以上的部分呈上窄下宽的形态。另外，在形成浅沟槽隔离结构203的过程中，所述氮化硅层202的厚度直接决定后续形成浮动栅的高度，故在满足浅沟槽隔离填充能力的基础上，可以将氮化硅层相应设置一较高厚度(如
Figure BDA0001807042230000051
)。
然后，在暴露出的衬底200上形成隧穿氧化层204，如图3C所示。所述隧穿氧化层204的材质优选为氧化硅，可以使用原硅酸四乙酯作为前驱体的化学气相沉积工艺形成，也可以使用其他适合氧化硅的沉积的工艺形成，如以二氯硅烷和氧气为前驱体的化学气相沉积工艺形成。所述隧穿氧化层204的厚度为
Figure BDA0001807042230000061
接着，在所示隧穿氧化层204上以及暴露出的浅沟槽隔离结构203上形成多晶硅层205，所述多晶硅层205覆盖所述隧穿氧化层204与所述浅沟槽隔离结构203，如图3D所示。所述多晶硅层205可以采用低气压化学气相沉积工艺形成，也可采用其他本领域技术人员所熟知的方法形成。
最后，平坦化所述多晶硅层205，露出浅沟槽隔离结构203的顶部，形成浮动栅206，如图3E所示，即相邻的浮动栅206由浅沟槽隔离结构203彼此间隔。
本实施例仅提供了一种在衬底200上形成浮动栅206和浅沟槽隔离203的方法，即先隔离后栅极的方法。但本发明不限于此，在其他实施例中，也可以采用先栅极后隔离的方法。简单地说，先在衬底上形成彼此间隔的浮动栅，然后在浮动栅之间填充隔离材料，以形成图3E中所示的器件结构。
执行步骤S02，在所述浅沟槽隔离结构203和浮动栅206上形成图案化的负性光刻胶层207。具体的，在所述浅沟槽隔离结构203和浮动栅206上旋涂负性光刻胶，烘干处理后通过掩膜版208对所述负性光刻胶进行曝光，然后显影溶解掉未曝光区域的胶膜，再次烘干使胶膜硬化形成图案化的光刻胶层207，如图3F所示。其中，所述负性光刻胶层的厚度范围为
Figure BDA0001807042230000062
例如可以为
Figure BDA0001807042230000063
等，本实施例优选为
Figure BDA0001807042230000064
执行步骤S03，以所述图案化的负性光刻胶层207为掩膜对所述隔离结构203进行两次刻蚀，暴露出所述浮动栅206的侧壁。首先，以所述图案化的负性光刻胶层207为掩膜对所述浅沟槽隔离结构203进行第一次刻蚀，以暴露出部分所述浮动栅206的侧壁，如图3G所示。
所述第一次刻蚀采用湿法刻蚀，浅沟槽隔离结构203的材质优选为绝缘氧化物，湿法刻蚀液对绝缘氧化物具有很高的刻蚀率，而对浮动栅206的影响较小，因此可以采用湿法刻蚀工艺刻蚀沟槽隔离结构203形成凹槽，以暴露出浮动栅206的部分侧壁。同时，通过控制湿法刻蚀的时间和刻蚀溶剂浓度的配比可以使得第一刻蚀(湿法刻蚀)后剩余所述浅沟槽隔离结构203的顶部距所述浮动栅的上表面的高度为所述浮动栅206的高度的1/3到1/2，即剩余浅沟槽隔离结构203将浮动栅底部的隧穿氧化层204进行包裹，从而避免湿法刻蚀对隧穿氧化层204造成损伤。优选的，第一次刻蚀后剩余所述浅沟槽隔离结构203的顶部位于浮动栅的1/2高度处。本实施例中浅沟槽隔离结构203内填充的绝缘氧化物优选为氧化硅，对应湿法刻蚀的刻蚀液优选为稀释后的氢氟酸(HF)，本领域技术人员也可以根据实际需求来具体选择湿法刻蚀的时间和刻蚀溶剂浓度的配比，对本发明并不影响。
另外，负性光刻胶主要有聚肉桂酸脂系(聚酯胶)和环化橡胶系(聚异戊二烯橡胶)两大类，曝光后变为具有很好抗化学腐蚀特性的交联聚合物胶，而正性光刻胶主要以重氮醌为感光化合物，酚醛树脂为基体材料，虽然分辨率较高但耐腐蚀性和附着性较差，即相较于正性光刻胶，负性光刻胶具有更好的抗腐蚀性。本实施例中在第一次湿法刻蚀后，刻蚀液对负性光刻胶的腐蚀性相对较弱，有效减少或避免了光刻胶的剥落或褶皱，进而减少由于光刻胶剥落或褶皱对第二次干法刻蚀的影响，使浅沟槽隔离结构刻蚀到设计的深度，增加了栅间介质层(ONO层)与控制栅对浮动栅的包裹面积，提高了耦合率。同时，负性光刻胶的价格较低，采用负性光刻胶能降低生产成本。
然后，对所述图案化的负性光刻胶层207进行有氧预处理，如图3H所示。所述有氧预处理的工艺气体为氧气，流量为50-200sccm，预处理压力为30-120mtorr，时间为10-60s。对所述图案化的负性光刻胶207进行有氧预处理可以对第一次刻蚀(湿法刻蚀)后的负性光刻胶层的侧壁进行修复，进一步减少光刻胶在刻蚀过程中造成的缺陷。
接着，以有氧预处理后的所述图案化的负性光刻胶层207为掩膜对所述浅沟槽隔离结构203进行第二次刻蚀，暴露出所述浮动栅206的侧壁，如图3I所示。所述第二次刻蚀工艺优选为具有各向异性刻蚀特性的干法刻蚀，在进行干法工艺刻蚀工艺过程中，可以通过调整干法刻蚀气体的刻蚀条件来对剩余浅沟槽隔离结构203进行选择性刻蚀，不仅可以进一步的对隧穿氧化层204进行包裹，从而避免干法刻蚀对隧穿氧化层204造成损伤。即第二次刻蚀后剩余浅沟槽隔离结构203的顶部高于所述隧穿氧化层204的上表面。
执行步骤S04，在所述浅沟槽隔离结构203和浮动栅206上依次形成栅间介质层209和控制栅210。具体的，如图3J所示，首先根据负性光刻胶207厚度选择合适的工艺将其去除，例如可采用灰化(Asher)工艺；接着在所述浅沟槽隔离结构203和浮动栅206上形成栅间介质层209，所述栅间介质层209优选为氧化物-氮化物-氧化物组成的叠层结构(ONO层)；然后在所述栅间介质层209上形成控制栅210，所述控制栅210的材质优选为多晶硅，所述控制栅210可以采用现有的方法形成，作为示例，可以采用化学气相沉积。物理气相沉积等方法形成。所述控制栅210可以采用已知的方法形成，例如先形成控制栅材料层，然后进行化学机械研磨(CMP)工艺。
需要说明的是，在进行第二次刻蚀之后，在相邻所述浮动栅206之间形成有凹槽，即所述凹槽位于所述浅沟槽隔离结构203的上方，所述栅间介质层209形成于所述凹槽的侧壁及底部，并形成于所述浮动栅206的上表面，所述控制栅210位于所述栅间介质层209的上表面并填充满所述凹槽。
图4A和图4B分别为现有技术和本实施例中光刻胶去除后衬底(晶圆)表面缺陷分布图ASI(After Strip Inspection),对比可见，图4B中的缺陷大量减少，因此采用本实施例所提供的存储器的制作方法，可以有效减少缺陷。
综上所述，本发明提供一种存储器的制作方法，在浮动栅形成后，采用图案化的负性光刻胶层为掩模对浮动栅之间的隔离结构进行两次刻蚀，然后，在隔离结构和浮动栅上依次形成栅间介质层和控制栅。本发明采用负性光刻胶层为掩模对浮动栅之间的隔离结构进行刻蚀，减少或者避免了光刻胶在第一次刻蚀过程中的剥落或褶皱，进而减少由于光刻胶剥落或褶皱对第二次刻蚀的影响，使隔离结构刻蚀到预定的深度，进而增加了栅间介质层与控制栅对浮动栅的包裹面积，提高了耦合率，提升了器件的性能。
进一步的，本发明在对隔离结构进行第二次刻蚀前，对所述图案化的负性光刻胶层进行有氧预处理，使第一次刻蚀后光刻胶层的界面得到修复，进一步减少光刻胶在刻蚀过程中造成的缺陷。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种存储器的制作方法，其特征在于，包括：
提供一衬底，所述衬底内形成有多个隔离结构，所述隔离结构的上表面高于所述衬底的上表面，且位于所述隔离结构之间的所述衬底上表面上形成有浮动栅；
在所述隔离结构和浮动栅上形成图案化的负性光刻胶层；
以所述图案化的负性光刻胶层为掩膜对所述隔离结构进行两次刻蚀，暴露出所述浮动栅的侧壁，其中，第一次刻蚀为湿法刻蚀，第二次刻蚀为干法刻蚀；
在所述隔离结构和浮动栅上依次形成栅间介质层和控制栅。
2.根据权利要求1所述存储器的制作方法，其特征在于，所述图案化的负性光刻胶层的厚度为
Figure FDA0002624872150000011
3.根据权利要求1所述存储器的制作方法，其特征在于，所述隔离结构为浅沟槽隔离结构。
4.根据权利要求1所述存储器的制作方法，其特征在于，所述浮动栅与所述衬底之间形成有一隧穿氧化层。
5.根据权利要求1所述存储器的制作方法，其特征在于，所述存储器的制作方法还包括：在进行第二次刻蚀之前，对第一次刻蚀之后的所述图案化的负性光刻胶层进行有氧预处理。
6.根据权利要求1所述存储器的制作方法，其特征在于，进行第一次刻蚀后所述隔离结构的顶部距所述浮动栅的上表面的高度为所述浮动栅的高度的1/3到1/2。
7.根据权利要求4所述存储器的制作方法，其特征在于，进行第二次刻蚀后所述隔离结构的顶部高于所述隧穿氧化层的上表面。
8.根据权利要求1所述存储器的制作方法，其特征在于，所述栅间介质层为氧化物-氮化物-氧化硅的叠层结构。
9.根据权利要求1所述存储器的制作方法，其特征在于，所述浮动栅及所述控制栅的材质均为多晶硅。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299597A (zh) * 2021-06-29 2021-08-24 上海华力微电子有限公司 浅沟槽隔离结构的形成方法
CN114640933B (zh) * 2022-04-20 2024-03-29 瑶芯微电子科技(上海)有限公司 Mems麦克风及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4015823B2 (ja) * 2001-05-14 2007-11-28 株式会社東芝 アルカリ現像液の製造方法，アルカリ現像液，パターン形成方法，レジスト膜の剥離方法，及び薬液塗布装置
US7176130B2 (en) * 2004-11-12 2007-02-13 Freescale Semiconductor, Inc. Plasma treatment for surface of semiconductor device
CN1632938A (zh) * 2004-12-23 2005-06-29 上海华虹（集团）有限公司 一种无硬掩模的浅槽隔离工艺
TWI277202B (en) * 2005-09-27 2007-03-21 Promos Technologies Inc Bottle-shaped trench and method of fabricating the same
KR20140081022A (ko) * 2012-12-21 2014-07-01 삼성전기주식회사 산소 투과 방지막을 포함하는 드라이필름 포토레지스트 및 그 제조방법
CN103279015A (zh) * 2013-05-31 2013-09-04 上海华力微电子有限公司 光刻胶的处理方法以及半导体器件的制备方法
CN104952805B (zh) * 2014-03-31 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种制作嵌入式闪存的方法
US9330956B1 (en) * 2015-01-26 2016-05-03 United Microelectronics Corporation Method for manufacturing semiconductor device
CN106158831B (zh) * 2015-03-24 2018-12-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN106206445B (zh) * 2015-04-29 2019-07-30 中芯国际集成电路制造(上海)有限公司 存储器结构的形成方法
CN105161412B (zh) * 2015-08-31 2018-01-26 上海华力微电子有限公司 一种晶圆边缘产品良率的改善方法
CN107845636B (zh) * 2017-10-23 2020-05-15 上海华力微电子有限公司 一种闪存晶圆的制作方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
G. Beylier;D. Benoit;P. Mora;S. Bruyère;G. Ghibaudo.Contact etch stop a-SixNy:H layer: A key factor for single polysilicon flash memory data retentiona).《Journal of Vacuum Science & Technology B: Microelectronics and Nanometer Structures Processing, Measurement, and Phenomena》.2009, *
Linking EUV lithography line edge roughness and 16nm NAND memory performance;Alessandro Vaglio Pret等;《Microelectronic Engineering》;20121015;全文 *
一种改善分栅快闪存储器擦除能力的方法;康军等;《集成电路应用》;20161014(第09期);全文 *

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