CN106952922B - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。包括步骤：提供半导体衬底，在半导体衬底上形成有若干浮栅结构，在相邻的所述浮栅结构之间形成有向下延伸至半导体衬底中的浅沟槽隔离结构；回蚀刻去除浅沟槽隔离结构中的部分隔离材料，以形成凹槽，露出浮栅结构的部分侧壁；对凹槽中暴露的浅沟槽隔离结构中的隔离材料进行离子注入，以在浅沟槽隔离结构的隔离材料中形成具有较高湿法蚀刻速率的离子注入层，其中，离子注入层的湿法蚀刻速率大于隔离材料的湿法蚀刻速率；进行湿法清洗，以去除离子注入层。本发明的方法提高了湿法蚀刻对于氧化物的蚀刻速率，有效去除了残留于浮栅结构侧壁上的氧化物，提高了器件的良率和性能。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储方案，由于NAND闪存以页为单位读写数据，所以适合于存储连续的数据，如图片、音频或其他文件数据；同时因其成本低、容量大且写入速度快、擦除时间短的优点在移动通讯装置及便携式多媒体装置的存储领域得到了广泛的应用。目前，为了提高NAND闪存的容量，需要在制备过程中提高NAND闪存的集成密度。
在所述NAND闪存制备过程中，首先形成浮栅结构以及位于所述浮栅结构之间的浅沟槽隔离结构，然后执行存储单元打开(cell open,COPEN)的步骤，所述COPEN步骤包括：干法蚀刻去除部分所述浅沟槽隔离结构中的氧化物，以露出所述浮栅结构的部分侧壁，以及ONO介质层沉积前的预清洗，以便后续制备的ONO介质层和控制栅极能和所述浮栅结构形成稳定的接触，避免由于器件尺寸减小引起接触不稳定的情况。
然而当NAND闪存单元的尺寸缩小到2Xnm以下时，COPEN步骤总是遭遇氧化物在浮栅的侧壁上残留的问题，如图1中左图所示，氧化物残留的存在对控制栅极和浮栅之间的接触造成负面影响，造成上述问题的主要原因是：单元有源区AA与单元有源区AA之间的间隔太小，使得蚀刻不能腐蚀侧壁上所有的氧化物，而对于3Xnm NAND很少遇到这些问题，如图1中右图所示。
现有的COPEN制程中执行干法蚀刻工艺时，产生大量的聚合物保护浮栅的侧壁免于受到损伤，在ONO介电层沉积前，往往通过稀释的氢氟酸(DHF)预清洗去除浮栅表面上的自然氧化层，然而对于现有的2XnmNAND闪存，ONO前的预清洗不能完全去除浮栅侧壁上的氧化物。
因此，鉴于上述问题的存在，有必要提出一种新的半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有若干浮栅结构，在相邻的所述浮栅结构之间形成有向下延伸至所述半导体衬底中的浅沟槽隔离结构；
回蚀刻去除所述浅沟槽隔离结构中的部分隔离材料，以形成凹槽，露出所述浮栅结构的部分侧壁；
对所述凹槽中暴露的所述浅沟槽隔离结构中的隔离材料进行离子注入，以在所述浅沟槽隔离结构的隔离材料中形成具有较高湿法蚀刻速率的离子注入层，其中，所述离子注入层的湿法蚀刻速率大于所述隔离材料的湿法蚀刻速率；
进行湿法清洗，以去除所述离子注入层。
可选地，所述隔离材料包括氧化物。
可选地，所述离子注入的离子为VA族重金属元素。
可选地，所述离子注入的离子为砷离子。
可选地，所述湿法清洗为软蚀刻。
可选地，所述离子注入包括注入方向与所述半导体衬底的表面垂直方向具有夹角的倾斜离子注入和注入方向与所述半导体衬底的表面垂直的垂直离子注入。
可选地，所述离子注入的注入能量较低，以使所述离子注入层位于所述隔离材料的表面较浅的区域。
可选地，选用地毯式干法蚀刻去除所述浅沟槽隔离结构中的部分隔离材料。
可选地，形成所述浮栅结构和浅沟槽隔离结构的方法包括：
提供半导体衬底，在所述半导体衬底上形成浮栅层和掩膜层；
图案化所述掩膜层、所述浮栅层和所述半导体衬底，以形成若干相互隔离的浮栅结构以及位于所述浮栅结构之间的浅沟槽；
在所述浅沟槽中填充隔离材料，以形成所述浅沟槽隔离结构；
去除所述掩膜层。
可选地，所述回蚀刻之后，所述浅沟槽隔离结构中的隔离材料在所述浮栅结构侧壁上的部分的厚度比其它部分厚。
综上所述，根据本发明的制造方法，在对浅沟槽隔离结构的隔离材料进行回蚀刻后，增加对隔离材料进行砷离子注入的步骤，以破坏隔离材料硅氧键，提高湿法蚀刻对于隔离材料的蚀刻速率，因此，本发明的方法有效去除了残留于浮栅结构侧壁上的氧化物，提高了器件的良率和性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了现有的2Xnm NAND(左图)和3Xnm NAND(右图)的扫描电镜图；
图2A至图2D示出了本发明一具体实施方式的半导体器件的制造方法依次实施所获得结构的剖面示意图；
图3示出了本发明一具体实施方式的半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的制造方法，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参考图2A至图2D以及图3对本发明的半导体器件的制造方法进行描述。其中，图2A至图2D示出了本发明一具体实施方式的半导体器件的制造方法依次实施所获得结构的剖面示意图；图3示出了本发明一具体实施方式的半导体器件的制造方法的流程图。
首先，执行步骤S301，提供半导体衬底200，在所述半导体衬底200上形成有若干浮栅结构201，在相邻的所述浮栅结构201之间形成有向下延伸至所述半导体衬底200中的浅沟槽隔离结构202，如图2A所示。
其中，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，形成所述浮栅结构201和浅沟槽隔离结构202的方法包括以下步骤A1至A4：
进行步骤A1，在所述半导体衬底上形成浮栅层、掩膜层。
具体地，在所述半导体衬底上形成浮栅层，所述浮栅层可以选用多晶硅层，以在后续的步骤中形成浮栅结构。
其中所述掩膜层可以选用硬掩膜层，例如SiN，以在形成浅沟槽的过程中保护所述浮栅层不受到损坏。
进行步骤A2，图案化所述掩膜层、所述浮栅层和所述半导体衬底，以形成若干相互隔离的浮栅结构以及位于所述浮栅结构之间的浅沟槽。
具体地，执行干法蚀刻工艺，依次对硬掩膜层、浮栅层和半导体衬底200进行蚀刻以形成浅沟槽。具体地，可以在硬掩膜层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对硬掩膜层进行干法蚀刻，以将图案转移至硬掩膜层，并以光刻胶层和硬掩膜层为掩膜对浮栅层和半导体衬底200进行蚀刻，以形成沟槽，并在所述浮栅层中形成通过浅沟槽相互隔离的浮栅结构201。
其中，所述浮栅结构的数目并不局限与某一数值范围。
执行步骤A3，在沟槽内填充隔离材料，以形成浅沟槽隔离结构。
具体地，可以在硬掩膜层上和沟槽内形成隔离材料，所述隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在硬掩膜层上，以形成浅沟槽隔离结构。
最后，执行步骤A4，去除硬掩膜层。去除剩余的硬掩膜层的方法可以为湿法蚀刻工艺，由于去除硬掩膜层的蚀刻剂以为本领域所公知，因此不再详述。
去除氧化物层和氮化物层便得到具有浅沟槽隔离结构的图案，可选地，该步骤还包括对该图案进行阱和阈值电压调整。
首先，执行步骤S302，回蚀刻去除所述浅沟槽隔离结构202中的部分隔离材料，以形成凹槽203，露出所述浮栅结构201的部分侧壁，如图2A所示。
具体地，如图2A所示，隔离材料为氧化物时，在该步骤中通过地毯式干法蚀刻(Blank etch)去除所述浅沟槽隔离结构202中的部分氧化物，形成凹槽203，以露出所述浮栅结构201的部分侧壁，以使所述浮栅结构201在后续的步骤中能和控制栅结构具有更大的接触面积，该步骤称为存储单元打开的步骤(cell open,COPEN)，即通过去除部分浮栅结构之间的隔离材料，以露出部分所述浮栅结构，以便在沉积多晶硅层之后能和所述浮栅结构形成稳定的接触，避免由于器件尺寸减小引起接触不稳定的问题。
其中，所述COPEN工艺可以选用本领域常用的工艺方法，在此不再赘述。
但是在执行完所述COPEN工艺步骤之后，尤其是对于2Xnm节点以下NAND闪存，甚至1Xnm节点以下NAND闪存，由于单元有源区AA与单元有源区AA之间的间隔太小，使得蚀刻不能腐蚀浮栅侧壁上所有的氧化物，使得所述浅沟槽隔离结构中的隔离材料在所述浮栅结构侧壁上的部分的厚度比其它部分厚。在浮栅结构的侧壁上有氧化物残留，氧化物残留的存在对控制栅极和浮栅之间的接触造成负面影响。
本发明中为了克服浮栅结构的侧壁上氧化物残留的问题，在COPEN工艺之后执行步骤303，对所述凹槽203中暴露的所述浅沟槽隔离结构202中的隔离材料进行离子注入，以在所述浅沟槽隔离结构202的隔离材料中形成具有较高湿法蚀刻速率的离子注入层204，其中，所述离子注入层204的湿法蚀刻速率大于所述隔离材料的湿法蚀刻速率，如图2B和图2C所示。
示例性地，离子注入的离子可以为任意的VA族重金属元素，例如，砷、锑、铋中的一种或几种，本实施例中，离子注入的离子为砷离子。该砷离子注入过程可以破坏浅沟槽隔离结构中的隔离材料(例如，氧化硅)中的Si-O键，因此，可以提高离子注入层204的湿法蚀刻速率，例如，离子注入后的离子注入层与热氧化氧化硅的湿法蚀刻速率比可以达到40:1，而原有的隔离材料的湿法蚀刻速率与热氧化氧化硅的湿法蚀刻速率比仅有4.5:1。离子注入层204中包括了对于残留于浮栅结构侧壁上的隔离材料的离子注入层，因此在之后将离子注入层204去除时也即将残留的隔离材料去除。
示例性地，可采用较低的离子注入能量对所述凹槽203中暴露的所述浅沟槽隔离结构202中的隔离材料的表面进行离子注入，以使形成的离子注入层204位于隔离材料的表面较浅的区域。
其中，砷离子注入的剂量可以为1×1010atom/cm2至1×1011atom/cm2，上述数值范围仅作为示例，其他适合的数值范围仍可适用于本发明。
在一个示例中，砷离子注入包括注入方向与所述半导体衬底200的表面垂直方向具有夹角的倾斜离子注入和注入方向与所述半导体衬底200的表面垂直的垂直离子注入。
之后，执行步骤S304，进行湿法清洗，以去除所述离子注入层204，如图2D所示。
在形成ONO(氧化物-氮化物-氧化物的结构绝缘隔离层)之前，对半导体器件进行湿法清洗，该湿法清洗具有对氧化物较大的蚀刻选择比，其除了可以去除半导体器件上的自然氧化层外，还可将前述步骤中形成的离子注入层去除，由于离子注入层中的Si-O键被破坏，因此其对于该离子注入层也具有较大的湿法蚀刻选择性。其中，在本实施例中，该所述湿法清洗为软蚀刻。采用软蚀刻工艺可以将浮栅结构侧壁上残留的氧化物完全去除外，还可以避免对于凹槽底部暴露的隔离材料的过蚀刻而影响浅沟槽隔离结构的高度均匀性。
经过该湿法清洗，将浮栅结构侧壁上残留的氧化物去除，且使得浅沟槽隔离结构的表面更加平坦。
对于完整的半导体器件的制备还需其他中间步骤或后续步骤，例如，在浮栅结构上形成ONO层，在ONO层上形成控制栅极的步骤等，在此均不再赘述。
综上所述，根据本发明的制造方法，在对浅沟槽隔离结构的隔离材料进行回蚀刻后，增加对隔离材料进行砷离子注入的步骤，以破坏隔离材料硅氧键，提高湿法蚀刻对于隔离材料的蚀刻速率，因此，本发明的方法有效去除了残留于浮栅结构侧壁上的氧化物，提高了器件的良率和性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成有若干浮栅结构，在相邻的所述浮栅结构之间形成有向下延伸至所述半导体衬底中的浅沟槽隔离结构；
回蚀刻去除所述浅沟槽隔离结构中的部分隔离材料，以形成凹槽，露出所述浮栅结构的部分侧壁，其中在所述浮栅结构的侧壁上有隔离材料残留；
对所述凹槽中暴露的所述浅沟槽隔离结构中的隔离材料进行离子注入，以在所述浅沟槽隔离结构的隔离材料中形成离子注入层，其中，所述离子注入层的湿法蚀刻速率大于所述隔离材料的湿法蚀刻速率，所述离子注入层包括对应于残留于所述浮栅结构侧壁上的隔离材料的离子注入层；
进行湿法清洗，以去除所述离子注入层，从而将所述浮栅结构侧壁上残留的隔离材料去除。
2.如权利要求1所述的制造方法，其特征在于，所述隔离材料包括氧化物。
3.如权利要求2所述的制造方法，其特征在于，所述离子注入的离子为VA族重金属元素。
4.如权利要求3所述的制造方法，其特征在于，所述离子注入的离子为砷离子。
5.如权利要求1所述的制造方法，其特征在于，所述湿法清洗为软蚀刻。
6.如权利要求1所述的制造方法，其特征在于，所述离子注入包括注入方向与所述半导体衬底的表面垂直方向具有夹角的倾斜离子注入和注入方向与所述半导体衬底的表面垂直的垂直离子注入。
7.如权利要求1所述的制造方法，其特征在于，选用地毯式干法蚀刻去除所述浅沟槽隔离结构中的部分隔离材料。
8.如权利要求1所述的制造方法，其特征在于，形成所述浮栅结构和浅沟槽隔离结构的方法包括：
提供半导体衬底，在所述半导体衬底上形成浮栅层和掩膜层；
图案化所述掩膜层、所述浮栅层和所述半导体衬底，以形成若干相互隔离的浮栅结构以及位于所述浮栅结构之间的浅沟槽；
在所述浅沟槽中填充隔离材料，以形成所述浅沟槽隔离结构；
去除所述掩膜层。
9.如权利要求1所述的制造方法，其特征在于，所述回蚀刻之后，所述浅沟槽隔离结构中的隔离材料在所述浮栅结构侧壁上的部分的厚度比其它部分厚。
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