KR20080039071A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 고집적 플래시 메모리 소자 제조시 공정 제어가 용이하여 소자분리막의 유효높이를 균일하게 제어할 수 있으며, 보이드 없이 균일한 소자분리막을 형성할 수 있는 플래시 메모리 소자의 소자분리막 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 게이트 절연막, 게이트 전극용 도전막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화막, 도전막, 게이트 절연막 및 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 일부 매립되도록 전체 구조 상부면에 소자분리막용 제1 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 식각 방지막을 형성하는 단계와, 상기 트렌치의 내측벽부 일부가 노출되도록 상기 제1 절연막을 식각하는 단계와, 상기 식각 방지막을 제거하는 단계와, 상기 트렌치가 매립되도록 상기 제1 절연막 상에 소자분리막용 제2 절연막을 형성하는 단계와, 상기 패드 질화막이 노출되도록 상기 제2 절연막을 평탄화하는 단계를 포함하는 플래시 메모리 소자의 소자분리막 형성방법을 제공한다.
플래시 메모리 소자, 소자분리막, HDP 산화막, 셀 영역, 식각

Description

플래시 메모리 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER IN FLASH MEMORY DEVICE}
도 1a 내지 도 1f는 종래기술에 따라 고밀도 플라즈마(HDP) 산화막과 폴리실라잔(PSZ)막을 이용하는 플래시 메모리 소자의 소자분리막 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래시 메모리 소자의 소자분리막 형성방법을 설명하기 위해 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
20 : 기판 21 : 게이트 절연막
22 : 플로팅 게이트용 도전막 23 : 패드 질화막
24 : 하드마스크 25, 25A, 25B, 25C, 31, 31A : HDP 산화막
26, 26A, 26B : BARC막 27 : 포토레지스트 패턴
28 : 건식식각공정 29, 30 : 습식식각공정
32 : 소자분리막
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 반도체 메모리 소자, 더욱 구체적으로는 플래시 메모리 소자의 소자분리막 형성방법에 관한 것이다.
메모리 공정 기술의 발달과 더불어 반도체 소자의 크기는 점차 감소하게 되었다. 이에 따라, 액티브 영역(active region) 및 필드 영역(field region)의 크기 또한 감소하게 되었고, 이로 인해, 필드 영역에 형성되는 트렌치의 종횡비가 증가하여 100nm 이하의 고집적 메모리 소자에 있어서는 고밀도플라즈마 산화막(High Density Plasma 산화막, 이하 HDP 산화막이라 함) 단일막만으로는 보이드(void) 없이 균일한 소자분리막의 매립(gap fill)이 어려워졌다.
따라서, 이러한 소자분리막의 매립 특성을 향상시키기 위해 기존에 단일적으로 사용되던 HDP 산화막과 함께 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin On Dielectric)막의 일종인 PSZ(PolySilaZane)막을 이용하여 트렌치를 매립하는 기술이 제안되었다.
이하에서는, 도 1a 내지 도 1f를 참조하여 이와 같이 HDP 산화막과 PSZ막을 함께 이용하는 플래시 메모리 소자의 소자분리막 형성방법에 대해 설명하기로 한다. 여기서, 셀 영역(CELL)은 플래시 메모리 소자의 셀이 형성될 영역이고, 주변회로 영역(PERI)은 이외의 주변 소자가 형성될 영역을 나타내는데, 이때 셀 영역(CELL)의 패턴 밀도가 주변회로 영역(PERI)에 비해 높다.
먼저, 도 1a에 도시된 바와 같이, 셀 영역(CELL)과 주변회로 영역(PERI)으로 정의된 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 폴리실리콘막(12), 패드 질화막(13)을 차례로 형성한다.
이어서, 패드 질화막(13) 상에 하드마스크(14)를 형성한 후, 하드마스크(14)를 통해 패드 질화막(13), 폴리실리콘막(12), 터널 산화막(11) 및 기판(10)을 식각하여 일정 깊이의 트렌치(미도시)를 형성한다.
이어서, 상기 트렌치의 일부가 매립되도록 전체 구조 상부면에 HDP 산화막(15)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 상기 트렌치가 완전히 매립되도록 HDP 산화막(15) 상에 PSZ막(16)을 두껍게 형성한다.
이어서, 도 1c에 도시된 바와 같이, 평탄화공정, 예컨대 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 패드 질화막(13) 상부 표면이 노출되도록 PSZ막(16A)과 HDP 산화막(15A)을 연마한다. 이러한 CMP 공정시에는 PSZ막(16A)과 HDP 산화막(15A)과 함께 패드 질화막(13) 상부의 하드마스크(14, 도 1b 참조)가 제거된다.
이어서, 도 1d에 도시된 바와 같이, 습식식각공정을 실시하여 PSZ막(16B)을 일정 깊이 식각한다. 이로써, HDP 산화막(15A) 상에 일정 두께의 PSZ막(16B)이 잔류하면서 상기 트렌치의 내측벽부 일부가 노출되게 된다.
이어서, 도 1e에 도시된 바와 같이, 상기 트렌치가 완전히 매립되도록 PSZ막(16B)을 포함한 전체 구조 상부면에 다시 HDP 산화막(17)을 두껍게 증착한다.
이어서, 도 1f에 도시된 바와 같이, CMP 공정을 실시하여 패드 질화막(13)의 상부 표면이 노출될 때까지 HDP 산화막(17A)을 연마한다. 이로써, HDP 산화막(15A, 17A) 및 PSZ막(16B)으로 이루어진 소자분리막(18)이 완성된다.
이후에는, 도면에 도시하진 않았지만, 인산용액(H3PO4)을 이용한 습식식각공정을 실시하여 패드 질화막(13)을 제거한다.
그러나, 상기에서 설명한 바와 같이, 종래 기술에 따른 플래시 메모리 소자의 소자분리막 형성방법에서는 습식식각공정을 이용하여 PSZ막을 식각하는데 공정 제어(control)에 어려움이 따르는 단점이 있다. 이는, PSZ막이 다공성(porous) 물질이어서 적절한 높이 조절을 위한 습식식각공정의 시간을 제어하기 어렵기 때문이다. 따라서, 소자분리막의 유효높이(Effective Field oxide Height, EFH)가 불균일해지는 문제가 발생한다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 다음과 같은 여러가지 목적이 있다.
첫째, 고집적 플래시 메모리 소자 제조시 공정 제어가 용이하여 소자분리막의 유효높이를 균일하게 제어할 수 있는 플래시 메모리 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
둘째, 고집적 플래시 메모리 소자 제조시 보이드 없이 균일한 소자분리막을 형성할 수 있는 플래시 메모리 소자의 소자분리막 형성방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 게이트 절연막, 게이트 전극용 도전막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화막, 도전막, 게이트 절연막 및 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 일부 매립되도록 전체 구조 상부면에 소자분리막용 제1 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 식각 방지막을 형성하는 단계와, 상기 트렌치의 내측벽부 일부가 노출되도록 상기 제1 절연막을 식각하는 단계와, 상기 식각 방지막을 제거하는 단계와, 상기 트렌치가 매립되도록 상기 제1 절연막 상에 소자분리막용 제2 절연막을 형성하는 단계와, 상기 패드 질화막이 노출되도록 상기 제2 절연막을 평탄화하는 단계를 포함하는 플래시 메모리 소자의 소자분리막 형성방법을 제공한다.
본 발명은 트렌치를 형성하고, 트렌치의 일부를 매립하는 HDP 산화막을 증착한 후 HDP 산화막 사이의 빈 공간이 매립되도록 식각 방지막을 형성한 다음, 식각 방지막으로 인해 노출된 HDP 산화막을 선택적으로 일부 식각하여 트렌치 내측벽부를 일부 노출시킴으로써, 트렌치 입구 부분(개구부)의 폭을 선택적으로 증가시킬 수 있다. 이를 통해, 후속으로 증착될 HDP 산화막의 매립 특성을 향상시켜 보이드 없이 균일한 소자분리막을 형성할 수 있다. 또한, 검증된 물질인 HDP 산화막 단일 막만으로 소자분리막을 형성하므로 공정 제어가 용이하다.
또한, 본 발명은 최초 HDP 산화막 증착시 기존보다 두꺼운 두께로 증착하여 두번째 증착될 HDP 산화막의 증착두께를 기존보다 감소시킴으로써, 후속 CMP 공정시 연마 대상막이 되는 두번째 HDP 산화막의 연마량을 최소화할 수 있다. 이를 통해, 소자분리막의 유효높이를 균일하게 제어할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래시 메모리 소자의 소자분리막 형성방법을 도시한 공정 단면도이다. 여기서, 셀 영역(CELL)은 플래시 메모리 소자의 셀이 형성될 영역이고, 주변회로 영역(PERI)은 이외의 주변 소자가 형성될 영역을 나타내는데, 이때 셀 영역(CELL)의 패턴 밀도가 주변회로 영역(PERI)에 비해 높다. 따라서, 소자분리막 형성에 있어 이슈(issue)가 되는 보이드 발생 문제는 셀 영역(CELL)에서 심각히 대두되고 있으므로, 여기서는 셀 영역(CELL)의 보이드 발생 억제가 중요하다.
먼저, 도 2a에 도시된 바와 같이, 셀 영역(CELL)과 주변회로 영역(PERI)으로 정의된 기판(20) 상에 게이트 절연막(21), 플로팅 게이트용 도전막(22), 패드 질화막(23)을 차례로 형성한다. 이때, 게이트 절연막(21)은 산화막 또는 질화막을 함유한 산화막 물질로 형성할 수 있다. 또한, 플로팅 게이트용 도전막(22)은 도전성을 갖는 모든 물질로 형성 가능하다. 예컨대, 플로팅 게이트용 도전막(22)으로는 폴리실리콘막을 이용한다.
이어서, 패드 질화막(23) 상에 하드마스크(24)를 형성한 후, 하드마스크(24)를 통해 패드 질화막(23), 플로팅 게이트용 도전막(22), 게이트 절연막(21) 및 기판(20)을 식각하여 일정 깊이의 트렌치(미도시)를 형성한다.
이어서, 상기 트렌치의 일부가 매립되도록 전체 구조 상부면에 소자분리막용으로 HDP 산화막(25)을 증착한다. 여기서, HDP 산화막(25)은 게이트 절연막(21)의 양측부가 노출되지 않도록 기존(1000Å)보다 두껍게 증착한다. 이는, 후속으로 증착될 소자분리막용 HDP 산화막(31, 도 2e 참조)의 증착 두께를 최소화하여 소자분리막의 유효높이를 균일하게 제어하기 위함이다. 즉, 소자분리막을 평탄화하기 위한 CMP 공정시 연마(polishing)량이 증가할수록 소자분리막의 유효높이 균일성이 저하되기 때문에, 본 발명의 실시예에서는 연마 대상막인 HDP 산화막(31) 두께를 최소화하는 것이다.
또한, HDP 산화막(25)의 두께를 기존보다 증가시키는 이유는 후속으로 진행 되는 마스크 공정 및 식각공정, 예컨대 셀 영역(CELL)을 오픈(open)시키는 구조의 포토레지스트 패턴을 이용한 식각공정시 셀 영역(CELL)과 주변회로 영역(PERI) 간의 HDP 산화막(25) 단차를 최소화하는데 있다. 즉, 셀 영역(CELL)에 비해 상대적으로 패턴 밀도가 낮은 주변회로 영역(PERI)에서는 HDP 산화막(25) 증착시 셀 영역(CELL)에서보다 낮은 두께로 증착되기 때문에, 주변회로 영역(PERI)에서의 HDP 산화막(25) 높이를 미리 확보함으로써 셀 영역(CELL)의 HDP 산화막(25) 식각 후 HDP 산화막(25)과 주변회로 영역(PERI)의 HDP 산화막(25)의 높이 차를 최소화하는 것이다. 이 또한, 소자분리막의 유효높이 균일성을 확보하는데 기여한다.
예컨대, HDP 산화막(25)은 기존(1000Å)보다 두껍게 2000~2500Å의 두께로 증착한다. 바람직하게는, 화학기상증착(Chemical Vapor Deposition) 방식을 이용하여 2000Å의 두께로 증착한다.
이어서, HDP 산화막(25)을 큐어링(curing)하여 그 막질을 치밀화(densify)할 수 있다.
이어서, HDP 산화막(25) 상에 저부반사방지막(Bottom Anti Reflective Coating layer, 26)(이하, BARC막이라 함)을 코팅한다. 여기서, BARC막(26)은 식각공정시 BARC막(26) 저부의 HDP 산화막(25)은 식각이 되지 않도록 보호하는 식각 방지막으로 사용되기 위한 것이다.
BARC막(26)은 점도가 매우 낮고 매립 특성이 우수하여 HDP 산화막(25) 사이의 빈 공간을 매립시키는데 사용된다. 이때, BARC막(26)은 패턴 밀도가 높은 셀 영역(CELL)에서는 HDP 산화막(25) 사이의 빈 공간을 완전히 매립시키지만, 이에 비해 상대적으로 패턴 밀도가 낮은 주변회로 영역(PERI)에서는 HDP 산화막(25) 사이의 빈 공간 일부를 매립시킨다. 따라서, 주변회로 영역(PERI)에서는 BARC막(26)으로 인해 상기 트렌치의 양측벽부 일부가 노출되게 된다.
이어서, 도 2b에 도시된 바와 같이, 주변회로 영역(PERI)의 상기 트렌치가 완전히 매립되도록 BARC막(26) 상에 포토레지스트 패턴(27)을 형성한다. 이때, 포토레지스트 패턴(27)은 주변회로 영역(PERI)의 소자분리막이 형성될 영역을 보호하기 위한 것이다.
이어서, 포토레지스트 패턴(27)을 마스크(mask)로 이용한 건식식각공정(28)을 실시하여 BARC막(26A) 및 HDP 산화막(25A)을 일정 두께 식각한다. 예컨대, 셀 영역(CELL)의 BARC막(26A) 및 HDP 산화막(25A)을 약 1500Å의 두께만큼 식각하여 제거한다. 이를 통해, 패턴 밀도가 높은 셀 영역(CELL)의 하드마스크(24) 상으로 노출된 HDP 산화막(25A)의 두께가 감소되므로, 셀 영역(CELL)의 상기 트렌치 내측벽부 일부를 노출시키기 위한 후속 습식식각공정(29)의 공정 시간을 최소화할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 포토레지스트 패턴(27)을 마스크로 이용한 습식식각공정(29)을 실시하여 HDP 산화막(25B)을 일정 두께 식각하여 제거한다. 이로써, 셀 영역(CELL)의 상기 트렌치 내측벽부 일부가 노출되면서 셀 영역(CELL)의 상기 트렌치 입구 부분(개구부라 함) 폭이 전 공정에서보다 현저히 증가하게 된다. 따라서, 후속으로 매립될 소자분리막용 HDP 산화막(31, 도 2e 참조)의 매립 특성을 향상시킬 수 있다.
이러한 습식식각공정(29)시에는 BARC막(26B)이 일정 두께 식각되어 손실될 수 있는데, 이러한 BARC막(26B)은 습식식각공정(29)시 HDP 산화막(25B)의 식각 방지막으로 기능하여 BARC막(26B) 저부의 HDP 산화막(25B)을 보호하는 역할을 한다.
예컨대, 습식식각공정(29)은 HDP 산화막(25B)이 약 1500Å의 두께만큼 제거되도록 그 공정시간을 조절하여 실시하고, BON(H2SO4+H2O2) 용액을 이용한다. 이러한 습식식각공정(29)시에는 하드마스크(24)가 함께 제거된다.
이어서, 도 2d에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(27, 도 2c 참조)을 제거한다.
이어서, 별도의 마스크 없이 습식식각공정(30)을 실시하여 잔류하는 BARC막(26B, 도 2c 참조)을 제거한다. 예컨대, 습식식각공정(30)시에는 BON(H2SO4+H2O2) 용액을 이용한다. 이러한 습식식각공정(30)시에는 BARC막(26B)과 함께 HDP 산화막(25C) 또한 일부 식각될 수 있다.
이어서, 도 2e에 도시된 바와 같이, 상기 트렌치가 완전히 매립되도록 최종 소자분리막용으로 HDP 산화막(31)을 재증착한다. 이러한 HDP 산화막(31)의 증착시에는 패턴 밀도가 높은 셀 영역(CELL)의 상기 트렌치 개구부 폭이 증가된 상태이므로 HDP 산화막(31)이 셀 영역(CELL)에서도 보이드 없이 균일하게 증착될 수 있다.
특히, HDP 산화막(31)은 기존(3500Å)보다 얇게 증착한다. 예컨대, HDP 산화막(31)은 2500~3000Å, 바람직하게는 2500Å의 두께로 증착한다. 이는, 상기에서 설명한 바와 같이 CMP 공정을 통해 연마될 연마 대상막인 HDP 산화막(31)의 증착 두께를 최소화하여 그 연마량을 최소화함으로써, 소자분리막의 유효높이 균일성을 확보하기 위함이다.
이어서, 큐어링 공정을 실시하여 HDP 산화막(31)의 막질을 치밀화할 수 있다.
이어서, 도 2f에 도시된 바와 같이, 평탄화공정, 예컨대 CMP 공정을 실시하여 패드 질화막(23) 상부 표면이 노출되도록 HDP 산화막(31A)을 연마한다. 이로써, 셀 영역(CELL)과 주변회로 영역(PERI)에는 각각 HDP 산화막(25C, 31A) 단일막으로만 이루어져 보이드 없이 균일한 소자분리막(32)이 형성된다.
이어서, 도면에 도시하진 않았지만, 인산용액을 이용한 습식식각공정을 실시하여 패드 질화막(23)을 제거한다.
결국, 본 발명의 실시예에 따르면 HDP 산화막 단일막만으로 보이드 없이 균일한 고집적 반도체 소자의 소자분리막을 형성할 수 있게 된다. 또한, 소자분리막의 유효높이 균일성을 확보할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 또한, 본 발명은 SA-STI(Self Aligned-Shallow Trench Isolation) 공정 또는 ASA-STI(Advanced SA-STI) 공정을 적용하는 플래시 메모리 소자에 유용하게 적용될 수 있는데, 이는 SA-STI 또는 ASA-STI를 적용하는 경우 일반적인 STI 공정에서보다 소자분리막이 매립될 트 렌치의 종횡비가 현저히 증가하기 때문이다. 특히, ASA-STI 구조에서는 플로팅 게이트 형성을 위해 하나의 도전막을 두껍게 형성하기 때문에 트렌치의 종횡비는 더욱 증가한다. 따라서, 본 발명의 기술 사상은 ASA-STI 구조에 가장 유용하게 적용될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 여러가지 효과가 있다.
첫째, 트렌치를 형성하고, 트렌치의 일부를 매립하는 HDP 산화막을 증착한 후 HDP 산화막 사이의 빈 공간이 매립되도록 식각 방지막을 형성한 다음, 식각 방지막으로 인해 노출된 HDP 산화막을 선택적으로 일부 식각하여 트렌치 내측벽부를 일부 노출시킴으로써, 트렌치 입구 부분(개구부)의 폭을 선택적으로 증가시킬 수 있다. 이를 통해, 후속으로 증착될 HDP 산화막의 매립 특성을 향상시켜 보이드 없이 균일한 소자분리막을 형성할 수 있다.
둘째, 검증된 물질인 HDP 산화막 단일막만으로 소자분리막을 형성하므로 소자 제조시 공정 제어가 용이하다.
셋째, 최초 HDP 산화막 증착시 기존보다 두꺼운 두께로 증착함으로써, 두번째 증착될 HDP 산화막의 증착두께를 기존보다 감소시켜 후속 CMP 공정시 연마 대상막이 되는 두번째 HDP 산화막의 연마량을 최소화할 수 있다. 이를 통해, 소자분리막의 유효높이를 균일하게 제어할 수 있다.
넷째, 최초 HDP 산화막 증착시 기존보다 두꺼운 두께로 증착한 후 셀 영역을 선택적으로 오픈시키는 구조의 포토레지스트 패턴을 통해 셀 영역의 HDP 산화막만을 선택적으로 식각함으로써, 셀 영역과 주변회로 영역 간의 소자분리막 단차를 최소화할 수 있다. 따라서, 소자분리막의 유효높이 균일성을 확보할 수 있다.

Claims (11)

  1. 기판 상에 게이트 절연막, 게이트 전극용 도전막 및 패드 질화막을 차례로 형성하는 단계;
    상기 패드 질화막, 도전막, 게이트 절연막 및 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 일부 매립되도록 전체 구조 상부면에 소자분리막용 제1 절연막을 형성하는 단계;
    상기 트렌치가 매립되도록 식각 방지막을 형성하는 단계;
    상기 트렌치의 내측벽부 일부가 노출되도록 상기 제1 절연막을 식각하는 단계;
    상기 식각 방지막을 제거하는 단계;
    상기 트렌치가 매립되도록 상기 제1 절연막 상에 소자분리막용 제2 절연막을 형성하는 단계; 및
    상기 패드 질화막이 노출되도록 상기 제2 절연막을 평탄화하는 단계
    를 포함하는 플래시 메모리 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 절연막을 식각하는 단계는,
    습식식각공정을 실시하여 이루어지는 플래시 메모리 소자의 소자분리막 형성방법.
  3. 제 2 항에 있어서,
    상기 습식식각공정을 실시하기 전,
    상기 식각 방지막 및 제1 절연막을 일정 두께 건식식각하는 단계를 더 포함하는 플래시 메모리 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 제1 절연막의 식각시에는 상기 제1 절연막과 함께 상기 식각 방지막이 일정 두께 식각되는 플래시 메모리 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 식각 방지막은 반사방지막으로 형성하는 플래시 메모리 소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 식각 방지막을 제거하는 단계는,
    습식식각공정을 실시하여 이루어지는 플래시 메모리 소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 절연막은 고밀도 플라즈마(HDP) 산화막으로 형성하는 플래시 메모리 소자의 소자분리막 형성방법.
  8. 제 1 항에 있어서,
    상기 제1 절연막은 2000~2500Å의 두께로 증착하는 플래시 메모리 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서,
    상기 제2 절연막은 2500~3000Å의 두께로 증착하는 플래시 메모리 소자의 소자분리막 형성방법.
  10. 제 1 항에 있어서,
    상기 제1 절연막을 형성한 후,
    큐어링 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 소자분리막 형성방법.
  11. 제 1 항에 있어서,
    상기 제2 절연막을 형성한 후,
    큐어링 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 소자분리막 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160064936A (ko) * 2014-11-28 2016-06-08 삼성전자주식회사 반도체 장치의 제조 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100922989B1 (ko) * 2007-04-25 2009-10-22 주식회사 하이닉스반도체 플래시 메모리 소자 및 그것의 제조방법
US7892942B2 (en) * 2007-07-09 2011-02-22 Micron Technology Inc. Methods of forming semiconductor constructions, and methods of forming isolation regions
KR101666645B1 (ko) * 2010-08-05 2016-10-17 삼성전자주식회사 다양한 소자 분리 영역들을 갖는 반도체 소자의 제조 방법
JP5670777B2 (ja) * 2011-02-10 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9947759B1 (en) * 2017-03-28 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having milti-height structure and method of manufacturing the same
KR102607555B1 (ko) * 2018-12-24 2023-12-01 삼성전자주식회사 반도체 소자
US11502165B2 (en) * 2020-07-08 2022-11-15 Nanya Technology Corporation Semiconductor device with flowable layer and method for fabricating the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124183A (en) * 1997-12-18 2000-09-26 Advanced Micro Devices, Inc. Shallow trench isolation formation with simplified reverse planarization mask
US6335235B1 (en) * 1999-08-17 2002-01-01 Advanced Micro Devices, Inc. Simplified method of patterning field dielectric regions in a semiconductor device
KR20010081154A (ko) * 2000-02-10 2001-08-29 박종섭 반도체소자 제조방법
US6667223B2 (en) * 2001-07-13 2003-12-23 Infineon Technologies Ag High aspect ratio high density plasma (HDP) oxide gapfill method in a lines and space pattern
US6821865B2 (en) * 2002-12-30 2004-11-23 Infineon Technologies Ag Deep isolation trenches
KR100500942B1 (ko) * 2003-06-30 2005-07-14 주식회사 하이닉스반도체 반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법
DE10353387B4 (de) * 2003-11-14 2008-07-24 Infineon Technologies Ag Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung
KR100580116B1 (ko) * 2004-06-25 2006-05-12 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100816749B1 (ko) * 2006-07-12 2008-03-27 삼성전자주식회사 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들
US7364975B2 (en) * 2006-07-20 2008-04-29 Infineon Technologies Ag Semiconductor device fabrication methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160064936A (ko) * 2014-11-28 2016-06-08 삼성전자주식회사 반도체 장치의 제조 방법

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