KR100912986B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트렌치를 포함하는 전체 구조 상에 증착(Deposition), 습식 식각(Wet Etch) 및 증착(Deposition) 공정을 통해 오버행(Overhang)이 최소화된 HDP(High Density Plasma) 산화막을 형성하고, 그 상부에 트렌치를 완전히 채우는 SOD(spin on dielectric) 절연막과 그 상부에 연마 정지막 및 절연막을 형성하여 평탄화 공정에서 연마 정지막을 연마 정지층으로 사용함으로써, 후속한 공정에서 평탄화된 SOD 절연막을 제거하기 위한 습식 식각 공정의 공정 시간을 늘려 HDP 산화막의 오버행을 완전히 제거함에 따라 프로파일 개선을 통해 HDP 산화막으로 터널 절연막의 열화 및 보이드(Void) 없이 트렌치를 매립할 수 있다.
소자 분리막, 오버행, HDP DWD, SOD, PSZ, 연마 정지막, 평탄화, 습식 식각

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a isolation in semiconductor device}
도 1a 내지 1m은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 전자 저장막 106 : 버퍼 산화막
108 : 질화막 110 : 하드 마스크
112 : 소자 분리 마스크 114 : 트렌치
116 : 측벽 산화막 118 : 제1 절연막
120 : 제2 절연막 122 : 제3 절연막
124 : 연마 정지막 126 : 제4 절연막
128 : 제5 절연막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 오버행(overhang)에 의한 보이드(Void) 발생 및 터널 절연막의 열화 없이 트렌치를 매립할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 게이트 절연막, 폴리실리콘막 및 하드 마스크막을 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 방법이 예컨데 NAND형 플래쉬 메모리 소자에 적용되고 있다. 그러나, 고집적화된 소자의 경우, 트렌치의 입구 폭에 비해 트렌치 깊이가 깊기 때문에 트렌치를 보이드 없이 매립하는 것은 매우 어려운 실정이다.
그 이유는 트렌치에 산화막을 매립하는데 있어서, 트렌치 입구가 트렌치 바닥에 비해 증착 속도가 빠르기 때문에 산화막 증착이 진행되면서 트렌치 입구가 막히게 되는 오버행(overhang)이 발생하여 트렌치 내부에 보이드(void)가 발생하기 때문이다.
상술한 문제점을 해결하기 위하여 매립 물질을 SOD(Spin on Dielectric) 물질로 변경하여 트렌치를 매립하는 방식이 도입되었다. 특히, SOD 물질 중 점도가 낮아 물처럼 흐르는 성질을 가지는 PSZ(polysilazane)를 이용하여 트렌치를 완전히 갭필하는 방법이 있다. 그러나, PSZ 물질은 내부에 불순물과 수분이 많이 함유되어 있어 터널 절연막과 인접하게 형성될 경우 터널 절연막을 열화시켜 소자의 신뢰성을 저하시킨다.
본 발명은 오버행(Overhang) 발생을 최소화하고, 발생된 오버행은 제거하고자 하는 절연막 상부에 연마 정지층을 이용하여 절연막 간 서로 다른 식각 선택비를 이용하는 습식 식각 공정 시 공정 시간을 늘려 완전히 제거함으로써, 프로파일 개선을 통해 터널 절연막의 열화 및 보이드 없이 트렌치를 매립할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공함에 있다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은, 소자 분리 영역에 트렌치가 형성된 반도체 기판이 제공되는 단계, 상기 트렌치의 일부가 채워지도록 상기 트렌치를 포함하는 전체 구조 상에 제1 절연막을 증착하는 단계, 상기 트렌치가 완전히 채워지도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계, 상기 제2 절연막 상에 연마 정지막 및 제3 절연막을 형성하는 단계, 상기 제3 절연막을 식각하기 위한 평탄화 공정을 실시하는 단계, 상기 연마 정지막을 제거하기 위한 제1 식각 공정을 실시하는 단계, 상기 제2 절연막을 제거하기 위하여 제2 식각 공정을 실시하는 단계, 및 상기 트렌치가 완전히 채워지도록 상기 제1 절연막 상에 제4 절 연막을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 1m은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 플로팅 게이트용 전자 저장막(104) 및 소자 분리 마스크(112)가 순차적으로 형성된다. 소자 분리 마스크(112)는 버퍼 산화막(106), 질화막(108) 및 하드 마스크(110)의 적층 구조로 형성될 수 있다. 하드 마스크(110)는 질화물, 산화물, SiON 또는 아모퍼스 카본으로 형성될 수 있다. 한편, 전자 저장막(104)은 비휘발성 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘막으로 형성된다.
도 1b를 참조하면, 소자 분리 영역의 소자 분리 마스크(112), 전자 저장막(104) 및 터널 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 소자 분리 마스크(112)를 이용한 식각 공정으로 전자 저장막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 질화막(108), 버퍼 산화막(106), 전자 저장막(104) 및 터널 절연막(102)을 식각하는 과정에서 하드 마스크(110)도 소정의 두께만큼 식각된다. 이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 식각 공정으로 식각하여 트렌치(114)를 형성한다. 이때, 트렌치(114)의 측벽이 85도 내지 90도로 경사지도록 식각 공정을 실시할 수 있다.
도 1c를 참조하면, 트렌치(114)의 일부가 채워지도록 트렌치(114)를 포함하는 소자 분리 마스크(112) 상에 절연 물질을 증착하여 제1 절연막(118)을 형성한다. 제1 절연막(118)은 트렌치(114)의 매립 특성을 향상시키고, 이후에 형성될 SOD(spin on dielectric) 절연막의 큐어링(curing) 공정 시 아웃가싱(Outgasing)되는 H2 또는 SiH2의 침해 및 도즈 이온 이동(dose ion moving) 등에 의해 소자 특성이 저하되는 것을 방지하기 위하여 형성하며, HDP 산화막(High Density Plasma Oxide Layer)을 이용하여 라이너(liner) 형태로 형성할 수 있다. 이때, 제1 절연막(118)은 500Å 내지 2000Å의 두께로 형성한다.
한편, 제1 절연막(118)을 형성하기 전에 트렌치(114)를 형성하기 위한 식각 공정에 의해 트렌치(114)의 측벽 및 저면에 발생된 식각 손상을 치유하기 위하여 산화 공정을 더 실시할 수 있다. 이로써, 산화 공정을 통해 트렌치(114)의 측벽 및 저면이 산화되어 식각 손상층이 측벽 산화막(116)으로 형성된다. 한편, 산화 공정에 의해, 트렌치(114)의 측벽 및 저면 뿐만 아니라 전자 저장막(104) 및 소자 분리 마스크(112)의 표면도 소정의 두께만큼 산화될 수 있다. 이 경우, 측벽 산화막(116)은 전체 표면에 형성되며, 트렌치(114)의 측벽 및 저면에 상대적으로 실리콘 성분이 많이 분포되어 있기 때문에 트렌치(114)의 측벽 및 저면에서 측벽 산화막(116)이 보다 두껍게 형성된다.
도 1d를 참조하면, 제1 절연막(118)의 일부를 식각하기 위한 제1 식각 공정을 실시한다. 제1 식각 공정은 제1 절연막(118)의 두께를 낮추어 후속한 공정에서 추가로 HDP 산화막 증착 시 오버행(overhang)을 최소화하기 위하여 실시하며, 습식 식각(Wet Etch) 공정으로 실시한다. 바람직하게 제1 식각 공정은 HF 또는 BOE(Buffered Oxide Etchant)를 이용하여 실시한다.
도 1e를 참조하면, 추가로 트렌치(114)가 채워지도록 식각된 제1 절연막(118) 상에 절연 물질을 증착하여 제2 절연막(120)을 형성한다. 제2 절연막(120)은 매립 특성을 향상시키고, 이후에 형성될 SOD 절연막의 큐어링 공정 시 아웃가싱되는 H2 또는 SiH2의 침해 및 도즈 이온 이동(dose ion moving) 등에 의해 소자 특성이 저하되는 것을 방지하기 위하여 형성하며, HDP 산화막을 이용하여 라이너 형태로 형성할 수 있다. 이때, 제2 절연막(120)은 500Å 내지 2000Å의 두께로 형성하며, 터널 절연막(102)의 열화를 방지하기 위하여 제2 절연막(120)의 상부 표면이 반도체 기판(100) 위로 100Å 내지 1000Å 두께만큼 높게 형성되도록 조절하는 것이 바람직하다.
이렇게, 제1 절연막(118)을 증착한 후 제1 식각 공정을 통해 제1 절연막(118)의 두께를 낮추고, 그 상부에 HDP 산화막을 재증착하여 제2 절연막(120)을 형성하는 증착(Deposition), 습식 식각(Wet Etch) 및 증착(Deposition)(이하 HDP DWD라 칭함) 공정을 통해 제2 절연막(120)의 오버행(overhang)을 최소화할 수 있다.
도 1f를 참조하면, 트렌치(114)가 완전히 채워지도록 제2 절연막(120) 상에 절연 물질을 증착하여 제3 절연막(122)을 형성한다. 제3 절연막(122)은 흐름성이 좋아 트렌치(114)의 매립 특성이 가장 우수한 SOD(spin on dielectric) 방식을 이용하여 SOD 절연막으로 형성한다. 이때, SOD 절연막을 형성하기 위하여 PSZ(polysilazane) 계열 또는 HSQ(hydrogen silsequioxane) 계열의 케미컬(Chemical)을 사용한다. 따라서, SOD 절연막은 PSZ막 또는 HSQ막으로 형성될 수 있으며, PSZ막으로 형성하는 것이 바람직하다. 이때, 제3 절연막(122)이 질화막(108) 위로 100Å 내지 1000Å의 두께만큼 두껍게 형성되도록 한다.
한편, SOD 방식으로 제3 절연막(122)을 형성할 경우, 코팅(Coating) 공정 후 베이킹(Baking) 공정 및 큐어링(curing) 공정을 포함하며, 코팅된 막을 경화시키기 위한 베이킹 공정은 50℃ 내지 250℃의 온도에서 실시한다. 또한, SOD 절연막에 포함된 불순물 가스를 아웃가싱(Outgasing) 시키고, 막질을 치밀화시키기 위한 큐어링(curing) 공정은 N2분위기, 또는 O2 및 H2O가 혼합된 분위기에서 온도를 200℃ 내지 800℃로 하여 15분 내지 120분 동안 실시한다.
도 1g를 참조하면, 제3 절연막(122) 상에 연마 정지막(124)을 형성한다. 연마 정지막(124)은 후속한 공정에서 실시되는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정의 평탄화 과정에서 연마 정지층으로 사용하기 위하여 형성하며, 질화막으로 형성한다. 연마 정지막(124)은 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법 또는 퍼니스(furnace)를 이용하여 형성하여 100Å 내지 500Å의 두께로 형성한다.
도 1h를 참조하면, 연마 정지막(124) 상에 제4 절연막(126)을 형성한다. 제4 절연막(126)은 SOD 절연막 또는 PECVD 산화막으로 형성할 수 있으며, SOD 절연막으로 형성할 경우 PSZ막 또는 HSQ막으로 형성할 수 있다. 제4 절연막(126)은 후속한 공정에서 식각될 제3 절연막(122)을 평탄화하기 위하여 500Å 내지 8000Å의 두께로 형성한다. 이때, 제4 절연막(126)으로 인해 표면 단차가 완화될 수 있다.
도 1i를 참조하면, 제4 절연막(126)을 식각하기 위한 제1 평탄화 공정을 실시한다. 제1 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시하며, 이 경우 연마 정지막(124)을 연마 정지층으로 하여 연마가 종료되도록 한다. 이때, 제1 평탄화 공정은 연마 정지막(124)이 0Å 내지 200Å 두께의 연마량을 갖도록 실시한다. 이로써, 제1 평탄화 공정에 의해 연마 정지막(124)의 표면 단차가 완화된다.
이렇게, 연마 정지막(124)을 연마 정지층으로 사용하여 연마를 종료할 경우 기존의 활성 영역 상에 형성된 소자 분리 마스크의 질화막에서 연마를 종료할 때보다 후속한 공정에서 두 절연막(130 및 122) 간 서로 다른 식각 선택비를 이용한 습식 식각 공정 시 공정 시간을 늘릴 수 있다.
도 1j를 참조하면, 잔류된 연마 정지막(124)을 제거하기 위한 제2 식각 공정을 실시한다. 제2 식각 공정은 인산(H3PO4) 용액을 이용하여 실시할 수 있다. 이때, 표면 단차가 완화된 연마 정지막(124)이 제거되면서 제3 절연막(122)의 표면은 단차가 더욱 완화된다.
도 1k를 참조하면, 제3 절연막(122)의 평탄화를 위하여 제2 평탄화 공정을 더 실시한다. 제2 평탄화 공정은 CMP 공정으로 실시할 수 있으며, 제3 절연막(122)이 0Å 초과 1000Å 이하 두께의 연마량을 갖도록 실시한다. 이렇게, 제3 절연막(122)의 일부를 연마함으로써 제3 절연막(122)이 평탄화된다. 따라서, 제3 절연막(122)의 평탄화를 통해 후속 공정에서 SOD 절연막과 HDP 산화막의 식각 선택비를 이용한 습식 식각 공정을 효율적으로 실시할 수 있다. 한편, 제2 평탄화 과정에서 제2 절연막(120)의 상부가 일부 식각될 수 있다.
도 1l을 참조하면, 트렌치(114) 상부의 제3 절연막(122)을 제거하기 위하여 제3 식각 공정을 실시한다. 제3 식각 공정은 HF 또는 BOE를 이용하여 실시한다.
바람직하게, 제3 식각 공정은 제3 절연막(122)과 제2 절연막(120)의 식각 선택비를 5:1로 하여 실시한다. 따라서, 제3 절연막(122) 제거 공정 시 제2 절연 막(120)도 일부분 식각되어 트렌치(114) 입구 부분에 발생된 오버행이 제거되면서 소자 분리 마스크(112), 전자 저장막(104) 및 터널 절연막(102)으로 이루어지는 적층물의 측벽 및 트렌치(114) 저면에 제2 절연막(120)이 잔류된다.
즉, 제3 절연막(122)에 대해 제2 절연막(120)이 저 선택비를 갖으므로 제3 절연막(122)이 식각되는 동안 적층물의 측벽에 형성된 오버행이 식각액에 노출되는 시간이 늘어나면서 오버행이 제거된다. 이때, 적층물의 측벽에 잔류된 제2 절연막(120)은 양의 슬로프(positive slope)를 갖게 되어 후속한 공정에서 절연막을 적층하여 트렌치(114)를 매립하기에 유리한 프로파일로 형성된다.
도 1m을 참조하면, 트렌치(114)가 완전히 채워지도록 잔류된 제2 절연막(120)을 포함하는 전체 구조 상에 절연 물질을 증착하여 제5 절연막(128)을 형성한다. 제5 절연막(128)은 HDP 산화막으로 형성할 수 있으며, 1000Å 내지 8000Å의 두께로 형성한다. 이로써, 트렌치(114) 입구의 오버행이 제거되고, 프로파일이 개선된 제2 절연막(120)에 의해 트렌치(114) 내부에 보이드(Void) 발생 없이 HDP 산화막으로 제5 절연막(128)을 증착함으로써, 터널 산화막(102)의 열화 없이 트렌치(114) 매립 특성을 향상시킬 수 있다.
이후, 제5 절연막(128)을 일부 식각하여 소자 분리막의 유효 산화막 높이(Effective Field oxide Height; EFH)를 제어한 후 제5 절연막(128)을 포함한 전체 구조 상에 유전체막(미도시) 및 컨트롤 게이트용 도전막(미도시)을 형성한다. 유전체막은 ONO(Oxide-Nitride-Oxide) 적층 구조로 형성할 수 있다. 컨트롤 게이트용 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있으며, 바람직하게 폴리실 리콘막으로 형성한다.
이후, 통상적인 식각 공정으로 컨트롤 게이트용 도전막, 유전체막 및 전자 저장막(104)을 순차적으로 패터닝한다. 이로써, 전자 저장막(104)으로 이루어진 플로팅 게이트(미도시) 및 컨트롤 게이트용 도전막으로 이루어진 컨트롤 게이트(미도시)가 형성된다.
본 발명에서는 설명의 편의를 위하여 비휘발성 메모리 소자에 관하여 설명하였으나, 이에 한정되는 것은 아니며 반도체 소자의 소자 분리막 형성에 다양하게 적용할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 트렌치를 포함하는 전체 구조 상에 증착, 습식 식각 및 증착 공정을 통해 오버행이 최소화된 HDP 산화막을 형성할 수 있다.
둘째, 트렌치를 완전히 채우는 SOD 절연막 상부에 연마 정지막 및 절연막을 형성하여 평탄화 공정에서 연마 정지막을 연마 정지층으로 사용함으로써, 후속한 공정에서 평탄화된 SOD 절연막을 제거하기 위한 습식 식각 공정 시 공정 시간을 늘려 HDP 산화막의 오버행을 완전히 제거할 수 있다.
셋째, 오버행을 완전히 제거함에 따라 프로파일 개선을 통해 보이드(Void) 없이 HDP 산화막으로 트렌치를 매립하여 터널 절연막의 열화를 방지하고, 이를 통해 소자의 신뢰성을 향상시킬 수 있다.

Claims (27)

  1. 소자 분리 영역에 트렌치가 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치의 일부가 채워지도록 상기 트렌치를 포함하는 전체 구조 상에 제1 절연막을 증착하는 단계;
    상기 트렌치가 완전히 채워지도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 연마 정지막 및 제3 절연막을 형성하는 단계;
    상기 제3 절연막을 식각하기 위한 평탄화 공정을 실시하는 단계;
    상기 연마 정지막을 제거하기 위한 제1 식각 공정을 실시하는 단계;
    상기 제2 절연막을 제거하기 위하여 제2 식각 공정을 실시하는 단계; 및
    상기 트렌치가 완전히 채워지도록 상기 제1 절연막 상에 제4 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서, 상기 제1 절연막을 형성하는 단계는,
    상기 트렌치의 일부가 채워지도록 제1 HDP 산화막을 형성하는 단계; 및
    상기 트렌치의 일부가 추가로 채워지도록 상기 제1 HDP 산화막 상에 제2 HDP 산화막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 2 항에 있어서,
    상기 제1 HDP 산화막 또는 제2 HDP 산화막은 500Å 내지 2000Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 2 항에 있어서,
    상기 제2 HDP 산화막은 상부 표면을 상기 반도체 기판 위로 100Å 내지 1000Å 두께만큼 높게 형성하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 2 항에 있어서, 상기 제2 HDP 산화막 형성 전,
    상기 제1 HDP 산화막의 두께가 낮아지도록 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 5 항에 있어서,
    상기 식각 공정은 HF 또는 BOE를 이용하여 실시하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 제2 절연막은 SOD 절연막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 7 항에 있어서,
    상기 SOD 절연막 형성 단계는 SOD 코팅 공정, 베이킹 공정 및 큐어링 공정을 포함하는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 8 항에 있어서,
    상기 SOD 코팅 공정은 PSZ(Polysilazane) 계열 또는 HSQ(hydrogen silsequioxane) 계열의 케미컬을 사용하여 실시하는 반도체 소자의 소자 분리막 형성 방법.
  10. 제 8 항에 있어서,
    상기 베이킹 공정은 50℃ 내지 250℃의 온도에서 실시하는 반도체 소자의 소자 분리막 형성 방법.
  11. 제 8 항에 있어서,
    상기 큐어링 공정은 N2분위기, 또는 O2 및 H2O가 혼합된 분위기에서 온도를 200℃ 내지 800℃로 하여 15분 내지 120분 동안 실시하는 반도체 소자의 소자 분리막 형성 방법.
  12. 제 1 항에 있어서,
    상기 연마 정지막은 질화막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  13. 제 1 항에 있어서,
    상기 연마 정지막은 100Å 내지 500Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  14. 제 1 항에 있어서,
    상기 연마 정지막은 플라즈마화학기상증착(PECVD) 방법 또는 퍼니스(Furnace)를 이용하여 형성하는 반도체 소자의 소자 분리막 형성 방법.
  15. 제 1 항에 있어서,
    상기 평탄화 공정은 화학적 기계적 연마 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
  16. 제 15 항에 있어서,
    상기 평탄화 공정에서 상기 연마 정지막은 0Å 내지 200Å 두께의 연마량을 갖도록 연마되는 반도체 소자의 소자 분리막 형성 방법.
  17. 제 1 항에 있어서,
    상기 제1 식각 공정은 인산(H3PO4) 용액을 이용하여 실시하는 반도체 소자의 소자 분리막 형성 방법.
  18. 제 1 항에 있어서,
    상기 제1 식각 공정을 실시하는 단계 이후에 상기 제2 절연막의 일부가 식각되도록 평탄화 공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  19. 제 18 항에 있어서,
    상기 제2 절연막의 일부가 식각되도록 평탄화 공정을 실시하는 단계는 화학적 기계적 연마 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
  20. 제 19 항에 있어서,
    상기 제2 절연막의 일부가 식각되도록 평탄화 공정을 실시하는 단계는 상기 제2 절연막이 0Å 초과 1000Å 이하 두께의 연마량을 갖도록 실시하는 반도체 소자의 소자 분리막 형성 방법.
  21. 제 1 항에 있어서,
    상기 제2 식각 공정은 HF 또는 BOE를 이용하여 실시하는 반도체 소자의 소자 분리막 형성 방법.
  22. 제 21 항에 있어서,
    상기 제2 식각 공정은 제2 절연막과 제1 절연막의 식각 선택비를 5:1로 하여 실시하는 반도체 소자의 소자 분리막 형성 방법.
  23. 제 1 항에 있어서,
    상기 제3 절연막은 SOD 절연막 또는 PECVD 산화막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  24. 제 23 항에 있어서,
    상기 SOD 절연막은 PSZ(Polysilazane)막 또는 HSQ(hydrogen silsequioxane)막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  25. 제 1 항에 있어서,
    상기 제3 절연막은 500Å 내지 8000Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  26. 제 1 항에 있어서,
    상기 제4 절연막은 1000Å 내지 8000Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  27. 제 1 항에 있어서,
    상기 제1 절연막을 형성하는 단계 이전에 산화 공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
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