KR20100085670A - 반도체 소자의 소자 분리 구조 형성방법 - Google Patents
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Abstract
본 발명은 특히 정지막으로 이용된 하드 마스크막 제거시 소자 분리 구조의 측벽에 홈(예를 들어, 모트(moat))이 형성되는 것을 방지할 수 있는 반도체 소자의 소자 분리 구조 형성방법에 관한 것이다.
본 발명에 따른 반도체 소자의 소자 분리 구조 형성방법은 터널 절연막, 전하 저장막, 소자 분리를 위한 절연막과 식각 선택비를 갖도록 형성된 하드마스크막, 및 포토레지스트 패턴이 적층된 반도체 기판이 제공되는 단계, 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 하드마스크막, 전하 저장막, 터널 절연막 및 반도체 기판을 식각하여 반도체 기판에 트렌치를 형성하는 단계, 트렌치를 포함한 반도체 기판의 상부에 소자 분리를 위한 절연막을 형성하는 단계, 소자 분리를 위한 절연막을 평탄화하여 소자 분리 구조를 형성하는 단계, 및 건식 식각 공정을 이용하여 하드마스크막을 제거하는 단계를 포함한다.
평탄화 정지막, 하드 마스크, 폴리 실리콘, 건식 식각
Description
본 발명은 반도체 소자의 소자 분리 구조 형성방법에 관한 것으로 특히, 정지막으로 이용된 하드 마스크막 제거시 소자 분리 구조의 측벽에 홈(예를 들어, 모모트(moat))이 형성되는 것을 방지할 수 있는 반도체 소자의 소자 분리 구조 형성방법에 관한 것이다.
반도체 소자의 메모리 셀 어레이는 매트릭스 형태로 배열된 다수의 스트링 구조를 포함한다. 각각의 스트링 구조에서 메모리 셀은 직렬로 연결된다. 서로 나란한 스트링 구조들은 소자 분리 구조를 사이에 두고 전기적으로 격리된다.
이하, 전하 트랩형 플래시 소자(charge trap flash device)를 예로 들어 종래 소자 분리 구조의 형성방법을 상세히 한다. 먼저 반도체 기판의 상부에 터널 절연막, 전하 저장막, 제1 및 제2 하드 마스크막을 형성한다. 제1 하드 마스크막은 절연막의 표면을 평탄화하기 위한 후속 공정에서 식각 정지막 역할을 하는 막으로서 질화막을 이용하여 형성한다. 제2 하드 마스크막은 트렌치를 형성하기 위한 후속 공정에서 식각 베리어 역할을 하는 막이다
제2 하드 마스크막 형성 후, 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 제2 하드 마스크막, 제1 하드 마스크막, 전하 저장막, 터널 절연막, 반도체 기판을 식각한다. 그 결과 반도체 기판에는 트렌치가 형성되고, 트렌치를 사이에 두고 분리되는 활성 영역이 정의된다.
트렌치 형성 후, 트렌치가 매립되도록 트렌치를 포함하는 반도체 기판의 상부에 충분한 두께의 절연막을 형성한다. 이 후, 질화막으로 형성된 제1 하드 마스크막에서 정지되는 평탄화 공정으로 절연막의 표면을 평탄화함으로써 소자 분리 구조가 형성된다. 이 후 후속 공정을 진행하기 위해 제1 하드 마스크막을 제거한다. 질화막을 이용하여 형성된 제1 하드 마스크막은 인산(H3PO4)을 이용한 습식 식각 공정으로 제거된다. 인산을 이용한 습식 식각 공정 시 절연막을 이용하여 형성된 소자 분리 구조의 측벽이 노출되어 식각됨으로써 소자 분리 구조와 활성 영역 사이에모트(moat)과 같은 홈이 형성될 수 있다. 이와 같이 소자 분리 구조와 활성 영역 사이에 홈이 형성된 상태에서 후속 공정을 진행하면 홈에 후속 공정의 잔여물이 채워질 수 있다. 홈에 채워진 잔여물은 세정 공정을 통해 쉽게 제거되기 어려워 패턴간 브릿지(bridge)를 발생시키는 원인이 된다.
상술한 바와 같이 소자 분리 구조의 측벽에 발생한 홈은 반도체 소자의 불량을 유발하므로 문제가 된다. 그러나, 최근 반도체 소자가 고집적화되면서 유동성이 큰 절연막을 이용하여 소자 분리 구조를 형성하고 있는 추세이다. 유동성이 큰 절연막은 습식 식각 공정에 더욱 취약하므로 반도체 소자의 불량율을 증가시킨다.
본 발명은 특히 정지막으로 이용된 하드 마스크막 제거시 소자 분리 구조의 측벽에 홈(예를 들어, 모트(moat))이 형성되는 것을 방지할 수 있는 반도체 소자의 소자 분리 구조 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 소자 분리 구조 형성방법은 터널 절연막, 전하 저장막, 소자 분리를 위한 절연막과 식각 선택비를 갖도록 형성된 하드마스크막, 및 포토레지스트 패턴이 적층된 반도체 기판이 제공되는 단계, 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 하드마스크막, 전하 저장막, 터널 절연막 및 반도체 기판을 식각하여 반도체 기판에 트렌치를 형성하는 단계, 트렌치를 포함한 반도체 기판의 상부에 소자 분리를 위한 절연막을 형성하는 단계, 소자 분리를 위한 절연막을 평탄화하여 소자 분리 구조를 형성하는 단계, 및 건식 식각 공정을 이용하여 하드마스크막을 제거하는 단계를 포함한다.
하드마스크막은 폴리 실리콘을 이용하여 형성하는 것이 바람직하다.
소자 분리를 위한 절연막은 PSZ를 이용하여 형성된다.
하드 마스크막을 제거하는 단계는 HBr가스를 이용하여 실시된다.
하드 마스크막을 제거하는 단계는 HBr가스 및 O2가스를 이용하여 실시된다.
HBr가스의 양은 1sccm 내지 1000sccm인 것이 바람직하다.
전하 저장막 및 하드 마스크막 사이에는 버퍼막이 더 형성되고, 버퍼막은 하드 마스크막이 제거되는 단계 이후 등방성 습식 식각 공정을 이용하여 제거된다.
본 발명에서는 소자 분리 구조의 손실을 방지할 수 있는 건식 식각 공정을 이용하여 하드 마스크막을 제거한다. 이에 따라 본 발명은 소자 분리 구조에 홈이 발생하는 것을 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 후술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리 구조 형성방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(101)의 상부에 터널 절연막(103), 전하 저장막(105), 버퍼막(107), 제1 하드 마스크막(109), 제2 하드 마스크막(111), 보조막(113), 유 기 하부 반사 방지막(BARC : Bottom Anti Reflective Coating)(115)을 적층한다. 이 후, 반사 방지막(115)의 상부에 포토레지스트 패턴(117)을 형성한다.
터널 절연막(103)은 산화 공정을 통해 형성될 수 있으며, 이 경우 터널 절연막(103)은 실리콘 산화막(SiO2)으로 형성된다.
전하 저장막(105)은 전하를 저장하는 역할을 하는 막으로서 질화막을 이용하여 형성할 수 있다.
버퍼막(107)은 후속 공정에서 제1 하드 마스크막(109) 제거시 버퍼 역할을 하는 막으로서, 산화막을 이용하여 형성할 수 있다. 이러한 버퍼막(107)은 10Å 내지 100Å의 두께로 얇게 형성되는 것이 바람직하다.
제1 하드 마스크막(109)은 소자 분리 구조 형성을 위한 후속 평탄화 공정 진행시 평탄화 공정을 정지시키는 역할을 하는 막이다. 이러한 제1 하드 마스크막(109)은 소자 분리를 위한 절연막과 식각 선택비를 갖도록 형성되는 것이 바람직하다. 이를 위하여 제1 하드 마스크막(109)은 건식 식각으로 제거할 수 있는 폴리 실리콘을 이용하여 형성하는 것이 바람직하다. 이러한 제1 하드 마스크막(109)은 10Å 내지 1000Å의 두께로 형성되는 것이 바람직하다.
제2 하드 마스크막(111)은 트렌치를 형성하기 위한 후속 식각 공정시 식각 베리어 역할을 하는 막으로서, 비정질(amorphous) 카본막(111)을 이용하여 형성할 수 있다.
반사 방지막(115)은 포토레지스트 패턴(117) 형성을 위한 노광 공정시 광원 의 난반사를 방지하여 포토레지스트 패턴(117)을 안정적으로 형성하기 위해 형성된 막이다.
보조막(113)은 반사 방지막으로서의 기능이 있으므로 유기 하부 반사 방지막(115)의 두께를 낮추기 위해 사용될 수 있다.
포토레지스트 패턴(117)은 후속 공정에서 트렌치가 형성될 영역 및 활성 영역을 정의하는 패턴으로 형성된다.
도 1b를 참조하면, 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 유기 하부 반사 방지막, 보조막, 비정질 카본막(111), 제1 하드 마스크막(109), 버퍼막(107), 전하 저장막(105), 터널 절연막(103) 및 반도체 기판(101)을 식각하여 반도체 기판(101)에 트렌치(119)를 형성한다. 이 후, 잔여하는 포토레지스트 패턴, 유기 하부 반사 방지막, 및 보조막을 제거한다.
상술한 바와 같이 트렌치(119)가 형성됨으로써 반도체 기판(101)의 활성영역(A)이 정의된다. 또한 활성 영역(A)의 상부에는 터널 절연막(103), 전하 저장막(105), 버퍼막(107), 제1 하드 마스크막(109) 및 비정질 카본막(111)이 잔여한다.
도 1c를 참조하면, 트렌치의 표면에 라이너 절연막(121)을 형성한다. 이 후, 라이너 절연막(121)이 형성된 반도체 기판(101)의 상부에 트렌치가 완전히 매립될 수 있도록 절연막을 형성한 후, 제1 하드 마스크막(109)에서 정지되는 평탄화 공정을 실시하여 소자 분리 구조(123)를 형성한다.
라이너 절연막(121)은 후속 공정에서 발생하는 불순물이 라이너 절연막(121) 하부의 구조물(예를 들어, 활성 영역(A), 터널 절연막(103), 및 전하 저장막(105))에 침투하는 것을 방지하는 역할을 한다. 이러한 라이너 절연막은 산화막을 이용하여 형성할 수 있다. 한편, 라이너 절연막(121)을 형성하기 전 트렌치를 형성하기 위한 식각 공정 진행시 트렌치 측벽에 발생한 결함을 제거하기 위한 측벽 산화 공정이 더 실시될 수 있다.
소자 분리 구조(123)는 산화막을 이용하여 형성할 수 있다. 산화막은 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성할 수 있으나, 갭-필 특성이 좋은 PSZ(poly silazane)를 이용하여 형성하는 것이 바람직하다. PSZ를 이용하여 소자 분리 구조(123)를 형성하는 경우, 반도체 소자가 고집적화되어 트렌치의 종횡비가 증가하더라도 소자 분리 구조 내부에 보이드 및 심이 발생하는 것을 방지할 수 있다. PSZ막은 코팅 후 열처리 공정으로 경화되어 형성된다.
제1 하드 마스크막(105)에서 정지되는 평탄화 공정은 CMP(Chemical Mechanical Polishing)방법을 이용하여 실시될 수 있다. 이러한 평탄화 공정을 통해 트렌치를 매립하도록 형성된 절연막이 분리되어 소자 분리 구조(123)가 형성된다.
도 1d를 참조하면, 평탄화 공정의 정지막을 이용되었던 제1 하드 마스크막을 제거한다. 본 발명에서 제1 하드 마스크막은 폴리 실리콘막을 이용하여 형성되었으므로 건식 식각을 이용하여 제1 하드 마스크막을 제거할 수 있다.
제1 하드 마스크막을 제거하기 위한 건식 식각은 HBr 가스를 이용하여 실시하는 것이 바람직하다. 또한 제1 하드 마스크막을 제거하기 위한 건식 식각 시, 폴리 실리콘막과 산화막의 식각 속도 차이를 높히기 위해 HBr 가스에 O2 가스를 첨가하여 실시하는 것이 바람직하다. 상술한 HBr 가스의 양은 1sccm 내지 1000sccm인 것이 바람직하다.
이와 같이 본 발명은 산화막에 비해 폴리 실리콘을 빠르게 식각하는 건식 식각을 이용하여 제1 하드 마스크막을 제거함으로써 제1 하드 마스크막 제거시 소자 분리 구조(123)의 측벽이 손실되는 현상을 개선할 수 있다.
도 1e를 참조하면, 버퍼막을 습식 식각을 이용한 등방성 식각으로 제거한다. 이로 인하여 일부 소자 분리 구조(123) 및 라이너 절연막(121)이 식각될 수 있으나, 버퍼막의 두께가 100Å이하로 얇으므로 소자 분리 구조(123)와 활성 영역(A) 사이에 홈이 형성되지 않는다.
버퍼막 식각 후, 전하 저장막(105) 및 소자 분리 구조(123)를 포함한 반도체 기판(101)의 상부에 Al2O3를 이용하여 고유전막을 형성하고 컨트롤 게이트를 형성하는 등의 통상적인 후속 공정을 실시한다.
본 발명에서는 평탄화 공정을 멈추기 위한 정지막으로 폴리 실리콘을 이용하고, 폴리 실리콘을 건식 식각으로 제거함으로써 소자 분리 구조 뿐 아니라 라이너 절연막이 손실되는 것을 방지할 수 있다. 이에 따라 본 발명은 소자 분리 구조에 홈이 발생하는 것을 방지할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리 구조 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 터널 절연막
105 : 전하 저장막 107 : 버퍼막
109 : 제1 하드 마스크막 111 : 비정질 카본막
113 : 보조막 115 : 유기 하부 반사 방지막
117 : 포토레지스트 패턴 119 : 트렌치
121 : 라이너 절연막 123 : 소자 분리 구조
Claims (7)
- 터널 절연막, 전하 저장막, 소자 분리를 위한 절연막과 식각 선택비를 갖도록 형성된 하드마스크막, 및 포토레지스트 패턴이 적층된 반도체 기판이 제공되는 단계;상기 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 상기 하드마스크막, 상기 전하 저장막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계;상기 트렌치를 포함한 상기 반도체 기판의 상부에 상기 소자 분리를 위한 절연막을 형성하는 단계;상기 소자 분리를 위한 절연막을 평탄화하여 소자 분리 구조를 형성하는 단계; 및건식 식각 공정을 이용하여 상기 하드마스크막을 제거하는 단계를 포함하는 반도체 소자의 소자 분리 구조 형성방법.
- 제 1 항에 있어서,상기 하드마스크막은 폴리 실리콘을 이용하여 형성하는 반도체 소자의 소자 분리 구조 형성방법.
- 제 1 항에 있어서,상기 소자 분리를 위한 절연막은 PSZ를 이용하여 형성되는 반도체 소자의 소자 분리 구조 형성방법.
- 제 1 항에 있어서,상기 하드 마스크막을 제거하는 단계는 HBr가스를 이용하여 실시되는 반도체 소자의 소자 분리 구조 형성방법.
- 제 1 항에 있어서,상기 하드 마스크막을 제거하는 단계는 HBr가스 및 O2가스를 이용하여 실시되는 반도체 소자의 소자 분리 구조 형성방법.
- 제 4 항 또는 제 5 항에 있어서,상기 HBr가스의 양은 1sccm 내지 1000sccm인 반도체 소자의 소자 분리 구조 형성방법.
- 제 1 항에 있어서,상기 전하 저장막 및 상기 하드 마스크막 사이에는 버퍼막이 더 형성되고,상기 버퍼막은 상기 하드 마스크막이 제거되는 단계 이후 등방성 습식 식각 공정을 이용하여 제거되는 반도체 소자의 소자 분리 구조 형성방법.
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| KR1020090005082A KR20100085670A (ko) | 2009-01-21 | 2009-01-21 | 반도체 소자의 소자 분리 구조 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100085670A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014081928A1 (en) * | 2012-11-26 | 2014-05-30 | Spansion Llc | Forming charge trap separation in a flash memory semiconductor device |
-
2009
- 2009-01-21 KR KR1020090005082A patent/KR20100085670A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014081928A1 (en) * | 2012-11-26 | 2014-05-30 | Spansion Llc | Forming charge trap separation in a flash memory semiconductor device |
| US8975185B2 (en) | 2012-11-26 | 2015-03-10 | Spansion, Llc | Forming charge trap separation in a flash memory semiconductor device |
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