KR20070109676A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판의 소정 영역에 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전체 구조상에 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계와, 상기 반도체 기판 상부가 노출될 때까지 상기 제1 및 제2 절연막을 연마하는 단계와, 저 선택비의 습식 식각 공정을 실시하여 상기 제2 절연막을 제거하면서 상기 트렌치 측면에 상기 제1 절연막의 일부가 잔류 되도록 하는 단계와, 상기 트렌치가 매립되도록 전체 구조 상부에 제3 절연막을 형성하여 소자 분리막을 형성하는 단계를 포함함으로써, 보이드(void) 없이 트렌치를 완전히 매립할 수 있다.
갭필, SOG, 보이드, 저 선택비, 습식 식각 공정
Description
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 폴리실리콘막 106 : 버퍼막
108 : 하드 마스크막 110 : 트렌치
112 : 제1 절연막 114 : 제2 절연막
116 : 제3 절연막 118 : 소자 분리막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 연마 공정 및 저 선택비의 습식 식각(wet etch) 공정을 적용하여 보이드(void) 없이 트렌치를 완전 히 매립하기 위한 반도체 소자의 제조방법에 관한 것이다.
소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러가지 방법이 있는데 그 중에서 반도체 기판상에 적층된 터널 산화막, 폴리실리콘막 및 하드 마스크막을 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조상에 산화막을 형성하는 방법이 예컨데 NAND형 플래쉬 메모리 소자에 적용되고 있다. 그러나, 고집적화된 소자의 경우, 트렌치의 입구 폭에 비해 트렌치 깊이가 깊기 때문에 트렌치를 보이드 없이 매립하는 것은 매우 어려운 실정이다.
그 이유는 트렌치에 산화막을 매립하는데 있어서, 트렌치 입구가 트렌치 바닥에 비해 증착 속도가 빠르기 때문에 산화막 증착이 진행되면서 트렌치 입구가 막히게 되는 오버행(over-hang)이 발생하여 트렌치 내부에 보이드가 발생하기 때문이다. 이를 극복하기 위해 현재 사용하고 있는 트렌치 매립 방법으로는 첫째, 트렌치 내에 고밀도 플라즈마를 이용하여 산화막을 형성한 후 트렌치 입구 부분에 두껍게 형성된 산화막을 식각하여 트렌치 입구 부분을 넓혀주고, 다시 트렌치 내에 산화막을 형성하여 보이드가 발생하지 않게 매립하는 방법이 있고, 둘째, 매립 물질을 변경하는 것으로 SOD(Spin on Dielectric) 물질을 이용하여 매립하는 방법이 있다.
그러나, 첫 번째와 같은 트렌치 매립 방법은 90nm의 소자에서는 적용이 가능하지만, 70nm의 소자에서는 증착한 후 습식 식각하고, 다시 증착하는 방법을 계속 반복해야 하기 때문에 생산성 측면에서 불리하며, 더욱이, 60nm의 소자에서는 상기와 같은 방법의 적용이 불가능하다. 또한, 플루오린(fluorine; F)에 의한 소자의 신뢰성 문제가 발생한다.
두 번째와 같은 트렌치 매립 방법의 경우에도 소자의 신뢰성 문제가 발생하고, SOD 물질의 종류에 따른 단가의 상승으로 재료비의 상승 문제가 발생한다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 트렌치 매립시 연마 공정 및 저 선택비의 습식 식각 공정을 적용하여 보이드 없이 트렌치를 매립하기 위한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은, 반도체 기판의 소정 영역에 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전체 구조상에 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계와, 상기 반도체 기판 상부가 노출될 때까지 상기 제1 및 제2 절연막을 연마하는 단계와, 저 선택비의 습식 식각 공정을 실시하여 상기 제2 절연막을 제거하면서 상기 트렌치 측면에 상기 제1 절연막의 일부가 잔류 되도록 하는 단계와, 상기 트렌치가 매립되도록 전체 구조 상부에 제3 절연막을 형성하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 폴리실리콘막(104), 버퍼막(106) 및 하드 마스크막(108)을 순차적으로 형성한다. 이때, 버퍼막(106)은 산화막으로 형성하고, 하드 마스크막(108)은 질화막으로 형성한다. 사진 및 식각 공정으로 하드 마스크막(108)을 패터닝한다. 패터닝된 하드 마스크막(108)을 마스크로 버퍼막(106), 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)을 소정 깊이로 식각하여 트렌치(110)를 형성한다.
도 1b를 참조하면, 트렌치(110)를 포함한 전체 구조 상부에 제1 절연막(112)을 형성하여 트렌치(110)가 완전히 매립되지 않도록한다. 이때, 제1 절연막(112)은 HDP(High Density Plasma) 산화막으로 형성하고, 트렌치(110) 매립시 트렌치(110) 입구 부분에서 오버행이 발생한다. 트렌치(110)가 완전히 매립되도록 전체 구조 상부에 제2 절연막(114)을 형성한다. 이때, 제2 절연막(114)은 SOG(Spin On Glass), BPSG(Boron Phosphorus Silicate Glass) 또는 O3-TEOS(Tetra Ethyl Ortho Silicate)로 형성한다. 하드 마스크막(108) 상부가 노출될 때까지 제1 및 제2 절연막(112 및 114)을 연마한다.
도 1c를 참조하면, 저 선택비의 습식 식각 공정을 적용하여 제2 절연막(114) 을 제거한다. 이때, 제2 절연막(114) 제거 공정시 제2 절연막(114) 대 제1 절연막(112)의 식각 선택비는 2:1 내지 8:1로 한다. 제2 절연막(114)을 제거함으로써 트렌치(110) 입구 부분에 발생된 오버행이 제거되면서 폴리실리콘막(104) 측면에 제1 절연막(112)이 일부 잔류하게 된다. 트렌치(110)가 완전히 매립되도록 전체 구조 상부에 제3 절연막(116)을 형성한 후 하드 마스크막(108) 상부가 노출될 때까지 연마하여 소자 분리막(118)을 형성한다. 이때, 제3 절연막(116)은 HDP 산화막으로 한다. 이로 인하여 트렌치(110)가 보이드 없이 완전히 매립된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 저가 물질인 SOG를 공정에 적용함으로써 원가 절감을 할 수 있다.
둘째, 저 선택비의 습식 식각 공정을 적용하여 보이드 없이 트렌치를 매립할 수 있다.
Claims (4)
- 반도체 기판의 소정 영역에 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 전체 구조상에 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계;상기 반도체 기판 상부가 노출될 때까지 상기 제1 및 제2 절연막을 연마하는 단계;저 선택비의 습식 식각 공정을 실시하여 상기 제2 절연막을 제거하면서 상기 트렌치 측면에 상기 제1 절연막의 일부가 잔류 되도록 하는 단계; 및상기 트렌치가 매립되도록 전체 구조 상부에 제3 절연막을 형성하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제1 및 제3 절연막은 HDP 산화막으로 형성하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제2 절연막은 SOG, BPSG 또는 O3-TEOS로 형성하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제2 절연막 제거 공정시 상기 제2 절연막 대 상기 제1 절연막의 식각 선택비는 2:1 내지 8:1로 하는 반도체 소자의 제조방법.
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