KR101002478B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 셀 영역 및 주변회로 영역이 정의된 반도체 기판에 트렌치들을 형성하는 단계, 트렌치들의 내부를 유동성 절연막으로 채우는 단계, 유동성 절연막의 높이를 낮추는 단계, 유동성 절연막을 포함한 반도체 기판의 전체구조 상부에 유동성 반사 방지막을 형성하는 단계, 셀 영역의 유동성 반사 방지막 및 유동성 절연막을 식각하는 제1 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.
소자 분리막, 셀 영역, 단차, 반사 방지막

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming isolation layer for semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 셀 영역에 형성하는 소자 분리막의 높이를 균일하게 형성하기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자는 데이터가 저장되는 셀 영역과 구동전압을 전달하는 주변회로 영역을 포함한다. 플래시 소자(flash device)를 예를 들어 설명하면 다음과 같다.
플래시 소자의 셀 영역에 형성되는 소자 분리막용 트렌치의 폭은 주변회로 영역에 형성되는 소자 분리막용 트렌치의 폭보다 좁게 형성된다. 이는, 사용되는 전압 레벨의 차이에 따라 전기적 특성 열화를 방지하기 위하여 서로 다른 폭으로 형성한다.
한편, 플래시 소자의 집적도가 증가함에 따라 트렌이의 폭 또한 좁아지고 있으며, 이에 따라 트렌치의 종횡비(aspect ratio)가 증가하고 있다. 트렌치의 종횡 비가 증가하면 트렌치의 내부를 채우기 위한 갭필(gap-fill) 공정 또한 점차 어려워지기 때문에, 최근에는 갭필 공정을 용이하게 수행하기 위하여 소자 분리막용 절연막을 유동성 절연물질로 사용하기도 한다. 예를 들면, 유동성 절연물질은 SOD(spin on dielectric)막으로 형성할 수 있다. 하지만, 유동성 절연물질을 형성한 후에는 유동성의 막질을 고형화하기 위하여 열처리 공정을 수행해야 한다. 이때, 유동성 절연물질로부터 부산물이 빠져나가면서 막의 밀도가 저하될 수 있다.
특히, 트렌치를 형성하는 공정시 마스크로 사용한 소자분리 마스크 패턴을 제거하는 공정에서, 소자 분리막의 일부도 동시에 식각되어 각각의 트렌치의 내부에 채워진 소자 분리막의 높이가 서로 달라져 단차를 유발할 수 있다. 이러한 단차는 후속 소자 분리막의 EFH(effective field oxide height)를 조절하는 공정에서도 그대로 전사되어 반도체 소자의 전기적 특성이 열화될 수가 있다.
본 발명이 해결하고자 하는 과제는, 유동성 반사 방지막을 사용하여 소자 분리막 간에 발생한 단차가 반사 방지막의 표면에 전사되지 않도록 한 후, 반사 방지막과 소자 분리막의 식각 속도가 동일하거나 유사한 식각 조건으로 식각 공정을 수행함으로써 소자 분리막의 최종 높이를 균일하게 형성할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은, 셀 영역 및 주변회로 영역이 정의된 반도체 기판에 트렌치들을 형성한다. 트렌치들의 내부를 유동성 절연막으로 채운다. 유동성 절연막의 높이를 낮춘다. 유동성 절연막을 포함한 반도체 기판의 전체구조 상부에 유동성 반사 방지막을 형성한다. 셀 영역의 유동성 반사 방지막 및 유동성 절연막을 식각하는 제1 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.
유동성 절연막은 SOD(spin on dielectric)막으로 형성한다.
제1 식각 공정은, 유동성 반사 방지막과 절연막의 식각 속도 비를 1:0.8 내지 1:1.2로 실시한다.
제1 식각 공정을 실시하는 단계 이후에, 절연막의 상부 프로파일(profile)을 "U" 형태로 형성하기 위한 제2 식각 공정을 실시하는 단계를 더 포함한다.
제2 식각 공정은 건식 식각 공정으로 실시하며, 건식 식각 공정은 CF4 가스 및 CHF3 가스의 혼합가스를 사용한다. 이때, CF4 가스 및 CHF3 가스는 1:10 내지 1:20의 혼합비로 혼합하여 사용한다. 또한, 제2 식각 공정을 실시한 이후에 세정 공정을 수행하는 단계를 더 포함한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판 상에 게이트 절연막 및 도전막을 형성하는 단계; 상기 도전막 상에 상기 도전막의 일부를 노출하는 소자분리 마스크 패턴을 형성하는 단계; 상기 노출된 도전막, 게이트 절연막 및 반도체 기판을 순차적으로 식각하여 트렌치들을 형성하는 단계; 상기 트렌치들의 내부를 유동성 절연막으로 채워 소자 분리막들을 형성하는 단계; 상기 소자분리 마스크 패턴을 제거하는 단계; 상기 소자분리 마스크 패턴이 제거된 전체구조의 상부에 유동성 반사 방지막을 형성하는 단계; 및 상기 유동성 반사 방지막 및 상기 소자 분리막들을 목표 높이까지 식각하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.
단계는, 트렌치의 내부를 채우되, 소자분리 마스크 패턴이 모두 덮이도록 유동성 절연막을 형성한다. 소자분리 마스크 패턴이 노출되도록 평탄화 공정을 실시하는 단계를 포함한다.
소자분리 마스크 패턴을 제거하는 단계 이후에, 유동성 절연막의 높이를 낮추는 단계를 더 포함한다.
유동성 절연막의 상부가 도전막의 상부보다 낮아지도록 절연막의 높이를 낮춘다. 이때, 절연막의 상부면이 도전막의 상부면보다 50Å 내지 200Å 깊이만큼 낮아지도록 한다.
유동성 반사 방지막 및 유동성 절연막을 순차적으로 식각하는 단계는 인시추(in-situ) 공정으로 실시한다.
본 발명은, 유동성 반사 방지막을 사용하여 소자 분리막 간에 발생한 단차가 반사 방지막의 표면에 전사되지 않도록 한 후, 반사 방지막과 소자 분리막의 식각 속도가 동일하거나 유사한 식각 조건으로 식각 공정을 수행함으로써 소자 분리막의 최종 높이를 균일하게 형성할 수 있다. 이에 따라, 반도체 소자의 전기적 특성 열화를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 플래시 소자를 예를 들어 설명하면 다음과 같다.
웰(well)이 형성되고 문턱전압 조절용 이온주입 공정이 수행된 반도체 기 판(100)의 상부에 게이트 절연막(102) 및 플로팅 게이트(floating gate)용 도전막(104)을 형성한다. 게이트 절연막(102)은 산화막으로 형성할 수 있고, 도전막(104)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 도전막(104)은 600Å 내지 1200Å의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 도전막(도 1a의 104)의 상부에 소자 분리용 트렌치(trench)를 형성하기 위한 소자분리 마스크 패턴(106)을 형성한다. 소자분리 마스크 패턴(106)은 질화막으로 형성할 수 있으며, 200Å 내지 600Å의 두께로 형성할 수 있다. 또한, 소자분리 마스크 패턴(106)과 도전막(104)의 사이에 도전막(104)의 표면을 보호하기 위한 버퍼막(미도시; 예컨대, 산화막으로 형성할 수 있다)을 더 형성할 수도 있다. 소자분리 마스크 패턴(106)에 따라 식각 공정을 수행하여 도전패턴(104a) 및 게이트 절연 패턴(102a)을 형성하고, 노출된 반도체 기판(100)을 식각하여 제1 트렌치(Tc) 및 제2 트렌치(Tp)를 형성한다. 제1 트렌치(Tc)는 제2 트렌치(Tp)의 폭보다 좁게 형성하는 것이 바람직하며, 이로 인해 셀 영역 및 주변회로 영역이 정의된다. 제1 및 제2 트렌치(Tc 및 Tp)를 형성한 후에는, 노출된 반도체 기판(100)의 식각 손상을 보상하기 위하여 제1 및 제2 트렌치(Tc 및 Tp)의 표면을 따라 월절연막(미도시) 또는 라인너 절연막(미도시)을 더 형성할 수도 있다.
도 1c를 참조하면, 제1 및 제2 트렌치(Tc 및 Tp)의 내부에 소자 분리막용 절연막(108)을 채운다. 바람직하게는, 제1 및 제2 트렌치(Tc 및 Tp)의 내부를 완전히 채우기 위하여 절연막(108)을 소자분리 마스크 패턴(106)의 상부가 덮이도록 형성 한다. 특히, 반도체 소자의 집적도가 증가함에 따라 갭필(gap-fill) 공정을 용이하게 하기 위하여 절연막(108)은 유동성 절연막으로 형성하는 것이 바람직하다. 예를 들면, 절연막(108)은 SOD(spin on dielectric)막으로 형성할 수 있으며, SOD막 중에서도 PSZ(perhydro-polysilazne)막으로 형성하는 것이 바람직하다. 이어서, 유동설 절연막을 형성한 후에는 유동성의 막질을 고형화하기 위하여 열처리 공정을 실시한다.
도 1d를 참조하면, 소자분리 마스크 패턴(106)이 드러나도록 평탄화 공정(예컨대, 화학적기계적연마) 공정을 실시한다. 설명의 편의를 위하여, 제1 트렌치(Tc)의 내부에 잔류하는 절연막(도 1c의 108)은 제1 소자 분리막(108a)이라 하고, 제2 트렌치(Tp)의 내부에 잔류하는 절연막(도 1c의 108)은 제2 소자 분리막(108b)이라 하기로 한다.
평탄화 공정시, 셀 영역과 주변회로 영역 간의 밀도 차이로 인하여 제2 소자 분리막(108b)의 상부 프로파일(profile)이 제1 소자 분리막(108a)의 상부보다 더 움푹해 질 수 있다. 이어서, 후속 소자분리 마스크 패턴(106)을 용이하게 제거하기 위하여 소자분리 마스크 패턴(106)의 상부에 잔류할 수 있는 절연막(도 1c의 108)을 제거한다. 이는, 제1 및 제2 소자 분리막(108a 및 108b)의 급속한 식각을 방지하기 위하여 건식 식각 공정으로 실시하는 것이 바람직하다.
도 1e를 참조하면, 소자분리 마스크 패턴(도 1d의 106)을 제거하기 위한 시각공정을 실시한다. 식각 공정은 습식 식각 공정으로 실시할 수 있으며, 예를 들면 인산용액을 사용하여 실시하는 것이 바람직하다. 이어서, 제1 및 제2 소자 분리 막(108a 및 108b)의 높이를 낮춘다. 바람직하게는, 제1 및 제2 소자 분리막(108a 및 108b)의 상부면이 도전패턴(104a)의 상부면보다 50Å 내지 200Å 깊이만큼 낮아지도록 한다.
이때, 제2 소자 분리막(108b)보다 폭이 좁은 제1 소자 분리막(108a)은 서로 이웃하는 제1 소자 분리막(108a) 간의 식각 속도에 의하여 단차(D)가 발생할 수 있다.
도 1f를 참조하면, 셀 영역에 형성된 제1 소자 분리막(108a)과 주변회로 영역에 형성된 제2 소자 분리막(108b)의 높이차이를 감소시키기 위하여, 셀 영역의 제1 소자 분리막(108a)의 높이를 선택적으로 낮추는데, 이를 위하여 반사 방지막(110)을 형성한다. 구체적으로 설명하면 다음과 같다.
제1 소자 분리막(108a), 제2 소자 분리막(108b) 및 도전패턴(104a)의 상부에 반사 방지막(110)을 형성한다. 특히, 반사 방지막(110)은 상부 표면이 제1 소자 분리막(108a) 간의 단차(도 1e의 D)에 영향을 받지 않도록 하기 위하여 유동성 유기 반사 방지막(organic BARC)을 형성한다. 유동성 유기 반사 방지막을 형성하면, 제1 및 제2 소자 분리막(108a 및 108b) 상부의 단차 부분이 모두 유동성 유기 반사 방지막으로 채워지게 되므로, 반사 방지막(110)의 상부 표면은 평탄해 진다.
도 1g를 참조하면, 반사 방지막(도 1f의 110)의 상부에 셀 영역이 오픈(open)된 포토레지스트 패턴(112)을 형성한다. 포토레지스트 패턴(112)에 따라 제1 식각 공정을 수행하여 반사 방지패턴(110a)을 형성하고, 셀 영역에서 노출되는 제1 소자 분리막(108a)의 높이를 낮춘다. 특히, 제1 식각 공정은 인시추(in-situ) 공정으로 실시하며, 반사 방지막(도 1f의 110)과 제1 소자 분리막(108a)의 식각 속도 비는 1:0.8 내지 1:1.2가 되도록 한다. 바람직하게는, 반사 방지막(도 1f의 110)과 제1 소자 분리막(108a)의 식각 속도 비는 동일하게 한다.
이어서, 제1 소자 분리막(108a)의 EFH(effective field oxide height) 특성을 향상시키기 위하여 셀 영역의 제1 소자 분리막(108a)이 모두 노출되면 제1 소자 분리막(108a)의 상부 프로파일(profile)을 "U" 형태로 형성하기 위한 제2 식각 공정을 더 실시할 수 있다. 제2 식각 공정은 건식 식각 공정으로 실시할 수 있으며, 이때, 식각 가스는 CF4 가스 및 CHF3 가스를 혼합하여 사용할 수 있다. CF4 가스 및 CHF3 가스의 혼합가스를 이용하면 CHF를 포함한 폴리머가 발생하면서 제1 소자 분리막(108a)의 가장자리 부근에 축적되고, 이로 인해 제1 소자 분리막(108a)의 상부 프로파일을 "U"형태로 형성할 수 있다. 이때, CF4 가스 및 CHF3 가스는 1:10 내지 1:20의 혼합비로 혼합하는 것이 바람직하다. 이어서, 식각 공정에 의한 잔류물을 제거하는 세정 공정을 수행한다.
이에 따라, 셀 영역의 제1 트렌치(Tc) 내에 형성된 제1 소자 분리막(108a)의 높이(H)는 균일하게 형성할 수 있으므로, 균일한 EFH를 형성할 수 있으며, 이로 인해 반도체 소자의 전기적 특성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 도전막 106 : 소자분리 마스크 패턴
108 : 절연막 110 : 반사 방지막
112 : 포토레지스트 패턴

Claims (15)

  1. 셀 영역 및 주변회로 영역이 정의된 반도체 기판에 트렌치들을 형성하는 단계;
    상기 트렌치들의 내부를 유동성 절연막으로 채우는 단계;
    상기 유동성 절연막의 높이를 낮추는 단계;
    상기 유동성 절연막을 포함한 상기 반도체 기판의 전체구조 상부에 유동성 반사 방지막을 형성하는 단계; 및
    상기 셀 영역의 유동성 반사 방지막 및 상기 유동성 절연막을 식각하는 제1 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 유동성 절연막은 SOD(spin on dielectric)막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서, 상기 제1 식각 공정은,
    상기 유동성 반사 방지막과 상기 절연막의 식각 속도 비를 1:0.8 내지 1:1.2로 실시하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 1 항에 있어서, 상기 제1 식각 공정을 실시하는 단계 이후에,
    상기 셀 영역의 상기 절연막이 모두 노출되면, 상기 절연막의 상부 프로파일(profile)을 "U" 형태로 형성하기 위한 제2 식각 공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 5 항에 있어서,
    상기 제2 식각 공정은 건식 식각 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 6 항에 있어서,
    상기 건식 식각 공정은 CF4 가스 및 CHF3 가스의 혼합가스를 사용하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 7 항에 있어서,
    상기 CF4 가스 및 상기 CHF3 가스는 1:10 내지 1:20의 혼합비로 혼합하여 사용하는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 5 항에 있어서,
    상기 제2 식각 공정을 실시한 이후에 세정 공정을 수행하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  10. 반도체 기판 상에 게이트 절연막 및 도전막을 형성하는 단계;
    상기 도전막 상에 상기 도전막의 일부를 노출하는 소자분리 마스크 패턴을 형성하는 단계;
    상기 노출된 도전막, 게이트 절연막 및 반도체 기판을 순차적으로 식각하여 트렌치들을 형성하는 단계;
    상기 트렌치들의 내부를 유동성 절연막으로 채워 소자 분리막들을 형성하는 단계;
    상기 소자분리 마스크 패턴을 제거하는 단계;
    상기 소자분리 마스크 패턴이 제거된 전체구조의 상부에 유동성 반사 방지막을 형성하는 단계; 및
    상기 유동성 반사 방지막 및 상기 소자 분리막들을 목표 높이까지 식각하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  11. 제 10 항에 있어서, 상기 소자 분리막들을 형성하는 단계는,
    상기 트렌치들의 내부를 채우되, 상기 소자분리 마스크 패턴이 모두 덮이도록 상기 유동성 절연막을 형성하는 단계; 및
    상기 소자분리 마스크 패턴이 노출되도록 평탄화 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  12. 제 10 항에 있어서, 상기 소자분리 마스크 패턴을 제거하는 단계 이후에,
    상기 소자 분리막들의 높이를 낮추는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  13. 제 12 항에 있어서,
    상기 소자 분리막들의 상부가 상기 도전막의 상부보다 낮아지도록 상기 소자 분리막들의 높이를 낮추는 반도체 소자의 소자 분리막 형성 방법.
  14. 제 13 항에 있어서,
    상기 소자 분리막들의 상부면이 상기 도전막의 상부면보다 50Å 내지 200Å 깊이만큼 낮아지도록 하는 반도체 소자의 소자 분리막 형성 방법.
  15. 제 10 항에 있어서,
    상기 유동성 반사 방지막 및 상기 소자 분리막들을 목표 높이까지 식각하는 단계는 인시추(in-situ) 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
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