KR101002447B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 게이트 절연패턴 및 제1 도전패턴이 형성된 반도체 기판이 제공되는 단계, 제1 도전패턴의 폭을 좁히기 위한 제1 식각 공정을 실시하는 단계, 제1 도전패턴, 게이트 절연패턴 및 노출된 반도체 기판의 표면을 따라 보조막을 형성하는 단계, 제1 도전패턴 사이의 보조막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계를 포함하는 반도체 소자의 형성 방법으로 이루어진다.
트렌치, 폴리머, CH2F2, 갭필, C5F8

Description

반도체 소자의 형성 방법{Method of forming a semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 소자 분리용 트렌치를 형성하기 위한 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자에 포함되는 트랜지스터들은 활성영역(active) 상에 형성된다. 활성영역은 소자 분리용 트렌치(trench)로 구분되고, 트렌치의 내부에는 이웃하는 활성영역 간을 절연하기 위한 절연물질이 채워진다.
비휘발성 소자 중에서 최근에 각광받고 있는 낸드(NAND) 플래시 소자를 예를 들어 설명하면 다음과 같다.
낸드 플래시 소자의 메모리 셀 어레이(memory cell array)는 다수개의 서로 평행한 스트링(string)들을 포함한다. 스트링은 활성영역이며, 각각의 스트링들의 사이에는 소자 분리용 트렌치가 형성된다. 이때, 반도체 소자의 집적도가 증가함에 따라 활성영역의 폭뿐만 아니라 트렌치의 폭 또한 동시에 좁아지게 된다. 이로 인해, 트렌치 내의 종횡비(aspect ratio)가 증가하게 되고, 이로 인해 트렌치의 내부 를 절연물질로 채우는 갭필(gap-fill) 공정이 점차 어려워지게 된다.
또한, 반도체 소자의 집적도 증가에 따라 메모리 셀 간의 간격 또한 좁아지게 되므로, 메모리 셀 간의 간섭(interference) 현상이 증가할 수 있다.
본 발명이 해결하고자 하는 과제는, 플로팅 게이트용 제1 도전패턴의 폭을 좁힌 후, 제1 도전패턴 및 노출된 반도체 기판의 표면을 따라 보조막을 형성하고 식각 공정을 수행하여 트렌치를 형성한다. 이때, 보조막으로 인해 트렌치의 상부 폭을 하부 폭보다 넓게 확보할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법은, 게이트 절연패턴 및 제1 도전패턴이 형성된 반도체 기판이 제공된다. 제1 도전패턴의 폭을 좁히기 위한 제1 식각 공정을 실시한다. 제1 도전패턴, 게이트 절연패턴 및 노출된 반도체 기판의 표면을 따라 보조막을 형성한다. 상기 제1 도전패턴 사이의 상기 보조막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 포함하는 반도체 소자의 형성 방법으로 이루어진다.
제1 식각 공정은 등방성 식각공정으로 실시하며, 등방성 식각공정은 HBr, Cl2 및 O2 가스들의 혼합가스를 이용한 건식식각 공정으로 실시한다.
트렌치를 형성하는 단계 이후에, 트렌치의 내부에 소자 분리막을 형성한다. 소자 분리막의 높이를 낮추어 제1 도전패턴의 상부를 노출시킨다. 소자 분리막 및 제1 도전패턴의 표면을 따라 유전체막 및 제2 도전막을 형성하는 단계를 더 포함한다. 트렌치를 형성하는 단계 이후와 소자 분리막을 형성하는 단계 이전에, 잔류하는 보조막을 제거하기 위한 식각 공정을 실시하는 단계를 더 포함한다.
소자 분리막의 높이를 낮출 때, 잔류하는 보조막을 제거하기 위한 식각 공정을 실시하는 단계를 더 포함한다.
보조막은 폴리머로 형성하며, CH2F2 가스 또는 C5F8 가스를 사용하여 형성한다.
제1 식각 공정을 실시하는 단계 이후에, 제1 도전패턴의 식각 손상을 보상하기 위한 트리트먼트(treatment) 공정을 실시하는 단계를 더 포함하며, 트리트먼트 공정은 O2 가스를 단독으로 사용하거나, HBr 및 O2 의 혼합가스 분위기에서 실시한다.
트렌치를 형성하는 단계에서, 보조막은 제1 도전패턴의 측벽에 일부 잔류하거나, 모두 제거된다.
본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법은, 게이트 절연패턴, 제1 도전패턴 및 하드 마스크 패턴이 형성된 반도체 기판이 제공된다. 제1 도전패턴의 폭을 좁히기 위한 제1 식각 공정을 실시한다. 하드 마스크 패턴에 따라 노출된 반도체 기판에 트렌치를 형성하기 위한 제2 식각 공정을 실시한다. 트렌치의 표면을 따라 보조패턴을 형성한다. 트렌치의 깊이를 더 깊게하여 소자 분리 영역을 형성하는 단계를 포함하는 반도체 소자의 형성 방법으로 이루어진다.
제1 식각 공정은 등방성 식각공정으로 실시하며, 등방성 식각공정은 HBr, Cl2 및 O2 가스들의 혼합가스를 이용한 건식식각 공정으로 실시한다.
제2 식각 공정은 이방성 식각공정으로 실시하며, 이방성 건식식각 공정은 HBr, Cl2 및 O2 가스들의 혼합가스를 이용하여 실시한다.
각각의 제1 식각 공정 및 제2 식각 공정을 수행한 후에, 제1 도전패턴의 표면손상을 보상하기 위한 트리트먼트 공정을 더 실시한다.
트리트먼트 공정은 플라즈마 소스 파워(plasma source power)만을 사용하고, O2 또는 HBr 및 O2 가스의 혼합가스 분위기에서 실시하며, 제1 식각 공정, 제2 식각 공정 및 트리트먼트 공정은 반복실시한다. 또한, 보조패턴은 폴리머로 형성한다.
소자 분리 영역을 형성한 후, 보조패턴의 일부가 잔류할 경우, 잔류된 보조패턴을 제거하는 단계를 더 포함한다.
본 발명은 플로팅 게이트용 제1 도전패턴의 폭을 좁힌 후, 제1 도전패턴 및 노출된 반도체 기판의 표면을 따라 보조막을 형성하고 식각 공정을 수행하여 트렌치를 형성한다. 이때, 보조막이 패터닝되어 제1 도전패턴의 측벽에 보조패턴으로 잔류하면서 트렌치의 상부 폭을 확보할 수 있다. 또한, 트렌치를 형성하기 위한 식각 공정 시 제1 도전패턴의 측벽을 보호할 수 있으므로 메모리 셀의 전기적 특성 열화를 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 낸드 플래시 소자를 예를 들어 설명하면 다음과 같다.
반도체 기판(100)의 상부에 전자의 터널링(tunneling)을 위한 게이트 절연막(102)을 형성하고, 게이트 절연막(102)의 상부에 플로팅 게이트(floating gate)용 제1 도전막(104)을 형성한다. 게이트 절연막(102)은 산화막으로 형성할 수 있으며, 제1 도전막(104)은 폴리실리콘막으로 형성할 수 있다. 구체적으로, 제1 도전막(104)은 언도프트(undoped) 폴리실리콘막 및 도프트(doped) 폴리실리콘막을 순차적으로 적층하여 형성할 수 있다.
도 1b를 참조하면, 제1 도전막(도 1a의 104)의 상부에 게이트 마스크막(106) 및 하드 마스크 패턴(108)을 순차적으로 형성한다. 게이트 마스크막(106)은 질화막으로 형성할 수 있다. 하드 마스크 패턴(108)은 산화막, 비정질 카본막 및 SION막을 순차적으로 적층하여 형성하거나, 산화막 및 SION막을 순차적으로 적층하여 형성할 수 있다. 이어서, 하드 마스크 패턴(108)에 따라 식각 공정을 실시하여 게이트 마스크막(106)을 패터닝하고, 노출된 제1 도전막(도 1a의 104) 및 게이트 절연막(도 1a의 102)을 패터닝하여 제1 도전패턴(104a) 및 게이트 절연패턴(102a)을 형성한다. 식각 공정은 건식식각 공정으로 실시하며, 제1 도전패턴(104a)의 프로파일 변형을 방지하기 위하여 이방성 건식식각 공정으로 실시하는 것이 바람직하다. 이방성 건식식각 공정은 HBr, Cl2 및 O2 가스들의 혼합가스를 이용하여 실시할 수 있 다.
도 1c를 참조하면, 제1 도전패턴(104a)의 폭을 좁히기 위한 제1 식각 공정을 실시한다. 구체적으로, 제1 식각 공정은 건식식각 공정으로 실시하며 바람직하게는, 등방성 건식식각 공정으로 실시한다. 등방성 건식식각 공정은 HBr, Cl2 및 O2 가스들의 혼합가스를 이용하여 실시할 수 있다. 제1 식각 공정을 실시하면, 제1 도전패턴(104a)의 폭뿐만 아니라, 게이트 절연패턴(102a)의 폭도 동시에 좁아질 수 있으며, 하드 마스크 패턴(108)에 따라 노출된 반도체 기판(100)의 일부도 식각되어 얕은 깊이의 트렌치(TC)가 형성될 수도 있다.
이에 따라, 제1 도전패턴(104a)의 폭(W1)이 하드 마스크 패턴(108)의 폭(W2)보다 좁아지기 때문에, 제1 도전패턴(104a) 간의 간격(W3)은 넓어진다. 이로 인해, 후속 메모리 셀 간의 간섭 현상을 감소시킬 수가 있다.
제1 도전패턴(104a)의 폭을 좁힌 후, 제1 식각 공정에 의한 제1 도전패턴(104a)의 측벽손상을 보상하기 위하여 트리트먼트(treatment) 공정을 더 실시하는 것이 바람직하다. 트리트먼트 공정은 플라즈마 소스 파워(plasma source power)만을 사용하고 O2 또는 HBr 및 O2 가스의 혼합가스 분위기에서 실시하는 것이 바람직하다.
도 1d를 참조하면, 트렌치(TC)의 깊이를 더 깊게 형성하기 위한 제2 식각 공정을 실시한다. 제2 식각 공정은 건식식각 공정으로 실시하며, 등방성 또는 이방성 건식식각 공정으로 실시할 수 있다. 제2 식각 공정을 수행하는 중에 제1 도전패 턴(104a)의 측벽이 식각 손상을 받을 수 있으므로, 제2 식각 공정을 수행한 후에는 상술한 트리트먼트 공정을 실시하는 것이 바람직하다.
제1 식각 공정, 제2 식각 공정 및 트리트먼트 공정은 제1 도전패턴(104a) 간의 간격(W3) 및 트렌치(TC)의 깊이를 조절하기 위하여 다수번 반복하여 실시할 수 있다.
도 1e를 참조하면, 제1 도전패턴(104a) 및 트렌치(TC)의 표면을 따라 보조막(110)을 형성한다. 보조막(110)은 소자 분리용 트렌치(TC)의 상부 및 하부의 폭을 서로 다르게 하기 위하여 형성하는 막으로써, 절연물질인 폴리머(polymer)로 형성하는 것이 바람직하다. 보조막(110)을 폴리머로 형성하는 공정은 이전 공정과 인시추(in-situ)로 수행할 수 있다. 보조막(110)을 형성하는 방법은 여러 가지가 있을 수 있다. 바람직하게는, 보조막(110)은 식각가스인 CH2F2 가스 또는 C5F8 가스를 사용하여 형성할 수 있다. 구체적으로 설명하면, 반도체 기판(100)이 로딩(loading)된 챔버 내에 CH2F2 가스 또는 C5F8 가스를 주입하면 하드 마스크 패턴(108), 게이트 마스크막(106) 또는 제1 도전패턴(104a)과 반응하면서 폴리머(polymer)가 발생하게 되는데, 이때 폴리머는 트렌치(TC)의 저면 및 측면 부근에 주로 쌓이게 되어 보조막(110)이 된다.
도 1f를 참조하면, 소자 분리 영역을 형성하기 위하여 얕은 깊이로 형성된 트렌치(TC)의 깊이를 더 깊게 형성하기 위한 식각 공정을 실시한다. 식각 공정은 트렌치(TC)를 반도체 기판(100)과 수직한 방향으로 식각하기 위하여 이방성 건식식각 공정으로 실시하는 것이 바람직하다. 이방성 건식식각 공정은 HBr, Cl2 및 O2 가스들의 혼합가스를 이용하여 실시할 수 있다. 이방성 건식식각 공정을 실시하면 트렌치(TC)의 측벽보다 저면에 형성된 보조막(도 1d의 110)이 먼저 제거되면서 보조패턴(110a)이 형성된다. 그리고, 보조패턴(110a)에 따라 노출되는 반도체 기판(100)이 제거되면서 트렌치(TC)의 깊이가 깊어진다. 이때, 보조패턴(110a)은 제1 도전패턴(104a), 게이트 절연패턴(102a) 및 트렌치(TC)의 측벽 일부를 식각 공정으로부터 보호하는 역할을 할 수 있다. 이때, 보조패턴(100a)은 일부가 잔류하여도 전기적 특성에 영향을 주지는 않지만 잔류시키지 않고 모두 제거할 수도 있다. 즉, 트렌치(TC)의 깊이를 깊게 하기 위한 식각 공정 시, 보조패턴(110a)이 모두 제거될 수도 있으며, 트렌치(TC)를 형성한 이후에 식각 공정을 더 수행하여 잔류하는 보조패턴(110a)을 제거할 수도 있다.
트렌치(TC)의 상부 폭(W4)이 하부의 폭(W5)보다 더 넓으면, 소자 분리막용 절연물질을 채우는 갭필(gap-fill) 공정(도 1f 참조)을 용이하게 실시할 수 있다.
또한, 보조막(도 1d의 110)을 형성하고 식각하여 트렌치(TC)의 깊이를 낮추는 공정을 반복적으로 실시할 수도 있다. 이러한 경우, 트렌치(TC)의 하부 폭(W5)과 상부 폭(W4)의 차이를 더 늘일 수 있으므로 후속 갭필 공정을 더 용이하게 실시할 수 있다.
도 1g를 참조하면, 트렌치(TC)의 내부에 소자 분리막(112)을 채운다. 구체적으로 설명하면, 트렌치(TC)의 내부를 충분히 채우기 위하여 소자 분리막(112)용 절연물질은 하드 마스크 패턴(도 1e의 108)이 모두 덮이도록 형성한다. 이어서, 게이트 마스크막(106)이 드러나도록 평탄화 공정을 실시하면, 각각의 트렌치(TC)의 내부에만 형성된 소자 분리막(112)을 형성할 수 있다.
소자 분리막(112)용 절연물질은 HDP(high density plasma)막, 유동성의 SOG(spin on glass)막 또는 TEOS막으로 형성할 수 있으며, 이들 막들을 단독으로 형성하거나 적층하여 형성할 수도 있다.
도 1h를 참조하면, 소자 분리막(112)의 높이를 낮추는 식각 공정을 실시하여 EFH(effective field height)를 조절한다. 이때, 게이트 마스크막(도 1f의 106)을 제거한 후 소자 분리막(112)의 높이를 낮추거나, 또는 소자 분리막(112)의 높이를 낮춘 후에 게이트 마스크막(도 1f의 106)을 제거할 수도 있다. 이때, 소자 분리막(112)의 높이가 낮아지면서 보조패턴(110a)의 일부도 동시에 제거되기 때문에, 제1 도전패턴(104a)의 상부가 드러난다. 이어서, 소자 분리막(112), 보조패턴(110a), 제1 도전패턴(104a)의 표면을 따라 유전체막(114)을 형성하고, 유전체막(114)의 상부에 콘트롤 게이트(control gate)용 제2 도전막(116)을 형성한다. 유전체막(114)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 제2 도전막(116)은 폴리실리콘막으로 형성할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
102a : 게이트 절연패턴 104 : 제1 도전막
104a : 제1 도전패턴 106 : 게이트 마스크막
108 : 하드 마스크 패턴 110 : 보조막
110a : 보조패턴 112 : 소자 분리막
114 : 유전체막 116 : 제2 도전막

Claims (22)

  1. 게이트 절연패턴 및 제1 도전패턴이 형성된 반도체 기판이 제공되는 단계;
    상기 제1 도전패턴의 폭을 좁히기 위한 제1 식각 공정을 실시하는 단계;
    상기 제1 도전패턴, 상기 게이트 절연패턴 및 노출된 상기 반도체 기판의 표면을 따라 보조막을 형성하는 단계; 및
    상기 제1 도전패턴 사이의 상기 보조막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 식각 공정은 등방성 식각공정으로 실시하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 등방성 식각공정은 HBr, Cl2 및 O2 가스들의 혼합가스를 이용한 건식식각 공정으로 실시하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계 이후에,
    상기 트렌치의 내부에 소자 분리막을 형성하는 단계;
    상기 소자 분리막의 높이를 낮추어 상기 제1 도전패턴의 상부를 노출시키는 단계; 및
    상기 소자 분리막 및 상기 제1 도전패턴의 표면을 따라 유전체막 및 제2 도전막을 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 트렌치를 형성하는 단계 이후와 상기 소자 분리막을 형성하는 단계 이전에, 잔류하는 상기 보조막을 제거하기 위한 식각 공정을 실시하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 보조막은 폴리머로 형성하는 반도체 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 보조막은 CH2F2 가스 또는 C5F8 가스를 사용하여 형성하는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서.
    상기 제1 식각 공정을 실시하는 단계 이후에, 상기 제1 도전패턴의 식각 손상을 보상하기 위한 트리트먼트(treatment) 공정을 실시하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 트리트먼트 공정은 O2 가스를 단독으로 사용하거나, HBr 및 O2 의 혼합가스 분위기에서 실시하는 반도체 소자의 형성 방법.
  10. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계에서, 상기 보조막이 모두 제거되거나, 상기 보조막의 일부가 상기 제1 도전패턴의 측벽에 잔류되는 반도체 소자의 형성 방법.
  11. 게이트 절연패턴 및 제1 도전패턴이 형성된 반도체 기판이 제공되는 단계;
    상기 제1 도전패턴의 폭을 좁히기 위한 제1 식각 공정을 실시하는 단계;
    폭이 좁아진 상기 제1 도전패턴에 따라 노출된 상기 반도체 기판에 트렌치를 형성하기 위한 제2 식각 공정을 실시하는 단계;
    상기 트렌치 및 상기 제1 도전패턴의 표면을 따라 보조패턴을 형성하는 단계; 및
    상기 트렌치의 깊이를 더 깊게하여 소자 분리 영역을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 제1 식각 공정은 등방성 식각공정으로 실시하는 반도체 소자의 형성 방법.
  13. 제 12 항에 있어서,
    상기 등방성 식각공정은 HBr, Cl2 및 O2 가스들의 혼합가스를 이용한 건식식각 공정으로 실시하는 반도체 소자의 형성 방법.
  14. 제 11 항에 있어서,
    상기 제2 식각 공정은 이방성 식각공정으로 실시하는 반도체 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 이방성 건식식각 공정은 HBr, Cl2 및 O2 가스들의 혼합가스를 이용하여 실시하는 반도체 소자의 형성 방법.
  16. 제 11 항에 있어서,
    각각의 상기 제1 식각 공정 및 상기 제2 식각 공정을 수행한 후에, 상기 제1 도전패턴의 표면손상을 보상하기 위한 트리트먼트 공정을 더 실시하는 반도체 소자의 형성 방법.
  17. 제 16 항에 있어서,
    상기 트리트먼트 공정은 플라즈마 소스 파워(plasma source power)만을 사용하고, O2 또는 HBr 및 O2 가스의 혼합가스 분위기에서 실시하는 반도체 소자의 형성 방법.
  18. 제 16 항에 있어서,
    상기 제1 식각 공정, 상기 제2 식각 공정 및 상기 트리트먼트 공정은 반복실시하는 반도체 소자의 형성 방법.
  19. 제 11 항에 있어서,
    상기 보조패턴은 폴리머로 형성하는 반도체 소자의 형성 방법.
  20. 제 1 항 또는 제 11 항에 있어서,
    상기 제1 식각 공정을 실시하는 단계는,
    상기 제1 도전패턴의 상부에 상기 제1 도전패턴을 형성하기 위한 하드 마스크 패턴을 잔류시키고 실시하는 반도체 소자의 형성 방법.
  21. 제 11 항에 있어서,
    상기 소자 분리 영역의 내부를 절연물질로 채워 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  22. 제 21 항에 있어서,
    상기 소자 분리막을 형성하기 이전에 상기 보조패턴의 일부가 잔류할 경우,
    상기 잔류된 보조패턴을 제거하는 단계를 더 포함하는 반도체 소자의 형성 방법.
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