KR100843047B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판의 소자 분리 영역에 상부 폭이 넓고 하부 폭은 좁으면서 하단부에 공 모양의 공극(bulb)을 갖는 트렌치를 형성한 후, 트렌치를 절연 물질로 채워 소자 분리막을 형성함으로써, 반도체 기판 내 트렌치의 최하단에 집중되는 물리적, 전기적 스트레스(stress)를 완화시킬 수 있고, 소자 분리막의 펀치쓰루(punch through) 현상을 개선할 수 있다.
소자 분리막, STI, 스트레스, 공 모양의 공극(bulb)

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a isolation structure in a semiconductor device}
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 전자 저장막 106 : 버퍼 산화막
108 : 질화막 110 : 하드 마스크
112 : 소자 분리 마스크 114 : 제1 트렌치
116 : 제1 산화막 118 : 제1 절연막
120 : 제1 스페이서 122 : 제2 트렌치
124 : 제2 산화막 126 : 제2 스페이서
128 : 제3 트렌치 130 : 트렌치
132 : 제3 산화막 134 : 제2 절연막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 제조 공정에서는 기판에 형성된 트렌지스터들과 같은 반도체 소자들을 전기적으로 격리하기 위하여 소자 분리막을 형성한다. 종래에는 소자 분리막을 국부 산화(Local Oxidation) 방식의 LOCOS 공정으로 형성하였으나, 소자의 집적도가 높아짐에 따라 STI 공정으로 소자 분리막을 형성하고 있다. STI 공정은 반도체 기판의 소자 분리 영역을 식각하여 트렌치를 형성하고 트렌치를 절연물질로 채우는 방식으로 진행된다. 이러한 STI 공정은 LOCOS 공정에서 버즈 빅(Bird's beak)이 발생하는 문제점을 해결할 수 있는 소자 분리막 형성 방법으로써, 현재까지 반도체 소자의 제조 공정에 적용되고 있다. 하지만, 소자의 집적도가 높아짐에 따라 트렌치의 폭이 좁아져 트렌치를 절연 물질로 채우는데 어려움이 있다. 특히, 절연 물질로 트렌치를 채우는 과정에서 심(seam)이 발생될 경우 소자 분리 영역의 트렌치 하단부가 물리적으로나 전기적으로 스트레스(stress)에 취약할 수 있다.
본 발명은 반도체 기판의 소자 분리 영역에 상부 폭이 넓고 하부 폭은 좁으면서 하단부에 공 모양의 공극(bulb)을 갖는 트렌치를 형성한 후, 트렌치를 절연 물질로 채워 소자 분리막을 형성함으로써, 반도체 기판 내 트렌치의 최하단에 집중되는 물리적, 전기적 스트레스를 완화시킬 수 있고, 소자 분리막의 펀치쓰루(punch through) 현상을 개선할 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소자 분리 영역에 제1 트렌치를 형성하는 단계와, 제1 트렌치의 측벽에 제1 스페이서를 형성하는 단계와, 제1 스페이서 사이의 소자 분리 영역에 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계와, 제2 트렌치의 측벽에 제2 스페이서를 형성하는 단계와, 제2 스페이서 하부에 노출된 상기 반도체 기판을 식각하여 제3 트렌치를 형성하는 단계와, 제3 트렌치의 내벽에 산화막을 형성하는 단계, 제1, 제2 및 제3 트렌치를 절연막으로 채우는 단계, 및 절연막이 소자 분리 영역에만 잔류되도록 절연막을 식각하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소자 분리 영역에 제1 트렌치를 형성하는 단계와, 제1 트렌치의 측벽에 제1 스페이서를 형성하는 단계와, 제1 스페이서 사이의 소자 분리 영역에 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계와, 제2 트렌치의 측벽에 제2 스페이서를 형성하는 단계와, 제2 스페이서 하부에 노출된 상기 반도체 기판을 식각하여 제2 트렌치보다 넓은 폭으로 제3 트렌치를 형성하는 단계와, 제3 트렌치의 내벽에 산화막을 형성하는 단계 및 제1, 제2 및 제3 트렌치를 절연막으로 채우는 단계를 포함한다.
상기의 제1 실시예 또는 제2 실시예에서, 제1 트렌치는 50Å 내지 1000Å의 깊이로 형성된다. 제2 트렌치는 500Å 내지 2000Å의 깊이로 형성된다. 제3 트렌치는 등방성 식각으로 형성된다. 등방성 식각은 Cl2, SF6, HBr 및 O2 가스 중에서 적어도 어느 하나 이상의 가스를 포함하는 반응 가스를 사용하여 실시한다. 등방성 식각은 바이어스 파워를 0W보다 크고, 200W보다 작게하여 실시한다.
절연막은 O3-TEOS, LPTEOS, PE-산화막 또는 SOG막으로 형성된다. 상기 제1 트렌치를 형성하는 단계와 상기 제1 스페이서를 형성하는 단계 사이에 제1 트렌치의 측벽 및 저면에 산화막을 형성하는 단계를 더 포함한다. 제1 스페이서는 산화막, 질화막 또는 이들의 혼합막으로 형성된다. 절연막이 소자 분리 영역에만 잔류되도록 절연막을 식각하는 단계를 더 포함한다.
절연막 식각 전, 절연막이 형성된 반도체 기판을 어닐링 하는 단계를 더 포함한다. 제3 트렌치는 제1 트렌치보다 넓은 폭으로 형성된다. 제3 트렌치는 제2 트렌치보다 넓은 폭으로 형성된다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어 져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 전자 저장막(104) 및 소자 분리 마스크(112)를 순차적으로 형성한다. 여기서, 소자 분리 마스크(112)는 버퍼 산화막(106), 질화막(108) 및 하드 마스크(110)의 적층 구조로 형성할 수 있다. 이때, 하드 마스크(110)는 질화물, 산화물, SiON 또는 아몰퍼스 카본으로 형성할 수 있다. 한편, 전자 저장막(104)은 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘 또는 실리콘 질화막으로 형성될 수 있으며, 전자를 저장할 수 있는 어떠한 물질로도 형성될 수 있다.
도 1b를 참조하면, 소자 분리 영역의 소자 분리 마스크(112), 전자 저장막(104) 및 터널 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 소자 분리 마스크(112)를 이용한 식각 공정으로 전자 저장막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 질화막(108), 버퍼 산화막(106), 전자 저장막(104) 및 터널 절연막(102)을 식각하는 과정에서 하드 마스크(110)도 소정의 두께만큼 식각된다.
이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 식각 공정으로 식각하여 제1 트렌치(114)를 형성한다. 이때, 제1 트렌치(114)는 반도체 기판(100)을 50Å 내지 1000Å 식각하여 형성한다. 한편, 제1 트렌치(114)의 측벽이 85도 내지 90도로 경사지도록 식각 공정을 실시할 수 있다.
도 1c를 참조하면, 제1 트렌치(114)를 형성하기 위한 식각 공정에 의해 제1 트렌치(114)의 측벽 및 저면에 발생된 식각 손상을 치유하기 위하여 산화 공정을 실시할 수 있다. 산화 공정을 통해 제1 트렌치(114)의 측벽 및 저면이 산화되어 식각 손상층이 제1 산화막(116)으로 형성된다. 한편, 산화 공정에 의해, 제1 트렌치(114)의 측벽 및 저면뿐만 아니라 전자 저장막(104) 및 소자 분리 마스크(112)의 표면도 소정의 두께만큼 산화될 수 있다. 이 경우, 제1 산화막(116)은 전체 표면에 형성되며, 제1 트렌치(114)의 측벽 및 저면에 상대적으로 실리콘 성분이 많이 분포되어 있기 때문에 제1 트렌치(114)의 측벽 및 저면에서 제1 산화막(116)이 보다 두껍게 형성된다.
계속해서, 제1 산화막(116)을 포함하는 전체 구조 상에 제1 절연막(118)을 형성한다. 제1 절연막(118)은 산화막, 질화막 또는 이들의 혼합막으로 형성할 수 있다.
도 1d를 참조하면, 제1 절연막(118)을 소정 영역 식각하여 제1 트렌치(114)의 측벽에 제1 스페이서(120)를 형성한다. 구체적으로, 제1 트렌치(114)의 측벽에 는 제1 절연막(118)이 잔류하고 저면에는 제1 절연막(118)이 제거되도록 블랭킷 에치백 공정을 실시하여 제1 스페이서(120)를 형성한다. 이때, 제1 절연막(118)은 전자 저장막(104) 및 소자 분리 마스크(112)의 측벽에도 잔류된다. 따라서, 제1 스페이서(120)는 제1 트렌치(114), 전자 저장막(104) 및 소자 분리 마스크(112)의 측벽에 형성된다. 제1 스페이서(120)를 산화방지막으로 사용할 경우 질화물이 포함된 제1 스페이서(120)를 형성하는 것이 바람직하다. 제1 스페이서(120)는 제1 트렌치(114)의 폭을 고려하여 제1 스페이서(120) 사이에 제1 트렌치(114)의 저면이 노출될 수 있을 정도의 두께로 형성하는 것이 바람직하다.
도 1e를 참조하면, 제1 스페이서(120) 및 소자 분리 마스크(112)를 이용한 식각 공정으로 제1 스페이서(120) 사이에 노출된 제1 트렌치(114) 저면의 반도체 기판(100)을 식각하여 제2 트렌치(122)를 형성한다. 제2 트렌치(122)는 500Å 내지 20000Å의 깊이로 형성할 수 있다. 이로써, 제2 트렌치(122)는 소자 분리 영역에 제1 트렌치(114)에 비해 폭은 좁고 더 깊게 형성된다.
도 1f를 참조하면, 제2 트렌치(122)를 형성하기 위한 식각 공정에 의해 제2 트렌치(122)의 측벽 및 저면에 발생된 식각 손상을 치유하기 위하여 산화 공정을 실시할 수 있다. 이러한 산화 공정에 의해 제2 트렌치(122)의 측벽 및 저면이 소정의 두께만큼 산화되어 식각 손상층이 제2 산화막(124)으로 형성된다. 이로써, 제1 및 제2 트렌치(114, 122)의 측벽 및 저면은 제1 스페이서(120) 및 제2 산화막(124)에 의해 덮혀진다.
도 1g를 참조하면, 제2 산화막(124)을 소정 영역 식각하여 제2 트렌치(122) 의 측벽에 제2 스페이서(126)를 형성한다. 구체적으로, 제2 트렌치(122)의 측벽에는 제2 산화막(124)이 잔류하고 저면에는 제2 산화막(124)이 제거되도록 블랭킷 에치백 공정을 실시하여 제2 스페이서(126)를 형성한다.
도 1h를 참조하면, 제1, 제2 스페이서(120, 126) 및 소자 분리 마스크(112)를 이용한 식각 공정으로 제2 스페이서(126) 사이에 노출된 제2 트렌치(122) 저면의 반도체 기판(100)을 등방성 식각하여 제3 트렌치(128)를 형성한다. 이때, 제3 트렌치(128)는 공 모양의 공극(bulb)을 갖는 형태로 형성한다. 여기서, 제3 트렌치(128)는 습식 식각 방법 또는 건식 식각 방법으로 형성할 수 있다. 제3 트렌치(128)를 건식 식각 방법으로 진행하는 경우 Cl2, SF6, HBr 및 O2 가스 중에서 적어도 어느 하나 이상의 가스를 포함하는 반응 가스를 사용하고, 바이어스 파워(Bias Power)는 0W보다 크고, 200W보다 작게하여 실시한다. 이로써, 제1 트렌치(114) 폭이 제2 트렌치(122) 폭보다 넓으면서, 제2 트렌치(122)의 최하단부에 제1 트렌치(114)보다 넓은 폭으로 공 모양의 공극을 갖는 트렌치(130)가 소자 분리 영역에 형성된다.
도 1i를 참조하면, 제3 트렌치(128)를 형성하기 위한 식각 공정에 의해 제3 트렌치(128)의 내벽에 발생된 식각 손상을 치유하기 위하여 산화 공정을 실시할 수 있다. 이러한 산화 공정에 의해 제3 트렌치(128)의 내벽이 소정의 두께만큼 산화되어 식각 손상층이 제3 산화막(132)으로 형성된다. 이로써, 제1, 제2 및 제3 트렌치(114, 122, 128)의 측벽, 저면 및 내벽은 제1 스페이서(120), 제2 산화막(124) 및 제3 산화막(132)에 의해 덮혀진다.
도 1j를 참조하면, 트렌치(130)가 채워지도록 제2 절연막(134)을 형성하며, 소자 분리 영역에 형성되는 제2 절연막(134)이 소자 분리막이 된다. 제2 절연막(134)은 O3-TEOS, LPTEOS, PE-산화막 또는 SOG막으로 형성할 수 있다. 한편, 상기의 막들로 제2 절연막(134)을 형성하는 과정에서 건식 식각 공정 또는 습식 식각 공정을 실시하여 제2 절연막(134)의 갭필 특성을 향상시킬 수 있다. 제2 절연막(134)을 형성한 후에는 제2 절연막(134)의 막질을 향상시키기 위하여 어닐링 공정을 실시할 수 있다.
상기한 바와 같이, 제3 트렌치(128)를 공 모양의 공극을 갖도록 형성함으로써 반도체 기판(100) 내 트렌치(130)의 최하단에 집중되는 물리적, 전기적 스트레스를 완화시킬 수 있고, 실리콘 격자의 결함도 제거된다.
상기에서, 제2 절연막(134)에 의해 제1 트렌치(114), 제2 트렌치(122) 및 제3 트렌치(128)가 채워지는데, 제2 및 제3 트렌치(122, 128)는 제1 트렌치(114)보다 반도체 기판(100)의 표면에서 더 깊은 곳에 형성되기 때문에 제2 절연막(134)으로 완전히 채워지지 않아 보이드가 형성될 수 있다. 또한, 제2 절연막(134) 형성 시 심(seam)이 발생될 수 있다. 하지만, 보이드 및 심은 반도체 기판(100)의 표면보다 낮은 위치의 트렌치(130) 내부에 형성되기 때문에 후속 공정에 영향을 주지 않으며, 이를 통해 소자 분리막의 펀치쓰루 현상을 개선할 수 있다.
이후, 도면에는 도시되어 있지 않지만, 제2 절연막(134)이 소자 분리 영역의 트렌치(130) 상에만 잔류되도록, 즉 활성 영역의 제2 절연막(134)이 제거되도록 화학적 기계적 연마 공정이나 블랭킷 에치백 공정을 실시한다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명은 반도체 기판의 소자 분리 영역에 상부 폭이 넓고 하부 폭은 좁으면서 하단부에 공 모양의 공극을 갖는 트렌치를 형성한 후, 트렌치를 절연 물질로 채워 소자 분리막을 형성함으로써, 반도체 기판 내 트렌치의 최하단에 집중되는 물리적, 전기적 스트레스를 완화시키고, 실리콘 격자의 결함을 제거할 수 있다.
또한, 본 발명은 트렌치 내에 보이드 및 심이 형성되더라도 기판의 높이보다 낮은 곳에 형성되어 후속 공정에 영향을 주지 않으므로 소자 분리막의 펀치쓰루 현상을 개선할 수 있다.

Claims (16)

  1. 반도체 기판의 소자 분리 영역에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 측벽에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서 사이의 상기 소자 분리 영역에 상기 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치의 측벽에 제2 스페이서를 형성하는 단계;
    상기 제2 스페이서 하부에 노출된 상기 반도체 기판을 식각하여 제3 트렌치를 형성하는 단계;
    상기 제3 트렌치의 내벽에 산화막을 형성하는 단계;
    상기 제1, 제2 및 제3 트렌치를 절연막으로 채우는 단계; 및
    상기 절연막이 상기 소자 분리 영역에만 잔류되도록 상기 절연막을 식각하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 반도체 기판의 소자 분리 영역에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 측벽에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서 사이의 상기 소자 분리 영역에 상기 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치의 측벽에 제2 스페이서를 형성하는 단계;
    상기 제2 스페이서 하부에 노출된 상기 반도체 기판을 식각하여 상기 제2 트렌치보다 넓은 폭으로 제3 트렌치를 형성하는 단계;
    상기 제3 트렌치의 내벽에 산화막을 형성하는 단계; 및
    상기 제1, 제2 및 제3 트렌치를 절연막으로 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 트렌치는 50Å 내지 1000Å의 깊이로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 트렌치는 500Å 내지 2000Å의 깊이로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제3 트렌치는 등방성 식각으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 5 항에 있어서,
    상기 등방성 식각은 Cl2, SF6, HBr 및 O2 가스 중에서 적어도 어느 하나 이상의 가스를 포함하는 반응 가스를 사용하여 실시하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 5 항에 있어서,
    상기 등방성 식각은 바이어스 파워를 0W보다 크고, 200W보다 작게하여 실시하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 O3-TEOS, LPTEOS, PE-산화막 또는 SOG막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 트렌치를 형성하는 단계와 상기 제1 스페이서를 형성하는 단계 사이에 상기 제1 트렌치의 측벽 및 저면에 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 스페이서는 산화막, 질화막 또는 이들의 혼합막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  11. 제 2 항에 있어서,
    상기 절연막이 상기 소자 분리 영역에만 잔류되도록 상기 절연막을 식각하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  12. 삭제
  13. 삭제
  14. 제 1 항 또는 제 2 항에 있어서, 상기 절연막 식각 전,
    상기 절연막이 형성된 상기 반도체 기판을 어닐링 하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 제3 트렌치는 상기 제1 트렌치보다 넓은 폭으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  16. 제 1 항에 있어서,
    상기 제3 트렌치는 상기 제2 트렌치보다 넓은 폭으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
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