KR20020021741A - 바람직한 게이트 프로파일을 갖는 반도체 장치 및 그제조방법 - Google Patents

바람직한 게이트 프로파일을 갖는 반도체 장치 및 그제조방법 Download PDF

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Abstract

도전 물질로 이루어진 컨트롤 게이트가 균일하게 형성되는 불휘발성 메모리 장치 또는 그 밖의 반도체 장치의 제조방법이 개시되어 있다. 반도체 기판 상의 버퍼 산화막 상에 실리콘층을 형성한다. 버퍼 산화막을 형성한 후, 저지막을 형성한다. EEPROM 메모리 장치의 플로팅 게이트와 같은 도전 물질로 이루어진 컨트롤 게이트가 실리콘층, 게이트 산화막 및 기판 상에 제공된다. 이어서, 기판의 상부를 식각하여 트렌치를 형성한다. 트렌치의 측벽을 산화시켜 컨트롤 게이트 물질의 상부 및 하부에 버즈비크를 균일하게 생성시킨다. 다음에, 트렌치를 매립하는 필드 산화막을 형성한다. 트렌치의 측벽 산화시 컨트롤 게이트 물질의 상·하부에 버즈비크가 고르게 형성되므로, 플로팅 게이트의 측벽이 예컨대 포지티브 기울기를 갖는 것을 방지하여 균일성을 구현할 수 있다.

Description

바람직한 게이트 프로파일을 갖는 반도체 장치 및 그 제조방법{Semiconductor device having desired gate profile and Method of making thereof}
본 발명은 메모리 장치의 플로팅 게이트와 같은 컨트롤 게이트 및 그 제조방법에 관한 것이다. 보다 구체적으로, 본 발명은 게이트와 액티브 영역을 동시에 형성하기 위한 자기정렬된 셸로우 트렌치 소자분리(Self-Aligned Shallow Trench Isolation) 기술에 관한 것이다.
메모리 장치의 제조에 있어서, 셀의 집적도는 셀 어레이의 레이아웃 및 그 자체의 물리적 치수에 의해 주로 결정된다. 하프-마이크론 디자인 룰 이하에서는 비례축소능력(scalability)이 제조공정 동안 이룰 수 있는 포토리소그라피 해상도(resolution) 및 공정에 사용되는 마스크들의 얼라인먼트 공차에 의해 제한되어진다. 얼라인먼트 공차는 마스크들을 형성하는데 사용되는 기계적 기술 및 층들 사이에 상기 마스크들을 인쇄하는 기술에 의해 제한된다. 다단계의 제조시 얼라인먼트 공차가 축적되므로, 마스크들을 보다 적게 사용하는 것이 바람직하다. 마스크가 적어질수록 미스얼라인먼트의 가능성이 최소화된다. 따라서, 반도체 장치를제조하기 위해 "자기정렬(self-aligned)" 공정 단계가 개발되어왔다.
메모리 셀 어레이 내에서 개개의 셀들 간의 소자분리 구조, 예컨대 필드 산화막은 액티브 회로소자에 유용한 칩 영역들을 소모시킨다. 따라서, 기판 내의 메모리 셀 및 액티브 회로의 집적도를 증가시키기 위해서는 소자분리 구조의 크기를 최소화하는 것이 바람직하다. 그러나, 소자분리 구조의 크기는 그 제조공정이나 얼라인먼트에 의해 제한된다.
통상적으로, 소자분리 구조는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 "LOCOS"라 한다)과 같은 열적 필드 산화 공정에 의해 칩의 다양한 영역들에서 성장된다. LOCOS 방법에 의하면, 패드 산화막 및 질화막을 차례로 형성한 후, 질화막을 패터닝한다. 이어서, 패터닝된 질화막을 마스크로 사용하여 실리콘 기판을 선택적으로 산화시켜 필드 산화막 영역을 형성한다. 그러나, LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 제공되는 질화막의 하부에서 패드 산화막의 측면으로 산화막의 성장이 침식되어 필드 산화막의 끝부분에 버즈비크(bird's beak)가 발생하게 된다. 이러한 버즈비크에 의해 필드 산화막이 메모리 셀의 액티브 영역으로 확장되어 액티브 영역의 폭을 감소시킴으로써, 메모리 장치의 전기적 특성을 열화시킨다.
이러한 이유로 초고집적 반도체 장치에서는 셸로우 트렌치 소자분리(이하 "STI"라 한다) 구조가 관심을 끌고 있다. STI 공정에서는 먼저, 실리콘 기판을 식각하여 트렌치를 형성한 후, 이 트렌치를 채우도록 산화막을 증착한다. 다음에, 산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing;CMP) 방법으로 식각하여 트렌치의 내부에 필드 산화막을 형성한다.
상술한 LOCOS나 STI 방법들은 공통적으로 기판 상에 소자분리 영역을 정의하기 위한 마스크 단계와 이 영역에 필드 산화막을 형성하는 단계를 포함한다. 소자분리 구조를 형성한 후에는, 메모리 셀들을 형성하기 위한 마스크 단계들이 수행된다. 따라서, 소자분리 구조의 형성에 수반되는 얼라인먼트 공차와 메모리 셀의 레이아웃에 수반되는 얼라인먼트 공차가 결합하여 소자의 오류(failure)를 야기시키는 미스얼라인먼트를 유발하게 된다.
이러한 얼라인먼트 문제를 해결하기 위한 한 방법으로서, 불휘발성 메모리 장치의 플로팅 게이트의 형성시 LOCOS 소자분리 구조를 플로팅 게이트에 자기정렬하여 형성하는 방법이 제시되어 있다. 또한, STI 구조를 플로팅 게이트에 자기정렬하여 형성하는 방법이 미합중국 특허 제6,013,551호(issued to Jong Chen) 등에 개시되어 있다. 이 방법들에 의하면, 플로팅 게이트와 액티브 영역이 하나의 마스크를 사용하여 동시에 정의되고 제조되므로, 얼라인먼트 공차가 축적되지 않는다.
불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, 최근에는 EEPROM과 같이 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 실리콘 기판의 상부에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 위 또는 주변에 형성된 컨트롤 게이트를 포함한다. 이 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 유전막은 플로팅 게이트 상에 전위를 유지시키는 기능을 한다.
자기정렬된 STI 공정은 플로팅 게이트와 액티브 영역을 동시에 형성할 수 있다는 장점이 있지만, 갭의 종횡비(aspect ratio)가 증가함에 따라 갭 매립(gap filling)시 트렌치의 내부에 균열(seam)이나 보이드(void)가 생성될 가능성이 높아지는 단점이 있다. 또한, 갭 매립 능력이 우수한 고밀도 플라즈마(이하 "HDP"라 한다) 산화막을 사용할 경우, HDP 산화막의 증착시 그 하부에 존재하는 연마 종료층의 에지 부위가 침식(erosion)되어 필드 산화막 영역이 네거티브 기울기(negative slope)를 갖게 된다. 이로 인해, 후속하는 게이트 식각 공정시 필드 영역의 경사진 부위 밑에 게이트 잔류물이 생성된다.
그러나, 상술한 문제들은 HDP 산화막의 증착 조건을 최적화하여 갭 매립 능력을 향상시키거나, 습식 에천트를 이용하여 필드 영역의 네거티브 기울기를 제거하는 방법 등을 사용하여 충분히 해결할 수 있다.
도 1a 내지 도 1e는 자기정렬된 STI 기술에 의한 종래의 플래쉬 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 1a를 참조하면, 실리콘 기판(10) 상에 게이트 산화막(즉, 터널 산화막)(11)을 형성한 후, 게이트 산화막(11) 상에 제1 폴리실리콘층(13) 및 질화막(15)을 차례로 증착한다.
도 1b를 참조하면, 사진식각 공정에 의해 질화막(15), 제1 폴리실리콘층(13) 및 게이트 산화막(11)을 패터닝하여 질화막 패턴(16), 제1 플로팅 게이트(14) 및게이트 산화막 패턴(12)을 형성한다. 이어서, 기판(10)의 노출된 부분을 소정 깊이로 식각하여 트렌치(18)를 형성한다. 즉, 하나의 마스크를 이용한 트렌치 형성 공정 동안 액티브 영역과 플로팅 게이트가 동시에 정의된다.
도 1c를 참조하면, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하기 위하여 트렌치(18)의 노출된 부분을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 바닥면과 측벽을 포함하는 내면 상에 트렌치 산화막(20)이 형성된다.
상기 산화 공정시 제1 플로팅 게이트(14)의 하부에서 게이트 산화막 패턴(12)의 측면으로 산화제(oxidant)가 침투하여 게이트 산화막 패턴(12)의 양단부에 버즈비크가 형성된다. 이러한 버즈비크에 의해, 게이트 산화막 패턴(12)의 양단부분이 팽창하면서 제1 플로팅 게이트(14)의 바닥 에지부분이 외부로 굴곡되어 제1 플로팅 게이트(14)의 측벽 하부 부분이 포지티브 기울기를 갖게 된다. 여기서, 측벽이 포지티브 기울기를 갖는다는 것은 에천트에 대하여 측벽이 침식되는 기울기를 갖는다는 것을 의미한다. 즉, 도시한 바와 같이, 질화막 패턴(16)의 바로 아래는 질화막 패턴(16)의 존재에 의해 산화제의 침투가 억제되어 제1 플로팅 게이트(14)의 측벽 상부가 네거티브 기울기를 갖게 된다. 한편, 제1 플로팅 게이트(14) 하부의 바닥 에지부분이 외부로 굴곡되어 포지티브 기울기를 가짐으로써, 메사 구조물의 측벽과 같이 기판의 상부 방향에서 도입되는 에천트에 의해 침식되거나 에천트에 대해 그 하지층의 저지막으로 작용하게 된다.
도 1d를 참조하면, 트렌치(18)를 매립하도록 화학 기상 증착(chemical vapordeposition; 이하 "CVD"라 한다) 방법으로 산화막(도시 안됨)을 형성한 후, 질화막(16)의 상부 표면이 노출될 때까지 CVD-산화막을 CMP 공정에 의해 제거한다. 그 결과, 트렌치(18)의 내부에 상기 트렌치 산화막(18)을 포함하는 필드 산화막(22)이 형성된다.
이어서, 인산 스트립 공정으로 질화막 패턴(16)을 제거한 후, 제1 플로팅 게이트(14) 및 필드 산화막(22)의 상부에 제2 플로팅 게이트를 형성하기 위하여 상기 제1 폴리실리콘층(13)과 동일한 물질을 증착하여 제2 폴리실리콘층(도시 안됨)을 형성한다. 사진식각 공정에 의해 필드 산화막(22) 상의 제2 폴리실리콘층을 부분적으로 제거하여 이웃하는 셀들과 분리되는 제2 플로팅 게이트(24)를 형성한다. 제2 플로팅 게이트(24)는 제1 플로팅 게이트(14)와 전기적으로 접촉하며 후속 공정에서 형성될 층간유전막의 면적을 증가시키는 역할을 한다.
이어서, 결과물의 전면에 ONO 층간유전막(26) 및 컨트롤 게이트층(28)을 차례로 형성한다. 컨트롤 게이트층(28)은 통상 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드 구조로 형성한다.
도 1e를 참조하면, 사진식각 공정에 의해 컨트롤 게이트층(28)을 패터닝한 후, 계속해서 노출된 층간유전막(26) 및 제2 및 제1 플로팅 게이트(24, 14)를 이방성 건식 식각하여 불휘발성 메모리 장치를 완성한다.
이때, 도 1d의 점선 A로 표시된 부분에서 보는 바와 같이 제1 플로팅 게이트(14)의 측벽 하부가 포지티브 기울기를 갖고 있다. 따라서, 건식 식각 공정의 이방성 식각 특성(즉, 수직 방향으로만 식각이 진행되는 특성)에 의해 필드 산화막(22)으로 마스킹되어진 제1 플로팅 게이트(14)의 바닥 에지부분이 식각되지 않고 잔류하게 된다. 그 결과, 필드 산화막(22)과 액티브 영역의 표면 경계를 따라 라인 형태의 폴리실리콘 잔류물(residue)(14a)이 형성된다. 이 폴리실리콘 잔류물(14a)은 인접한 플로팅 게이트 간에 전기적인 브리지(bridge)를 형성하여 소자의 전기적 불량(fail)을 유발하게 된다.
따라서, 본 발명의 목적은 플래쉬 메모리 장치에서의 플로팅 게이트 구조와 같은 게이트 또는 그 밖의 도전성 구조물의 측벽이 포지티브 기울기를 갖지 않고 양호한 프로파일을 구현할 수 있는 불휘발성 메모리 장치 또는 그 밖의 장치의 제조방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래 방법에 의한 자기정렬된 셸로우 트렌치 소자분리를 갖는 플래쉬 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 2a 내지 도 2i는 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치의 플로팅 게이트 제조방법을 설명하기 위한 사시도들이다.
도 3은 도 2d의 B부분의 확대단면도이다.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 메모리 장치의 플로팅 게이트 제조방법을 설명하기 위한 사시도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 게이트 산화막
102 : 게이트 산화막 패턴 103 : 제1 실리콘층
104 : 제1 실리콘층 패턴 105 : 버퍼 산화막
106 : 버퍼 산화막 패턴 107 : 저지막
108 : 저지막 패턴 109 : 트렌치
110 : 트렌치 산화막 112 : CVD-산화막
124 : 필드 산화막 126 : 제2 실리콘층 패턴
128 : 층간유전막 130 : 컨트롤 게이트
140 : HTO막 141 : HTO막 패턴
150 : SiON막 151 : SiON막 패턴
160 : 포토레지스트 패턴
상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트 및 그와 관련된 액티브 영역을 포함하는 반도체 장치를 제조하기 위한 자기정렬 방법 및 그에 대응되는 반도체 장치를 제공한다. 상기 플로팅 게이트 및 액티브 영역은 반도체 메모리 장치의 기판에서 적어도 일부분이 트렌치 내에 형성된 필드 산화막 영역에 의해 한정되는 영역에 형성된다. 상기 트렌치는 상기 플로팅 게이트의 적어도 제1 단편(segment)의 형성과 함께 형성된다. 상기 방법은 상기 트렌치의 형성 전에, 상기 플로팅 게이트의 제1 단편의 측벽에 산화막을 균일하게 형성하는 단계, 상기 게이트의 제1 단편 상에 버퍼막(buffer layer)을 형성하는 단계, 및 상기 버퍼막을 제거하는 단계를 포함한다. 상기 방법에 의하면, 상기 플로팅 게이트의 제1 단편상에 적어도 또다른 도전성 물질의 단편을 적층하기 전에 상기 제1 단편의 측벽을 더욱 평탄하게 산화시킬 수 있다.
또다른 실시예에 의하면, 반도체 기판 상에 게이트 산화막을 형성하고, 상기 게이트 산화막 상에 제1 도전층을 형성한 후 상기 제1 도전층 상에 버퍼막(예컨대 산화막)을 형성한다. 이어서, 상기 버퍼막 상에 저지막을 형성하고, 상기 저지막 및 버퍼막을 패터닝하여 저지막 패턴 및 버퍼막 패턴을 형성한다. 상기 제1 도전층 및 게이트 산화막을 패터닝하여 제1 도전층 패턴인 플로팅 게이트층 및 게이트 산화막 패턴을 형성하고, 상기 기판의 상부를 식각하여 트렌치를 형성한다. 상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 산화막을 형성하고, 상기 플로팅 게이트층의 상부 및 하부에 버즈비크를 형성시켜 패터닝된 플로팅 게이트층의 측벽에 포지티브 프로파일이 형성되는 것을 방지한다. 이어서, 상기 트렌치를 매립하는 필드 산화막을 형성한다.
또한, 본 발명의 상기 목적은 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 산화막과 같은 버퍼막을 형성하는 단계; 상기 버퍼 산화막 상에 저지막을 형성하는 단계; 하나의 마스크를 사용하여 상기 저지막, 버퍼 산화막, 제1 도전층, 게이트 산화막 및 기판을 패터닝함으로써 상기 제1 도전층으로부터 플로팅 게이트를 형성하고, 이와 동시에 상기 플로팅 게이트에 인접한 상기 기판 내에 상기 플로팅 게이트와 정렬되는 트렌치를 형성하여 상기 기판의 액티브 영역을 정의하는 단계; 상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 산화막을 형성하고, 상기 플로팅 게이트층의 상부 및 하부에 버즈비크를 형성시켜 패터닝된 플로팅 게이트층의 측벽에서 포지티브 프로파일의 형성을 방지하는 단계; 및 상기 트렌치를 매립하는 필드 산화막을 형성하는 단계를 구비하는 메모리 장치의 제조방법에 의해 달성될 수 있다.
본 발명의 또다른 실시예에 의하면, 플로팅 게이트층과 질화막 사이에 산화 마스크층으로 제공되는 버퍼막을 형성하여 후속하는 트렌치의 측벽 산화시 플로팅 게이트층의 상·하부에 버즈비크를 발생시킨다. 그러면, 이 버즈비크들에 의해 플로팅 게이트층의 측벽이 포지티브 기울기를 갖는 것을 방지하여 후속하는 게이트 식각시 게이트 잔류물에 의해 소자의 전기적 불량이 유발되는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
실시예 1
도 2a 내지 도 2i는 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 2a를 참조하면, 실리콘과 같은 물질로 이루어진 반도체 기판(100) 상에 실리콘 산화막 또는 실리콘 옥시나이트라이드막(oxynitride)을 성장시켜 셀 트랜지스터의 게이트 산화막(예컨대, 터널 산화막)(101)을 형성한다. 반도체 기판(100) 상에는 대기 중에 노출되는 경우에 대기중의 산소와 반응하여 자연산화막이 형성된다. 따라서, 본 실시예에 따른 반도체 기판(100)에도, 도시하지는 않았지만, 자연산화막이 형성되어 있다. 본 실시예에서는 이러한 자연 산화막을 제외하고 약 10∼500Å의 두께, 바람직하게는 저압 반도체 소자인 경우에는 약 75Å의 두께로, 고압 반도체 소자인 경우에는 약 300Å의 두께로 상기 게이트 산화막(101)을 얇게 성장시킨다.
게이트 산화막(101) 상에 플로팅 게이트로 사용될 제1 실리콘층(103)을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 200∼1500Å의 두께, 바람직하게는 500Å의 두께로 형성하고, 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 제1 실리콘층(103)을 고농도의 N형 불순물로 도핑시킨다. 바람직하게는, 제1 실리콘층(103)은 폴리실리콘 또는 비정질실리콘으로 형성한다. 이 때, 상기 제1 실리콘층(103)은 대기 중에 노출되어 자연 산화막(native oxide)이 약 30 내지 35Å의 두께로 형성된다.
제1 실리콘층(103) 상에 버퍼막(105)을 상기 게이트 산화막(102)과 대체적으로 동일한 두께인 약 10∼500Å의 두께(자연산화막의 두께를 제외한다)로 형성한다. 버퍼막(105)은 열적 산화 또는 플라즈마-증대 화학 기상 증착(plasma-enhanced chemical vapor deposition; PE-CVD)에 의해 형성된 산화막일 수 있다. 또한, 상기 버퍼막(105)은 산소(O2) 또는 나이트로스 옥사이드(N2O) 가스와 같은 산화성 가스의 플라즈마 처리에 의해 제1 실리콘층(103)의 표면 부위를 부분적으로 산화시켜 형성할 수도 있다. 또한, 산화막 이외에 트렌치 형성시 게이트의 불규칙한 형성을 방지하거나 상기 게이트의 제1 또는 그 밖의 단편의 에지나 측벽을 평탄화시킬 수 있는어떠한 버퍼 물질도 가능하다. 상술한 바와 같이, 트렌치의 산화 전에 버퍼 물질을 사용하지 않으면 플로팅 게이트가 변형되거나 원하지 않는 포지티브 기울기를 갖게 된다.
상기 버퍼 산화막(105) 상에 LPCVD 방법으로 식각 저지막(etch stopping layer, 107)을 약 100∼3000Å의 두께, 바람직하게는 1500Å의 두께로 증착한다. 상기 저지막(107)은 후속하는 CMP 공정 또는 에치백 공정 시에 연마 종료층으로 작용한다. 저지막(107)은 후속하는 트렌치의 열산화 공정 동안 버퍼 산화막(105)을 커버하여 버퍼 산화막(105)을 통해 제1 실리콘층(103) 내로 산소와 산화제가 침투하는 것을 방지하는 역할도 수행한다. 따라서, 저지막(107)은 내산화성을 갖는 물질, 예를 들면, SiN, SiON 또는 BN과 같은 질화물을 사용하여 형성하는 것이 바람직하다.
폴리실리콘을 사용하여 상기 저지막(107)을 형성할 수도 있다. 이 경우에 후속 산화 공정시 저지막(107)이 부분적으로 산화되지만, 에치백 공정이나 CMP 공정시 종료층(end-point detecting layer)으로서의 사용이 가능하다.
임의로, 상기 저지막(107) 상에 후속하는 사진식각 공정을 원활하게 수행하기 위하여 CVD 방법에 의해 반사 방지막을 형성한다. 이러한 반사 방지막은 폴리실리콘, 고온 산화물(High Temperature Oxide)이나 중간 온도 산화물(Medium Temperature Oxide)과 같은 실리콘 산화물, 또는 실리콘 옥시나이트라이드(SiON) 등을 사용하여 형성할 수 있다. 반사 방지막은 단일 층이나 복수개의 층으로 형성할 수도 있다.
본 실시예에서는 반사 방지막으로서 고온 산화막(Hot Temperature Oxide layer; 이하 "HTO"라 한다)(140)과 SiON막(150)으로 구성된 이중층을 형성한다. HTO막(140)과 SiON막(150)은 공지된 CVD 방법에 의해 용이하게 형성할 수 있고, 이들은 사진식각 공정시 하부 기판으로부터 빛이 반사되는 것을 방지하는 반사 방지막의 역할을 하여 포토레지스트 패턴의 형성을 용이하게 한다. 상기 HTO막(140)은 200 내지 2000Å, 바람직하게는 500Å의 두께로 형성하고, 상기 SiON막(150)은 200 내지 3000Å의 두께, 바람직하게는 800Å의 두께를 갖도록 형성한다.
도 2b를 참조하면, 상기 SiON막(150)상에 포토레지스트를 스핀 코팅법에 의해 도포하여 포토레지스트막(도시 안됨)을 형성한다. 다음에, 포토 마스크를 사용하여 상기 포토레지스트막을 노광 및 현상함으로써 플로팅 게이트의 레이아웃을 정의하는 포토레지스트 패턴(160)을 형성한다.
상기 포토레지스트 패턴(160)을 식각 마스크로 사용하여, SiON막(160), HTO막(150), 저지막(107) 및 버퍼 산화막(105)을 순차적으로 식각하여 도시한 바와 같이, SiON막 패턴(161), HTO막 패턴(151), 저지막 패턴(108) 및 버퍼 산화막 패턴(106)으로 구성된 패턴 구조물을 형성한다. 다음에, 에싱 및 스트립 공정을 통하여 상기 포토레지스트 패턴(160)을 제거한다.
도 2c를 참조하면, 폴리실리콘과 산화물의 식각 공정을 수행하기 위하여 상기 결과물을 다른 에칭 챔버로 옮긴다. 여기서, 폴리실리콘과 산화물을 식각하기 위한 에칭 가스를 도입하여 상기 제1 실리콘층(103)을 식각하여 제1 실리콘층 패턴(104)을 형성한다. 이때, 제1 실리콘층 패턴(104)은 불휘발성 메모리 장치의제1 플로팅 게이트로 사용된다.
이어서, 동일한 에칭 챔버에서 게이트 산화막(101)을 식각하여 게이트 산화막 패턴(102)을 형성하고, 기판(100)을 1000∼5000Å 정도의 깊이, 바람직하게는 2700Å의 깊이로 식각하여 트렌치(109)를 형성한다. 결과적으로, 제1 실리콘층 패턴(104)에 의해 정의되는 플로팅 게이트들은 트렌치(109)에 의해 서로 분리된다.
상기 제1 실리콘층 패턴(104) 및 반도체 기판(100)의 상부를 식각하는 과정에서, 상기 저지막 패턴(108) 상에 형성된 SiON막 패턴(151) 및 HTO막 패턴(141)이 제거된다.
상기 트렌치(109)의 형성에 의하여, 하나의 마스크를 사용하여 액티브 영역과 플로팅 게이트가 동시에 정의된다. 따라서, 플로팅 게이트가 액티브 영역에 자기정렬된다.
도 2d를 참조하면, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상을 제거하고 누설 전류의 발생을 방지하기 위하여 트렌치(109)의 내면을 산화성 분위기에서 처리한다. 그러면, 트렌치(109)의 내면, 즉, 바닥면과 측벽을 따라 약 10∼500Å의 두께, 바람직하게는 30 내지 40Å의 두께로 트렌치 산화막(110)이 형성된다. 트렌치 산화막(110)은 800∼950℃의 온도에서 질소(N2)와 산소(O2)의 혼합 분위기 하에서 건식 산화법으로 형성할 수도 있고, 700℃ 이상의 온도에서 습식 산화법으로 형성할 수도 있다.
널리 알려진 바와 같이, 산화막의 형성반응은 하기의 식과 같다.
상기 식으로부터 알 수 있듯이, 실리콘(Si) 소오스를 갖는 층으로 산화제가 확산되어 실리콘의 산화가 진행되므로 제1 실리콘층 패턴(104)의 표면 및 실리콘 기판(100)의 표면 상에서 산화막이 성장된다.
도 3은 도 2d의 B부분의 확대단면도이다.
트렌치 산화막(110)을 형성할 때, 도 3에 도시한 바와 같이, 제1 실리콘층 패턴(104)의 하부에서 게이트 산화막 패턴(102)의 측면으로 산화제(또는 산화성 가스)가 침투하여 제1 버즈비크(a)가 발생한다. 이와 동시에, 저지막 패턴(108)의 하부에서 버퍼 산화막 패턴(106)의 측면으로 산화제가 침투하여 제1 폴리실리콘층 패턴(104)의 상부에도 제2 버즈비크(b)가 발생한다.
도 1c에 도시한 종래 방법에 의하면, 플로팅 게이트로서 사용되는 실리콘 패턴의 하부에만 버즈비크가 발생한다. 산화시 플로팅 게이트의 바닥 에지부분에서 성장된 산화막이 팽창하면서 게이트 측벽의 하부가 포지티브 기울기를 갖게 된다. 이에 반하여, 본 발명에서는 게이트 측벽의 하부 및 상부에 제1 버즈비크(a) 및 제2 버즈비크(b)가 동시에 형성되므로, 게이트 측벽의 바닥 에지부분이 외부로 굴곡되는 현상이 일어나지 않는다. 즉, 제1 실리콘층 패턴(104)의 상부에 형성된 제2 버즈비크(b)에 의해 포지티브 기울기가 방지된다. 따라서, 본 발명에 의하면, 제1 실리콘층 패턴(104)으로 형성된 플로팅 게이트가 바람직한 프로파일을 갖는다.
도 2e를 참조하면, 트렌치(109)를 채우도록 USG, O3-TEOS USG 또는 HDP 산화막과 같은 갭 필링 특성이 우수한 산화막(112)을 CVD 방법에 의해 약 5000Å의 두께로 증착한다. 바람직하게는, SiH4, O2및 Ar 가스를 플라즈마 소오스로 이용하여 HDP 산화막(112)을 형성한다.
이때, 트렌치(109)의 내부에 균열이나 보이드가 생성되지 않도록 HDP 산화막(112)의 갭 매립 능력을 향상시켜 트렌치(109)를 매립한다.
HDP 산화막(112)은 증착과 스퍼터 에칭이 동시에 진행되는 특성을 가지므로, 폭이 넓은 영역에서는 일정한 속도로 증착되지만 폭이 좁은 영역에서는 일정 두께까지 증착된 후 증착 속도와 스퍼터 에칭 속도가 동일하게 되어 더 이상 산화막이 증착되지 않는다. HDP 산화막(112)의 갭 매립 특성을 향상시키기 위해 스퍼터 에칭 능력을 증대시킬 경우, 질화물을 포함하는 저지막 패턴(106)의 에지부분이 침식되어 필드 산화막이 네거티브 기울기를 갖게 된다. 이러한 문제를 방지하기 위해 저지막(105)의 형성시에, 증착 조건을 변경시키거나 습식 에천트를 이용하여 필드 산화막의 네거티브 기울기를 제거하는 방법을 사용할 수 있다.
이어서, HDP 산화막(112) 상에 Si(OC2H5)4를 소오스로 하는 플라즈마 방식에 의해 PE-TEOS로 이루어진 캡핑 산화막(도시하지 않음)을 증착할 수 있다.
또한, 필요한 경우에, HDP 산화막(112)을 치밀화(densification)하여 후속하는 세정 공정에 대한 습식 식각율을 낮추기 위하여 약 800∼1050℃의 고온 및 불활성 가스 분위기 하에서 어닐링을 실시한다.
도 2f를 참조하면, 저지막 패턴(108)의 상부 표면이 노출될 때까지 에치백 또는 CMP 방법을 수행하여 HDP 산화막(112)을 평탄화시킨다. 따라서, 저지막 상의 HDP 산화막(112)이 부분적으로 제거되어 트렌치(109) 내에 필드 산화막(124)을 형성한다.
도 2g를 참조하면, 인산 스트립 공정으로 실리콘 질화물로 이루어진 저지막 패턴(108)을 제거한다. 이때, 버퍼 산화막 패턴(106)은 인산 스트립에 의한 실리콘 질화물의 제거 공정 도중에 그 하부의 실리콘으로 이루어진 제1 플로팅 게이트인 제1 실리콘층 패턴(104)이 손상되는 것을 방지한다.
이어서, 불산을 포함한 에천트로 기판을 미리 약 30초 정도 세정하는 공정(pre-cleaning)을 실시한다. 상기 저지막 패턴(108)의 스트립 및 상기 프리-세정 공정으로 인해 필드 산화막(124)이 부분적으로 제거되고, 제1 실리콘층 패턴(104)상에 형성된 버퍼 산화막 패턴(106)도 제거된다. 이때, 필드 산화막(124)은 약 250Å 이상의 두께가 제거된다.
도 2h를 참조하면, 노출된 제1 실리콘층 패턴(104) 및 필드 산화막(124) 상에 폴리실리콘이나 비정질실리콘과 같은 제2 실리콘층(도시 안됨)을 LPCVD 방법에 의해 약 2000Å 이상의 두께로 증착한다. 제2 실리콘층은 제1 플로팅 게이트인 제1 실리콘층 패턴(104)에 전기적으로 접촉되도록 형성한다. 이어서, 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 제2 플로팅 게이트(126)를 고농도의 N형 불순물로 도핑시켜서 제2 도전층을 형성시킨다.
또한, 별도의 도핑 공정을 수행하지 않고, 제2 실리콘층의 형성시에 불순물을 주입하면서 CVD 방법을 수행하여 불순물이 도핑된 폴리실리콘을 증착함으로써 제2 도전층을 형성할 수도 있다. 제2 도전층에 의해 형성되는 제2 플로팅 게이트는 후속 공정에서 형성될 층간유전막의 면적을 증가시키기 위해 형성하는 것으로, 가능한 한 두껍게 형성하는 것이 바람직하다.
이어서, 통상적인 사진식각 공정으로 필드 산화막(124) 상의 제2 도전층을 부분적으로 제거하여 제2의 플로팅 게이트를 구성하는 제2 실리콘층 패턴들(126)을 형성한다. 그러면, 이렇게 형성된 제2 플로팅 게이트들은 이웃하는 셀의 플로팅 게이트들과 서로 분리된다.
이어서, 결과물의 전면에 제2 플로팅 게이트인 제2 실리콘 패턴들(126)을 완전하게 절연시키도록, ONO로 이루어진 층간유전막(128)을 형성한다. 예를 들어, 제2 플로팅 게이트(126)를 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후 그 위에 약 130Å 두께의 질화막을 증착하고, 이 질화막 상에 약 40Å 두께의 제2 산화막을 형성시킴으로써 등가 산화막 두께가 약 100∼200Å인 층간유전막(128)을 형성한다.
이어서, 층간유전막(128) 상에 N+형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층이 적층된 제3 도전층인 컨트롤 게이트층(130)을 형성한다. 바람직하게는, 컨트롤 게이트층(130)의 폴리실리콘층은약 1000Å의 두께로 형성하고, 금속 실리사이드층은 약 100∼1500Å의 두께로 형성한다.
도 2i를 참조하면, 사진식각 공정으로 컨트롤 게이트층(130)을 패터닝한 후, 노출된 층간유전막(128), 제2 플로팅 게이트 단편(126) 및 제1 플로팅 게이트 단편(104)을 건식식각 방법에 의해 각 셀 단위로 차례로 패터닝하여 메모리 셀의 스택형 플로팅 게이트를 형성한다. 이때, 건식 식각은 필드 산화막들(124)사이의 기판(100) 상부 표면이 노출될 때까지 수행한다.
제1 플로팅 게이트인 제1 실리콘층 패턴(104)의 측벽이 포지티브 기울기를 갖고 있지 않으므로, 제1 실리콘층 패턴(104)의 측벽부분은 변형되지 않고 외부로 굴곡된 부분을 갖지 않는다. 따라서, 상술한 건식식각 공정시 제1 실리콘층 패턴(104)의 마스크 패턴에 의해 노출되어진 부분이 완전히 제거되므로, 필드 산화막(124)과 액티브 영역 간의 표면 경계에 실리콘 잔류물이 형성되지 않는다.
이어서, 도시하지는 않았으나, 이온주입 공정으로 메모리 셀의 소오스/드레인 영역을 형성한 후 결과물 상에 층간절연막(ILD)을 도포한다. 층간절연막을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성한 후, 콘택홀을 매립하는 콘택 플러그를 형성한다. 이어서, 콘택 플러그와 전기적으로 접촉하는 금속화 층(metallization layer)을 증착하고, 층간절연막(IMD), 비아 및 금속 마스크 등을 사용하여 백-엔드(back-end) 공정을 수행한다.
실시예 2
상술한 실시예 1의 도 2b 및 도 2c에 도시된 바와 같은 공정들은 별도의 에칭 챔버에서 각각 수행된다. 그러나, 본 발명의 제2 실시예에 의하면, 상기 공정들을 하나의 에칭 챔버에서 연속적으로 수행한다. 상기 실시예 2는 반사 방지막을 형성하지 않은 것과 포토레지스트를 식각 마스크로 사용하여 하나의 에칭 챔버에서 기판 식각 공정을 수행하는 것을 제외하고는 상기 실시예 1과 동일하다. 여기서, 실시예 1과 동일한 참조 부호는 동일한 부재를 나타낸다.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 불휘발성 메모리 장치를 제조하는 방법을 나타내기 위한 단면도들이다.
도 4a를 참조하면, 실시예 1에서와 동일하게, 기판(100) 상에 게이트 산화막(101), 제1 실리콘층(103), 버퍼 산화막(105) 및 저지막(107)을 순차적으로 형성한다.
도 4b를 참조하면, 플로팅 게이트를 정의하기 위한 포토 마스크를 사용하여, 상기 저지막(107) 상에 실시예 1에서와 같이 포토레지스트 패턴(160)을 형성한 후, 상기 포토레지스트 패턴(160)을 식각 마스크로 사용하여 저지막(107), 버퍼 산화막(105), 제1 실리콘층(103) 및 게이트 산화막(101)을 패터닝하여 저지막 패턴(108), 버퍼 산화막 패턴(106), 제1 실리콘층 패턴(104) 및 게이트 산화막 패턴(102)으로 이루어진 패턴 구조물을 형성한다.
계속하여, 상기 기판(100)을 식각하여 트렌치(109)를 형성한 후, 에싱이나 스트립 공정을 수행하여 포토레지스트 패턴(160)을 제거한다.
이후에, 실시예 1의 도 2c 내지 2i에 도시한 바와 같은 공정들을 수행하여본 발명의 제2 실시예에 의한 불휘발성 메모리 장치의 플로팅 게이트를 제공한다.
상술한 바와 같이 본 발명에 의하면, 플로팅 게이트층의 제1 단편과 저지막과의 사이에 버퍼 산화막을 추가로 형성함으로써 플로팅 게이트의 상부에 버즈비크를 발생시킨다. 후속하는 트렌치의 측벽 산화시 플로팅 게이트의 제1 단편의 상부 및 하부에 생성된 버즈비크들이 플로팅 게이트의 측벽을 평탄화시킨다. 그러면, 플로팅 게이트층의 측벽이 바람직하지 않은 기울기를 갖는 것을 방지할 수 있으며, 바람직한 프로파일의 게이트를 갖는 불휘발성 메모리 장치를 구현할 수 있다.
또한, 후속의 게이트 형성을 위한 건식 식각시 실리콘 잔류물이 형성되지 않으므로, 실리콘 잔류물에 의해 이웃하는 게이트들이 서로 쇼트되어 소자의 전기적 불량이 유발되는 것을 방지할 수 있다.
플로팅 게이트의 균일한 형성과 함께 본 발명을 균일성이 요구되는 반도체 장치 내에 다른 도전층을 형성하는 경우에도 적용할 수 있음은 명백하다. 즉, 본 발명은 상술한 버즈비크 현상의 억제가 요구되는 곳에는 어디든지 적용할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (45)

  1. 반도체 장치의 기판에 상기 기판의 트렌치 내에 형성된 필드 산화막 영역에 의해 적어도 일부분이 한정된 영역 내에 도전층 및 그에 대응되는 액티브 영역을 제조하고, 상기 기판과 제1 유전물질 위에 컨트롤 게이트의 적어도 제1 단편을 형성하는 자기정렬 방법에 있어서,
    상기 트렌치를 형성하기 전에 상기 컨트롤 게이트의 상기 제1 단편 위에 버퍼막을 형성하는 단계와,
    상기 버퍼막을 제거하여 상기 컨트롤 게이트의 상기 제1 단편 위에 적어도 또다른 단편을 적층하기 전에 상기 제1 단편의 측벽을 더욱 평탄하게 산화시키는 단계를 구비하는 것을 특징으로 하는 자기정렬 방법.
  2. 제1항에 있어서, 상기 제1 단편은 폴리실리콘 또는 비정질실리콘으로 형성하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 버퍼막은 열적 산화에 의해 형성된 산화막인 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 버퍼막은 플라즈마-증대 화학 기상 증착에 의해 형성하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 버퍼막은 산화성 가스를 플라즈마 처리하여 상기 컨트롤 게이트의 상기 제1 단편의 표면을 산화시켜 형성하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 산화성 가스는 산소(O2) 또는 나이트로스 옥사이드(N2O) 가스를 사용하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 버퍼막은 10∼500Å의 두께로 형성하는 것을 특징으로 하는 방법.
  8. 반도체 장치의 기판에 플로팅 게이트와 그에 관련된 액티브 영역을 형성하는 자기정렬 방법에 있어서,
    반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 버퍼 산화막을 형성하는 단계;
    상기 버퍼 산화막 상에 저지막을 형성하는 단계;
    상기 저지막 및 버퍼 산화막을 패터닝하여 저지막 패턴 및 버퍼 산화막 패턴을 형성하는 단계;
    상기 제1 도전층을 패터닝하여 제1 도전층 패턴인 플로팅 게이트를 형성하고, 상기 게이트 산화막 및 상기 기판의 상부를 식각하여 게이트 산화막 패턴 및 트렌치를 형성하는 단계;
    상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면에 트렌치 산화막을 형성하고, 상기 플로팅 게이트층의 상부 및 하부에 버즈비크를 형성시켜 상기 패터닝된 플로팅 게이트층의 측벽에 포지티브 프로파일의 형성을 방지하는 단계; 및
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정렬 방법.
  9. 제8항에 있어서, 상기 제1 도전층은 폴리실리콘 또는 비정질실리콘으로 형성하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 저지막은 질화물 성분을 포함하는 것을 특징으로 하는 방법.
  11. 제8항에 있어서, 상기 버퍼 산화막은 열적 산화법에 의해 형성하는 것을 특징으로 하는 방법.
  12. 제8항에 있어서, 상기 버퍼 산화막은 플라즈마-증대 화학 기상 증착에 의해 형성하는 것을 특징으로 하는 방법.
  13. 제8항에 있어서, 상기 버퍼 산화막은 산화성 가스를 플라즈마 처리하여 상기 제1 도전층의 표면을 산화시켜 형성하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 산화성 가스는 산소(O2) 또는 나이트로스 옥사이드(N2O) 가스를 사용하는 것을 특징으로 하는 방법.
  15. 제8항에 있어서, 상기 버퍼 산화막은 30∼500Å의 두께로 형성하는 것을 특징으로 하는 방법.
  16. 제8항에 있어서, 상기 필드 산화막은 상기 트렌치를 매립하면서 상기 저지막을 덮은 산화막을 형성하고, 상기 산화막을 상기 저지막 패턴의 표면이 노출될 때까지 화학 기계적 연마 방법 또는 에치백 방법으로 평탄한 표면을 갖도록 식각하여 형성하는 것을 특징으로 하는 방법.
  17. 제8항에 있어서, 상기 저지막 상에 화학 기상 증착법에 의해 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 반사 방지막은 폴리실리콘, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 및 실리콘 옥사이드의 군에서 선택된 적어도 하나의 물질로이루어진 것을 특징으로 하는 방법.
  19. 제17항에 있어서, 상기 반사 방지막 상에 플로팅 게이트 형성을 위한 포토레지스트 패턴을 형성한 후, 제1의 에칭 챔버에서 상기 포토레지스트 패턴을 식각 마스크로 사용하여 반사 방지막, 저지막 및 상기 버퍼 산화막을 패터닝하고 상기 포토레지스트 패턴을 제거한 후, 제2의 에칭 챔버에서 상기 반사 방지막 패턴을 제거하면서 상기 제1 도전층 패턴, 게이트 산화막 패턴 및 트렌치를 형성하는 것을 특징으로 하는 방법.
  20. 제17항에 있어서, 상기 저지막 상에 플로팅 게이트 형성을 위한 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 하나의 에칭 챔버에서 연속적으로 에칭 공정을 수행하여 상기 저지막, 버퍼 산화막, 제1 도전층 및 게이트 산화막을 패터닝하고, 상기 기판의 상부를 식각하여 상기 저지막 패턴, 상기 제1 도전층 패턴, 상기 게이트 산화막 패턴 및 상기 트렌치를 형성하는 것을 특징으로 하는 방법.
  21. 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 저지막을 형성하는 단계;
    하나의 마스크를 이용하여 상기 저지막, 버퍼막, 제1 도전층, 게이트 산화막 및 기판을 패터닝하여 상기 제1 도전층으로부터 플로팅 게이트를 형성하고, 이와 동시에 상기 플로팅 게이트에 인접한 상기 기판 내에 상기 플로팅 게이트와 정렬되는 트렌치를 형성하여 상기 기판에 액티브 영역을 정의하는 단계;
    상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 산화막을 형성하고, 상기 플로팅 게이트층의 상부 및 하부에 버즈비크를 형성시켜 상기 패터닝된 플로팅 게이트층의 측벽의 포지티브 프로파일의 형성을 방지하는 단계; 및
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계를 구비하는 불휘발성 메모리 장치의 플로팅 게이트 구조의 제조방법.
  22. 제21항에 있어서, 상기 제1 도전층은 폴리실리콘 또는 비정질실리콘으로 형성하는 것을 특징으로 하는 메모리 장치의 제조방법.
  23. 제21항에 있어서, 상기 저지막은 질화물 성분을 포함하는 것을 특징으로 하는 메모리 장치의 제조방법.
  24. 제21항에 있어서, 상기 버퍼막은 열적 산화에 의해 형성된 산화막으로 이루어진 것을 특징으로 하는 메모리 장치의 제조방법.
  25. 제21항에 있어서, 상기 버퍼막은 플라즈마-증대 화학 기상 증착에 의해 형성하는 것을 특징으로 하는 메모리 장치의 제조방법.
  26. 제21항에 있어서, 상기 버퍼막은 산화성 가스로 상기 제1 도전층의 표면을 플라즈마 처리하여 상기 제1 도전층의 표면을 산화시켜 형성된 산화막인 것을 특징으로 하는 메모리 장치의 제조방법.
  27. 제26항에 있어서, 상기 산화성 가스는 산소(O2) 또는 나이트로스 옥사이드(N2O) 가스를 사용하는 것을 특징으로 하는 메모리 장치의 제조방법.
  28. 제21항에 있어서, 상기 버퍼막은 30∼500Å의 두께로 형성하는 것을 특징으로 하는 메모리 장치의 제조방법.
  29. 제21항에 있어서, 상기 필드 산화막을 형성하는 단계 후, 상기 필드 산화막을 상기 저지막의 표면과 평탄화시키는 단계, 상기 패터닝된 저지막을 제거하는 단계, 및 상기 플로팅 게이트 상에 층간유전막 및 컨트롤 게이트를 차례로 형성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 제조방법.
  30. 제21항에 있어서, 상기 저지막 상에 화학 기상 증착법에 의해 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조방법.
  31. 제30항에 있어서, 상기 반사 방지막은 폴리실리콘, 실리콘 옥시나이트라이드 및 실리콘 옥사이드의 군에서 선택된 적어도 하나의 물질로 이루어진 것을 특징으로 하는 메모리 장치의 제조방법.
  32. 기판, 절연층 및 상기 절연층 상의 플로팅 게이트를 구비하는 플로팅 게이트 반도체 메모리 장치에 있어서,
    상기 플로팅 게이트는 상기 플로팅 게이트의 형성과 함께 상기 기판의 트렌치 내에 형성된 필드 산화막 영역에 의해 적어도 일부분이 한정되고,
    상기 트렌치를 형성하기 전에 상기 플로팅 게이트의 제1 단편 위에 버퍼막이 형성되고, 상기 제1 단편을 형성한 후 상기 플로팅 게이트의 적어도 제2 단편이 형성되도록 상기 버퍼막을 제거함으로써 상기 플로팅 게이트의 상기 제1 단편 위에 제2 단편을 적층하기 전에 상기 제1 단편 측벽의 상부 및 하부를 더욱 평탄하게 산화시키는 것을 특징으로 하는 플로팅 게이트 반도체 메모리 장치.
  33. 제32항에 있어서, 상기 플로팅 게이트의 상기 제1 단편은 폴리실리콘 또는 비정질실리콘으로 이루어진 것을 특징으로 하는 플로팅 게이트 반도체 메모리 장치.
  34. 제32항에 있어서, 상기 버퍼막은 열적 산화에 의해 형성된 산화막인 것을 특징으로 하는 플로팅 게이트 반도체 메모리 장치.
  35. 제32항에 있어서, 상기 버퍼막은 플라즈마-증대 화학 기상 증착에 의해 형성된 것을 특징으로 하는 플로팅 게이트 반도체 메모리 장치.
  36. 제32항에 있어서, 상기 버퍼막은 산화성 가스를 플라즈마 처리하여 상기 플로팅 게이트의 상기 제1 단편의 표면을 산화시켜 형성된 것을 특징으로 하는 플로팅 게이트 반도체 메모리 장치.
  37. 제36항에 있어서, 상기 산화성 가스는 산소(O2) 또는 나이트로스 옥사이드(N2O) 가스를 사용하는 것을 특징으로 하는 플로팅 게이트 반도체 메모리 장치.
  38. 제32항에 있어서, 상기 버퍼막은 10∼500Å의 두께로 형성된 것을 특징으로 하는 플로팅 게이트 반도체 메모리 장치.
  39. 반도체 기판;
    상기 기판 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 제1 도전층을 형성하는 단계, 상기 제1 도전층 상에 버퍼막을 형성하는 단계, 상기 버퍼막 상에 저지막을 형성하는 단계, 상기 저지막 및 버퍼막을 패터닝하여 저지막 패턴 및 버퍼막 패턴을 형성하는 단계, 상기 제1 도전층을 패터닝하여 상기 플로팅 게이트의 제1 단편을 형성하고, 상기 게이트 산화막 및 상기 기판의 상부를 식각하여 게이트 산화막 패턴 및 트렌치를 형성하는 단계, 및 상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 산화막을 형성하고 상기 플로팅 게이트의 상기 제1 단편의 상부 및 하부에 버즈비크를 형성시켜 상기 트렌치 산화막의 형성 동안에 상기 플로팅 게이트의 상기 제1 단편의 측벽을 평탄화시키는 단계에 의해 형성된 제1 도전층;
    상기 트렌치의 내면을 산화시키는 동안 상기 트렌치 내에 형성된 필드 산화막; 및
    상기 제1 단편이 노출될 때까지 상기 필드 산화막을 평탄화시켜 상기 제1 단편과 전기적으로 접촉하도록 형성된 상기 플로팅 게이트의 제2 단편을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 자기정렬된 플로팅 게이트 및 관련된 액티브 영역.
  40. 제39항에 있어서, 상기 플로팅 게이트의 상기 제1 단편은 폴리실리콘 또는 비정질실리콘으로 이루어진 것을 특징으로 하는 자기정렬된 플로팅 게이트 및 그에 관련된 액티브 영역.
  41. 제39항에 있어서, 상기 버퍼막은 열적 산화에 의해 형성된 산화막인 것을 특징으로 하는 자기정렬된 플로팅 게이트 및 그에 관련된 액티브 영역.
  42. 제39항에 있어서, 상기 버퍼막은 플라즈마-증대 화학 기상 증착에 의해 형성된 것을 특징으로 하는 자기정렬된 플로팅 게이트 및 그에 관련된 액티브 영역.
  43. 제39항에 있어서, 상기 버퍼막은 산화성 가스를 플라즈마 처리하여 상기 플로팅 게이트의 상기 제1 단편의 표면을 산화시켜 형성된 것을 특징으로 하는 자기정렬된 플로팅 게이트 및 그에 관련된 액티브 영역.
  44. 제43항에 있어서, 상기 산화성 가스는 산소(O2) 또는 나이트로스 옥사이드(N2O) 가스를 사용하는 것을 특징으로 하는 자기정렬된 플로팅 게이트 및 그에 관련된 액티브 영역.
  45. 제39항에 있어서, 상기 버퍼막은 10∼500Å의 두께로 형성된 것을 특징으로 하는 자기정렬된 플로팅 게이트 및 그에 관련된 액티브 영역.
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